JP2008177265A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique by which a semiconductor chip provided with a first pad is tested without increasing an unnecessary terminal. <P>SOLUTION: The method includes: a temporary bonding step of electrically connecting a first pad provided at a first semiconductor chip to the outside through at least a temporary bonding wire; a testing step of following the temporary bonding step and testing the first semiconductor chip by inputting/outputting an electric signal to/from the first pad from the outside through the temporary bonding wire; a temporary bonding release step of removing the temporary bonding wire; and a sealing step of following the temporary bonding release step and sealing the first semiconductor chip so that at least the first pad may be covered. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体集積回路の形成された半導体チップがパッケージ化された半導体パッケージが知られている。半導体チップには、多数の電極パッド（以下単にパッドとも呼ぶ）が設けられており、これらのパッドは導電性のボンディングワイヤなどを介して外部端子（例示；リードフレームの端子）等と電気的に接続される。また、外部から半導体チップを保護するために、半導体チップ自体は封止剤により封止（封入）される。   A semiconductor package in which a semiconductor chip on which a semiconductor integrated circuit is formed is packaged is known. A semiconductor chip is provided with a large number of electrode pads (hereinafter also simply referred to as pads), and these pads are electrically connected to external terminals (eg, terminals of a lead frame) via conductive bonding wires or the like. Connected. Further, in order to protect the semiconductor chip from the outside, the semiconductor chip itself is sealed (encapsulated) with a sealant.

半導体パッケージの製造工程では、半導体チップと外部端子との電気的な接続が行われた後の段階で、半導体チップの特性を検査し、良品を選別することが行われる。この検査は、例えば、外部からＬＳＩ（Ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）テスタ等を用いて半導体チップの各パッドに電気信号を入出力させ、半導体チップの機能や電気的特性を測定する、というものが挙げられる。   In the manufacturing process of the semiconductor package, after the electrical connection between the semiconductor chip and the external terminal is performed, the characteristics of the semiconductor chip are inspected to select non-defective products. This inspection includes, for example, an externally using an LSI (Large Scale Integrated Circuit) tester or the like to input / output electric signals to / from each pad of the semiconductor chip and measure the function and electric characteristics of the semiconductor chip. .

外部から電気信号を与えて半導体チップの特性を検査する場合、半導体チップに設けられた多数のパッドは、外部まで電気的に接続されていなければならない。しかしながら、半導体チップのパッドは、必ずしも全てのパッドが外部まで電気的に接続されているとは限らない。また、例え外部まで電気的に接続されていたとしても、別の半導体チップなどを介した上で接続されている場合もある。すなわち、直接には外部に電気的に接続されていない場合がある。   When the characteristics of a semiconductor chip are inspected by applying an electrical signal from the outside, a large number of pads provided on the semiconductor chip must be electrically connected to the outside. However, not all pads of the semiconductor chip are electrically connected to the outside. In addition, even if it is electrically connected to the outside, it may be connected via another semiconductor chip or the like. That is, it may not be directly electrically connected to the outside.

特に、同一パッケージ内に複数の半導体チップが封止されたＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）形態の場合、半導体チップ同士を接続するための配線は、実用上、外部まで引き出す必要がない。むしろ、このような配線は、セキュリティーなどの観点から、外部から隠れていることが望まれる。従って、ＳｉＰ型の半導体パッケージでは、半導体チップ間の接続だけに使用され、外部に直接には接続されないパッドを有する場合が多い。   In particular, in the case of a SiP (System in Package) form in which a plurality of semiconductor chips are sealed in the same package, the wiring for connecting the semiconductor chips does not need to be drawn out to the outside in practice. Rather, it is desirable that such wiring is hidden from the outside from the viewpoint of security and the like. Therefore, SiP type semiconductor packages often have pads that are used only for connection between semiconductor chips and are not directly connected to the outside.

こうしたパッド（完成品としては外部に直接には接続されないパッド；以下、第１パッドと記載する）も含め、全てのパッドを検査する事は難しい。第１パッドに対して全く検査しない場合、ペレッタイズ等でのスクライブ線上のヒゲやゴミにより微量なリークが発生していても選別検査を擦り抜けて出荷されてしまう。万が一ヒゲやゴミがあった場合、それが使用中にボンディングワイヤーとショートすると、正常な動作が出来なくなったり、大電流を常時流している状態が続きバッテリー消耗を引起すことがある。従って、難易度が高くとも、第１パッドに対しても、何らかの手法によって選別検査し、ペレッタイズ等によるスクライブ線上のヒゲ（ダイシングにともなうアルミカスなど）による初期不良をスクリーニングしなければならない。   It is difficult to inspect all pads including such pads (pads that are not directly connected to the outside as finished products; hereinafter referred to as first pads). If the first pad is not inspected at all, even if a small amount of leak is generated due to whiskers or dust on the scribe line due to pelletizing or the like, the sorting inspection is passed through and shipped. In the unlikely event that there is a beard or dust, if it short-circuits with the bonding wire during use, normal operation may not be possible, and a state where a large current is constantly flowing may cause battery consumption. Therefore, even if the degree of difficulty is high, the first pad must be screened by some method to screen for initial defects due to whiskers on the scribe line (such as aluminum scrap accompanying dicing) due to pelletizing or the like.

第１パッドのうち、別の半導体チップの回路を介在して外部と接続されるパッドに対しては、電気信号を別の半導体チップ内の回路等を介して入出力することで、検査することができる。しかしながら、この場合、介在する回路の影響を考慮した上で検査をしなければならない。このような考慮は、検査手法を複雑化させる。特に、単体としては既存の半導体チップを複数用いてＳｉＰを構成した場合、単体の状態で用いることのできた検査手法をそのまま転用することができず、検査手法の確立に手間と負担がかかってしまう。また、第１パッドのうち、外部と完全に絶縁されてしまうパッドがあった場合、このパッドに対して検査を行うことはできない。   Of the first pads, the pads connected to the outside through the circuit of another semiconductor chip are inspected by inputting / outputting an electric signal through the circuit in the other semiconductor chip. Can do. However, in this case, the inspection must be performed in consideration of the influence of the intervening circuit. Such considerations complicate the inspection technique. In particular, when an SiP is configured by using a plurality of existing semiconductor chips as a single unit, the inspection method that can be used in a single state cannot be diverted as it is, and it takes time and effort to establish the inspection method. . In addition, when there is a pad that is completely insulated from the outside among the first pads, the pad cannot be inspected.

従って、第１パッドも含めて全てのパッドを、検査手法を複雑化させることなく検査することのできる技術の確立が望まれる。   Therefore, it is desired to establish a technique capable of inspecting all pads including the first pad without complicating the inspection method.

上記と関連して、特許文献１には、複合形半導体パッケージにおいて内蔵する複数の半導体チップの選別検査を単独の半導体チップの場合と同じ方法で行う事を目的とした技術が記載されている。特許文献１には、複数の半導体チップに所定のリードフレームを接続して外部に端子として取り出し、かつ半導体チップ間を直接接続する信号を分割した形状を持つリードフレームに個々に接続し外部に端子として取りだし、次いでその分割した形状を持つリードフレームを短絡させることによって、半導体チップ間を直接接続する信号の接続を行うことが記載されている。   In relation to the above, Patent Document 1 describes a technique aiming at performing a selective inspection of a plurality of semiconductor chips incorporated in a composite semiconductor package by the same method as that of a single semiconductor chip. In Patent Document 1, a predetermined lead frame is connected to a plurality of semiconductor chips and taken out as terminals to the outside, and signals connected directly between the semiconductor chips are individually connected to lead frames having a divided shape, and terminals are connected to the outside. And then connecting the signals directly connecting the semiconductor chips by short-circuiting the lead frames having the divided shapes.

また、特許文献２には、外部から直接メモリチップの単独テストが行えるようにするための技術が記載されている。この特許文献２には、ロジックチップに設けたテスト回路が、外部接続端子から入力されるテスト信号に含まれるモード信号が通常動作モードを示すときは、ロジック回路がメモリ回路へのアクセス経路を使用可能とする一方、モード信号がテストモードを示すときは、アクセス経路を使用してメモリ回路をアクセスし、外部接続端子から入力されるテスト信号の内容に従ってテストや寿命加速試験、マルチビットテストを行うことが記載されている。   Patent Document 2 describes a technique for enabling a single test of a memory chip directly from the outside. In Patent Document 2, when a test circuit provided in a logic chip indicates that a mode signal included in a test signal input from an external connection terminal indicates a normal operation mode, the logic circuit uses an access path to the memory circuit. On the other hand, when the mode signal indicates the test mode, the memory circuit is accessed using the access path, and the test, life acceleration test, and multi-bit test are performed according to the content of the test signal input from the external connection terminal. It is described.

また、特許文献３には、一つのパッケージに内蔵された複数のＬＳＩチップの個別テストを同時に行うことができる半導体装置を提供するための技術が記載されている。この特許文献３には、セレクタ回路によりＬＳＩチップＡの出力信号を接続先のＬＳＩチップＢからパッケージの外部に出力自在に切替えるので、一つのパッケージに内蔵された複数のＬＳＩチップＡ、Ｂの個別テストを同時に行うことができる、と記載されている。   Patent Document 3 describes a technique for providing a semiconductor device capable of simultaneously performing individual tests of a plurality of LSI chips incorporated in one package. In this patent document 3, the output signal of the LSI chip A is switched from the connected LSI chip B to the outside of the package by the selector circuit, so that a plurality of LSI chips A and B built in one package are individually connected. It is stated that tests can be performed simultaneously.

また、特許文献４には、インターポーザに搭載された個々のＩＣチップのテストを行うことが可能である半導体装置を提供するための技術が記載されている。すなわち、特許文献４には、各ＩＣチップ間を接続する配線上に、各ＩＣチップの動作確認スイッチとして機能するトランジスタ素子を直列に挿入することが記載されている。   Patent Document 4 describes a technique for providing a semiconductor device capable of testing individual IC chips mounted on an interposer. That is, Patent Document 4 describes that transistor elements functioning as operation check switches for the respective IC chips are inserted in series on wirings connecting the respective IC chips.

尚、特許文献５には、チップの電極パッドでの入出力に関わらず外部接続端子での入出力を任意に配置することを目的とした技術が記載されている。この特許文献５には、半導体パッケージに内蔵され、ボンディングワイヤにより半導体チップの電極パッド及び外部接続端子につながる電極と接続される導電性の配線パターンをもつ配線基板において、再配線機能を有することが記載されている。   Patent Document 5 describes a technique aimed at arbitrarily arranging input / output at an external connection terminal regardless of input / output at an electrode pad of a chip. This patent document 5 has a rewiring function in a wiring board having a conductive wiring pattern built in a semiconductor package and connected to an electrode pad of a semiconductor chip and an electrode connected to an external connection terminal by a bonding wire. Are listed.

特開平８−３１６４０７号 公報JP-A-8-316407 特開２００４−１５８０９８号 公報JP 2004-158098 A 特開２００５−１４８０２６号 公報JP 2005-148026 A 特開２００４−３１７３８２号 公報JP 2004-317382 A 特開２００５−１２９６０５号 公報JP 2005-129605 A

既述の特許文献１の様に、全パッドを電気的に直接に外部へ接続させ、特殊なリードフレームを作成し、半導体チップと外部接続端子間とを接続すれば、全パッドを検査できる様になる。しかし、製品によっては、分割する端子位置が異なるため、その都度特殊なリードフレームを金型から作成する必要がある。これにより、不要なコストが発生したり、組立がすぐに出来なくなることが有る。製品毎に特殊なリードフレームを作成する必要があり、既存のリードフレームが使用できないからである。また、検査対象のパッドが大電流ポートなどの機能を持ったパッドであれば、検査装置との接触抵抗を小さくすることが困難となり、正確な選別検査が出来ない可能性がある。また、検査した後に分割しているリードを半田等にて短絡させた場合、半田の凹凸が発生しリードの外観不良になり易く、外形寸法等の指標を満足することが難しくなることがある。更に、パッケージの端子数を必要以上に増やさないという制約（顧客要求）がある場合には、このような手法は困難となる。   As in the above-mentioned Patent Document 1, all pads can be inspected by electrically connecting all the pads directly to the outside, creating a special lead frame, and connecting between the semiconductor chip and the external connection terminals. become. However, depending on the product, the terminal positions to be divided differ, so that a special lead frame needs to be created from the mold each time. As a result, unnecessary costs may occur or assembly may not be possible immediately. This is because it is necessary to create a special lead frame for each product, and an existing lead frame cannot be used. Further, if the pad to be inspected is a pad having a function such as a large current port, it is difficult to reduce the contact resistance with the inspection apparatus, and there is a possibility that an accurate sorting inspection cannot be performed. In addition, when the leads divided after the inspection are short-circuited with solder or the like, solder irregularities are likely to occur, leading to poor appearance of the leads, and it may be difficult to satisfy indices such as external dimensions. Furthermore, when there is a restriction (customer request) that the number of terminals of the package is not increased more than necessary, such a method becomes difficult.

一方、特許文献２、３のように、半導体チップ間にセレクタ回路やテスト回路を設ける場合、複数チップが個別にテスト可能な様に回路設計をする必要がある。このような回路設計は、組み合わせる半導体チップによってはその都度その機能に合った設計を行う必要があり、工数や無駄なコストを発生させることがある。また、半導体チップ内の回路設計を考慮する必要があり、このような回路設計が困難な場合もある。   On the other hand, when providing a selector circuit and a test circuit between semiconductor chips as in Patent Documents 2 and 3, it is necessary to design a circuit so that a plurality of chips can be individually tested. Such a circuit design needs to be designed in accordance with its function each time depending on the semiconductor chip to be combined, and may generate man-hours and wasteful costs. In addition, it is necessary to consider circuit design in the semiconductor chip, and such circuit design may be difficult.

特許文献４のように、スイッチとして機能するトランジスタ素子を設ける場合も、組み合わせる半導体チップによってはその都度その機能にあった設計を行う必要があり、工数やコストの観点から不利となる。また、半導体チップ間を接続する配線上に、トランジスタなどの複雑な構成が必要であり、組み合わせる半導体チップの機能によっては、トランジスタなどが占有する面積によって、チップサイズが大きくなってしまうこともある。   Even when a transistor element functioning as a switch is provided as in Patent Document 4, it is necessary to perform a design suitable for the function depending on the semiconductor chip to be combined, which is disadvantageous in terms of man-hours and costs. In addition, a complicated structure such as a transistor is required on the wiring connecting the semiconductor chips, and the chip size may be increased depending on the area occupied by the transistor or the like depending on the function of the semiconductor chip to be combined.

また、特許文献５は、配線基板によりチップ間の再配線を可能とする手段を提供するものであるが、接続用の電極パッドを介して外部からチップ単体の検査をする手段を提供するものではない。   Patent Document 5 provides means for enabling rewiring between chips using a wiring board, but does not provide means for inspecting a single chip from the outside via a connection electrode pad. Absent.

従って、本発明の目的は、第１パッドを有する半導体チップに対しても、半導体パッケージとして不必要な端子を増やすことなく検査を行うことのできる技術を提供することにある。   Accordingly, an object of the present invention is to provide a technique capable of inspecting a semiconductor chip having a first pad without increasing unnecessary terminals as a semiconductor package.

また、本発明の他の目的は、接続される半導体チップの組み合わせなどに依らず、容易に検査の行えることのできる技術を提供することにある。   Another object of the present invention is to provide a technique that can be easily inspected regardless of the combination of semiconductor chips to be connected.

その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数の形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。   Means for solving the problem is expressed as follows. Technical matters appearing in the expression are appended with numbers, symbols, etc. in parentheses. The numbers, symbols, and the like are technical matters constituting at least one embodiment or a plurality of embodiments of the present invention or a plurality of embodiments, in particular, the embodiments or examples. This corresponds to the reference numbers, reference symbols, and the like attached to the technical matters expressed in the drawings corresponding to. Such reference numbers and reference symbols clarify the correspondence and bridging between the technical matters described in the claims and the technical matters of the embodiments or examples. Such correspondence or bridging does not mean that the technical matters described in the claims are interpreted as being limited to the technical matters of the embodiments or examples.

本発明にかかる半導体装置（１）の製造方法は、第１半導体チップ（１０）に設けられた第１パッド（１１−１）を、少なくとも仮ボンディングワイヤ（１３−１）を介して外部と電気的に接続させる仮ボンディング工程（ステップＳ３０）と、仮ボンディング工程（Ｓ３０）の後に実施され、外部から仮ボンディングワイヤ（１３−１）を介して電気信号を第１パッド（１１−１）に与え、第１半導体チップ（１０）を検査する検査工程（ステップＳ４０）と、仮ボンディングワイヤ（１３−１）を取り外す仮ボンディング離脱工程（ステップＳ５０）と、仮ボンディング離脱工程（Ｓ５０）の後に実施され、第１半導体チップ（１０）を、少なくとも第１パッド（１１−１）が被覆される様に、封止する封止工程（ステップＳ７０）と、を具備する。   In the method of manufacturing the semiconductor device (1) according to the present invention, the first pad (11-1) provided on the first semiconductor chip (10) is electrically connected to the outside via at least the temporary bonding wire (13-1). Is performed after the temporary bonding step (step S30) and the temporary bonding step (S30) to be connected to each other, and an electric signal is applied to the first pad (11-1) from the outside via the temporary bonding wire (13-1). The first semiconductor chip (10) is inspected after the inspection step (step S40), the temporary bonding separation step (step S50) for removing the temporary bonding wire (13-1), and the temporary bonding separation step (S50). A sealing step (step S70) for sealing the first semiconductor chip (10) so that at least the first pad (11-1) is covered; Comprising.

上述のような方法に依れば、封止工程（Ｓ７０）において封止されてしまう第１パッド（１１−１）に対しても、検査工程（Ｓ４０）においては仮ボンディングワイヤ（１３−１）を介して外部と電気的に直接に接続されているので、容易に検査を行うことができる。また、仮ボンディングワイヤ（１３−１）は、仮ボンディング離脱工程（Ｓ５０）において取り外されるので、パッケージとして不必要な端子が増えることもない。   According to the above-described method, the temporary bonding wire (13-1) in the inspection step (S40) is also applied to the first pad (11-1) that is sealed in the sealing step (S70). Since it is directly electrically connected to the outside via the connector, the inspection can be easily performed. In addition, since the temporary bonding wire (13-1) is removed in the temporary bonding separation step (S50), unnecessary terminals as a package do not increase.

本発明に依れば、第１パッドを有する半導体チップに対しても、パッケージとして不必要な端子を増やすことなく検査を行うことのできる半導体装置、及び半導体装置の製造方法が提供される。   According to the present invention, there are provided a semiconductor device and a method for manufacturing the semiconductor device, which can be inspected for a semiconductor chip having a first pad without increasing unnecessary terminals as a package.

本発明に依れば、更に、接続される半導体チップの組み合わせなどに依らず、容易に検査の行うことのできる半導体装置、及び半導体装置の製造方法が提供される。   The present invention further provides a semiconductor device that can be easily inspected regardless of the combination of semiconductor chips to be connected, and a method for manufacturing the semiconductor device.

図面を参照して、本発明の実施形態について説明する。図１は、本発明にかかる半導体装置１の完成品の状態における主要部の構成を示す模式図である。本発明に係る半導体装置１は、複数（２個）の半導体チップ１０、２０と、中継用部材３０と、リードフレームとを有している。複数の半導体チップ１０、２０、中継用部材３０、及びリードフレームの内側部分は、封止剤によって封止（封入と呼ぶ事もある）されている。従って、図１において、実際には半導体チップ１０、２０や中継用部材３０の構成は見えないが、説明の便宜上、透視して示してある。尚、図１における半導体装置１は、構成的に、点線Ａ−Ａ’を境に上下対象となっているので、以下では下側部分の構成のみに符号を付して説明する。   Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a schematic diagram showing a configuration of a main part in a state of a finished product of a semiconductor device 1 according to the present invention. The semiconductor device 1 according to the present invention includes a plurality (two) of semiconductor chips 10 and 20, a relay member 30, and a lead frame. The plurality of semiconductor chips 10, 20, the relay member 30, and the inner part of the lead frame are sealed (sometimes referred to as encapsulation) with a sealant. Therefore, in FIG. 1, the configurations of the semiconductor chips 10 and 20 and the relay member 30 are not actually seen, but are shown through for convenience of explanation. Note that the semiconductor device 1 in FIG. 1 is structurally an upper and lower object with a dotted line A-A ′ as a boundary, and therefore, only the configuration of the lower portion will be described below.

図１において、符号４０は、リードフレームのアイランド部分である。２個の半導体チップのうち一方である第１半導体チップ１０と、中継用部材３０とは、このアイランド４０上に配置されている。もう一つの半導体チップ（以下、第２半導体チップ２０とする）は、中継用部材３０の上に配置されている。   In FIG. 1, reference numeral 40 denotes an island portion of the lead frame. The first semiconductor chip 10 that is one of the two semiconductor chips and the relay member 30 are disposed on the island 40. Another semiconductor chip (hereinafter referred to as second semiconductor chip 20) is disposed on the relay member 30.

中継用部材３０には、複数の中継配線３１が設けられている。複数の中継配線３１は、２本の内部接続用中継配線３２（３２−１、３２−２）と、複数の外部接続用中継配線３３（３３−１、３３−２、３４−１、３４−２）とを含んでいる。内部接続用中継配線３２−１は第１半導体チップ１０側に設けられており、内部接続用中継配線３２−２は第２半導体チップ側に設けられている。また、外部接続用中継配線３３−１、３４−１は、第１半導体チップ１０側に設けられており、外部接続用中継配線３３−２、３４−２は、第２半導体チップ２０側に設けられている。尚、以下の記載における他の構成要素に関しても、上記同様に符号の後に枝番「−１」、「−２」を付して区別することがある。   The relay member 30 is provided with a plurality of relay wires 31. The plurality of relay lines 31 include two internal connection relay lines 32 (32-1, 32-2) and a plurality of external connection relay lines 33 (33-1, 33-2, 34-1, 34-). 2). The internal connection relay wiring 32-1 is provided on the first semiconductor chip 10 side, and the internal connection relay wiring 32-2 is provided on the second semiconductor chip side. The external connection relay wirings 33-1 and 34-1 are provided on the first semiconductor chip 10 side, and the external connection relay wirings 33-2 and 34-2 are provided on the second semiconductor chip 20 side. It has been. Other constituent elements in the following description may be distinguished by adding branch numbers “−1” and “−2” after the reference numerals in the same manner as described above.

内部接続用中継配線３２−１、３２−２は、第１半導体チップ１０と第２半導体チップ２０との電気的接続のために設けられている。外部接続用中継配線（３３−１〜３４−２）は、半導体チップ１０、２０に設けられたパッドを、外部（リードフレーム）と電気的に接続するために設けられている。   The internal connection relay lines 32-1 and 32-2 are provided for electrical connection between the first semiconductor chip 10 and the second semiconductor chip 20. The external connection relay wirings (33-1 to 34-2) are provided to electrically connect pads provided on the semiconductor chips 10 and 20 to the outside (lead frame).

なお、中継用部材３０としては、例えば、インターポーザと呼ばれるものがあり、ガラスエポキシ基板に中継配線３１が形成されたものや、一般的な半導体チップと同様に、シリコンに中継配線３１が形成された基板（シリコンインターポーザ）などを用いることができる。中継配線３１は、銅配線パターン等で形成される。   As the relay member 30, for example, there is a so-called interposer, in which the relay wiring 31 is formed on a glass epoxy substrate, and the relay wiring 31 is formed on silicon like a general semiconductor chip. A substrate (silicon interposer) or the like can be used. The relay wiring 31 is formed of a copper wiring pattern or the like.

第１半導体チップ１０及び第２半導体チップ２０のそれぞれには、複数のパッドが設けられている。複数のパッドは、第２パッド１２と第１パッド１１とに分かれている。第１半導体チップ１０側の第１パッドが第１パッド１１−１、第２半導体チップ２０側の第１パッドが第１パッド１１−２である。   Each of the first semiconductor chip 10 and the second semiconductor chip 20 is provided with a plurality of pads. The plurality of pads are divided into a second pad 12 and a first pad 11. The first pad on the first semiconductor chip 10 side is the first pad 11-1, and the first pad on the second semiconductor chip 20 side is the first pad 11-2.

第１半導体チップ１０側に注目して、パッドの説明を行う。第２パッド１２−１（１２Ａ−１も含む）の各々は、導電性のボンディングワイヤを介して、リードフレームのリード端子５０に接続されている。第２パッド１２−１のうち、リード端子５０に対向する様に設けられたパッドは、一本のボンディングワイヤでリード端子５０と接続されている。一方、第２パッド１２−１のうち、他方の半導体チップに対向する位置に設けられたものは、ボンディングワイヤにより外部接続用中継配線３３−１、３４−１と接続されている。外部接続用中継配線３３−１、３４−１は、それぞれ、リード端子５０とボンディングワイヤにより接続されており、これにより他方の半導体チップと対向する位置に設けられた第２パッド１２−１がリード端子５０と電気的に接続されている。外部接続用中継配線３３−１、３４−１を介するのは、一本のボンディングワイヤでリード端子５０と接続させることが難しいからである。   Paying attention to the first semiconductor chip 10 side, the pad will be described. Each of the second pads 12-1 (including 12A-1) is connected to the lead terminal 50 of the lead frame via a conductive bonding wire. Of the second pads 12-1, the pads provided so as to face the lead terminals 50 are connected to the lead terminals 50 by a single bonding wire. On the other hand, the second pad 12-1 provided at a position facing the other semiconductor chip is connected to the external connection relay wirings 33-1 and 34-1 by bonding wires. The external connection relay wirings 33-1 and 34-1 are respectively connected to the lead terminals 50 by bonding wires, whereby the second pad 12-1 provided at a position facing the other semiconductor chip is a lead. The terminal 50 is electrically connected. The reason why the external connection relay wirings 33-1 and 34-1 are routed is that it is difficult to connect to the lead terminal 50 with a single bonding wire.

第２半導体チップ２０の第２パッド１２−２も、第１半導体チップ１０側と同じく、直接又は外部接続用中継配線３３−２、３４−２を介して、リード端子５０に接続されている。   The second pad 12-2 of the second semiconductor chip 20 is also connected to the lead terminal 50 directly or via the external connection relay wirings 33-2 and 34-2, similarly to the first semiconductor chip 10 side.

上述のように、全ての第２パッド（１２−１、１２−２）は、リード端子５０と電気的に接続されている。この時、第２パッド（１２−１、１２−２）とリード端子５０との間には、ボンディングワイヤや中継用配線が介在しているものの、半導体チップなどに設けられた回路等は介在しておらず、直接に接続されているといえる。尚、リードフレームは、アウターリード側で、外部（封止剤の外）まで延びている。従って、各第２パッド（１２−１、１２−２）は、外部と電気的に直接に接続されているといえる。   As described above, all the second pads (12-1, 12-2) are electrically connected to the lead terminal 50. At this time, although bonding wires and relay wires are interposed between the second pads (12-1, 12-2) and the lead terminals 50, circuits provided in the semiconductor chip and the like are interposed. It can be said that it is connected directly. The lead frame extends to the outside (outside the sealant) on the outer lead side. Therefore, it can be said that each second pad (12-1, 12-2) is electrically connected directly to the outside.

尚、第２パッド（１２−１、１２−２）のうち、符号Ａを付したパッド（１２Ａ−１、１２Ａ−２）は、リセット後にハイインピーダンス状態となる端子であり、例えば、入力専用端子やリセット後に入力状態となる入出力端子などである。   Of the second pads (12-1, 12-2), the pads (12A-1, 12A-2) denoted by A are terminals that are in a high impedance state after reset, for example, input-only terminals. Or input / output terminals that are in the input state after reset.

一方、第１パッド（１１−１、１１−２）は、第１半導体チップ１０と第２半導体チップ２０とを電気的に接続するためのパッドである。第１半導体チップ１０側の第１パッド１１−１は、ボンディングワイヤを介して内部接続用中継配線３２−１に接続されている。第２半導体チップ２０側の第１パッド１１−２は、ボンディングワイヤを介して、内部接続用中継配線３２−２に接続されている。内部接続用中継配線３２−１と３２−２とは、本ボンディングワイヤ１５を介して接続されている。すなわち、第１半導体チップ１０側の第１パッド１１−１は、内部接続用中継配線３２−１、３２−２を介して、第２半導体チップ２０側の第１パッド１１−２に接続されている。   On the other hand, the first pads (11-1 and 11-2) are pads for electrically connecting the first semiconductor chip 10 and the second semiconductor chip 20. The first pad 11-1 on the first semiconductor chip 10 side is connected to the internal connection relay wiring 32-1 via a bonding wire. The first pad 11-2 on the second semiconductor chip 20 side is connected to the internal connection relay wiring 32-2 through a bonding wire. The internal connection relay wires 32-1 and 32-2 are connected via the bonding wire 15. That is, the first pad 11-1 on the first semiconductor chip 10 side is connected to the first pad 11-2 on the second semiconductor chip 20 side via the internal connection relay wirings 32-1 and 32-2. Yes.

ここで、内部接続用中継配線３２−１、３２−２について、図２を参照しつつ説明する。図２は、中継用配線３１のレイアウトを拡大して示した図である。内部接続用中継配線３２−１、３２−２のそれぞれには、元パッド３５−１、３５−２と、仮パッド３６−１、３６−２と、本パッド３７−１、３７−２とが設けられている。元パッド３５−１は、ボンディングワイヤによって、第１半導体チップ１０の第１パッド１１−１に接続され、元パッド３５−２は、ボンディングワイヤによって、第２半導体チップ２０の第１パッド１１−２に接続されている。   Here, the internal connection relay wirings 32-1 and 32-2 will be described with reference to FIG. FIG. 2 is an enlarged view of the layout of the relay wiring 31. The internal connection relay wirings 32-1 and 32-2 include original pads 35-1 and 35-2, temporary pads 36-1 and 36-2, and main pads 37-1 and 37-2, respectively. Is provided. The former pad 35-1 is connected to the first pad 11-1 of the first semiconductor chip 10 by a bonding wire, and the former pad 35-2 is connected to the first pad 11-2 of the second semiconductor chip 20 by a bonding wire. It is connected to the.

仮パッド３６−１、３６−２は、仮ボンディングワイヤによって、一時的に内部接続用中継配線３２−１、３２−２をリード端子５０に接続するためのパッドである。但し、図１、２に示される完成品（封止後）の状態では、仮ボンディングワイヤは取り外されている。   The temporary pads 36-1 and 36-2 are pads for temporarily connecting the internal connection relay wirings 32-1 and 32-2 to the lead terminal 50 by temporary bonding wires. However, in the state of the completed product (after sealing) shown in FIGS. 1 and 2, the temporary bonding wire is removed.

本パッド３７−１、３７−２は、内部接続用中継配線３２−１と３２−２とを接続するためのパッドである。本パッド３７−１、３７−２には、本ボンディングワイヤ１５の一端がそれぞれ接続されている。     The pads 37-1 and 37-2 are pads for connecting the internal connection relay wirings 32-1 and 32-2. One end of the bonding wire 15 is connected to each of the pads 37-1 and 37-2.

仮パッド３６−１、３６−２と本パッド３７−１、３７−２との間の間隔は、ボンディング出来る実力を考慮して設計されている。また、中継用配線３１の配線設計も、ボンディング能力などを考慮して設計されている。   The distance between the temporary pads 36-1 and 36-2 and the main pads 37-1 and 37-2 is designed in consideration of the ability to be bonded. Also, the wiring design of the relay wiring 31 is designed in consideration of the bonding ability and the like.

以上、半導体装置１の構成について説明した。上述したような構成により、各第２パッド１２−１、１２−２は、外部と電気的に直接に接続されている。従って、第２パッド１２−１、１２−２に対しては、電気信号を直接入出力させることができる。第２パッド１２−１、１２−２へ電気信号を与えて、半導体チップの回路を検査することは簡単である。   The configuration of the semiconductor device 1 has been described above. With the configuration as described above, each of the second pads 12-1 and 12-2 is electrically connected directly to the outside. Therefore, electrical signals can be directly input / output to / from the second pads 12-1 and 12-2. It is easy to inspect the circuit of the semiconductor chip by applying an electric signal to the second pads 12-1 and 12-2.

一方、第１パッド１１−１、１１−２は、他方の半導体チップに接続されているので、外部との間には他方の半導体チップ内に設けられた回路が介在することになる。すなわち、直接には外部と接続されていない。従って、図１に示される完成品の構成は、第１パッド１１−１、１１−２へ電気信号を与えて検査することの難しい構成である。   On the other hand, since the first pads 11-1 and 11-2 are connected to the other semiconductor chip, a circuit provided in the other semiconductor chip is interposed between the first pads 11-1 and 11-2. That is, it is not directly connected to the outside. Therefore, the configuration of the finished product shown in FIG. 1 is a configuration that is difficult to inspect by applying an electrical signal to the first pads 11-1 and 11-2.

続いて、上述のような構成を有する半導体装置１の製造方法について説明する。図３は、本発明にかかる半導体装置の製造方法のフローチャートである。図３に示されるステップＳ１０〜Ｓ８０の工程を経て、半導体装置１が製造される。以下に、各工程における動作を詳述する。   Next, a method for manufacturing the semiconductor device 1 having the above configuration will be described. FIG. 3 is a flowchart of a method for manufacturing a semiconductor device according to the present invention. The semiconductor device 1 is manufactured through steps S10 to S80 shown in FIG. Below, the operation | movement in each process is explained in full detail.

ステップＳ１０、２０；ペレッタイズ、マウント
まず、ペレッタイズ（ダイシング）により、第１半導体チップ１０及び第２半導体チップ２０を準備する。そして、リードフレームのアイランド４０上に、第１半導体チップ１０、第２半導体チップ２０、及び中継用部材３０をマウントする（ステップＳ２０）。 Steps S10 and 20: Pelletizing and mounting First, the first semiconductor chip 10 and the second semiconductor chip 20 are prepared by pelletizing (dicing). Then, the first semiconductor chip 10, the second semiconductor chip 20, and the relay member 30 are mounted on the island 40 of the lead frame (step S20).

ステップＳ３０；仮ボンディング
続いて、仮ボンディングを行う。図４及び５は、この仮ボンディングの様子を示す図である。図４に示されるように、第２パッド１２−１、１２−２、及び、外部接続用中継配線（３３−１〜３４−２）に対しては、完成品と同じ位置にボンディングが行われる。これにより、第２パッド１２−１、１２−２は、外部（リード端子５０）と電気的に直接に接続される。また、第１パッド１１−１、１１−２も、それぞれ、ボンディングにより、内部接続用中継配線３２−１、３２−２の元パッド３５−１、３５−２に接続される。このボンディングも完成品と同じ位置である。 Step S30: Temporary Bonding Subsequently, temporary bonding is performed. 4 and 5 are diagrams showing the state of this temporary bonding. As shown in FIG. 4, the second pads 12-1 and 12-2 and the external connection relay wiring (33-1 to 34-2) are bonded at the same position as the finished product. . Thus, the second pads 12-1 and 12-2 are electrically connected directly to the outside (lead terminal 50). The first pads 11-1 and 11-2 are also connected to the original pads 35-1 and 35-2 of the internal connection relay wirings 32-1 and 32-2, respectively, by bonding. This bonding is also in the same position as the finished product.

但し、図５に示されるように、本工程では、本パッド３７−１と３７−２とのボンディングは行われれない。従って、内部接続用中継配線３２−１と３２−２とは接続されない。代わりに、仮パッド３６−１が外部接続用中継配線３３−２と仮ボンディングワイヤ１３−１によりボンディングされる。また、仮パッド３６−２が、外部接続用中継配線３３−１と仮ボンディングワイヤ１３−２により接続される。ここで、仮パッド３６−１、３６−２とそれぞれ接続される外部接続用中継配線３３−２、３３−１は、リセット後にハイインピーダンス状態となるような第２パッド１２Ａ−２、１２Ａ−１に接続された配線である。   However, as shown in FIG. 5, the bonding between the pads 37-1 and 37-2 is not performed in this step. Therefore, the internal connection relay wirings 32-1 and 32-2 are not connected. Instead, the temporary pad 36-1 is bonded by the external connection relay wiring 33-2 and the temporary bonding wire 13-1. The temporary pad 36-2 is connected to the external connection relay wiring 33-1 by the temporary bonding wire 13-2. Here, the external connection relay wirings 33-2 and 33-1 connected to the temporary pads 36-1 and 36-2, respectively, are second pads 12A-2 and 12A-1 that are in a high impedance state after reset. Wiring connected to.

ステップＳ４０；選別検査（チップ単体検査）
続いて、第１パッド１１−１、１１−２の各々に電気信号を入出力させ、選別検査が行われる。Ｓ３０の工程において、第１半導体チップ１０側の第１パッド１１−１は、内部接続用中継配線３２−１、仮ボンディングワイヤ１３−１、及び外部接続用中継配線３３−２を介して、リード端子５０に接続されている。第２半導体チップ２０側の第１パッド１１−２も同様に、内部接続用中継配線３２−２、仮ボンディングワイヤ１３−２、及び外部接続用中継配線３３−１を介して、リード端子５０に接続されている。従って、各リード端子５０から電気信号を与えることで、第１パッド１１−１、１１−２に対して電気信号を入出力させることができる。尚、外部接続用中継配線３３−１、３３−２は、それぞれ第２パッド１２Ａ−１、１２Ａ−２とも接続されているが、第２パッド１２Ａ−１、１２Ａ−２はハイインピーダンス状態となるパッドであるので、電気信号は第１パッド１１−１、１１−２側に選択的に与えられる。従って、非検査側の第２パッド１２Ａ−１、１２Ａ−２が、検査側のパッド（第１パッド１１−１、１１−２）を検査するに際して影響を及ぼす事はない。このように、第１パッド１１−１、１１−２の各々を検査した後、良品であったものに対して、次のステップＳ５０の処理が行われる。尚、本工程では、第１半導体１０、第２半導体チップ２０を、セラミックキャップなどの着脱可能なカバー材でカバーし、選別検査を行うことが好ましい。 Step S40: Sorting inspection (chip single body inspection)
Subsequently, an electrical signal is input to and output from each of the first pads 11-1 and 11-2, and a sorting inspection is performed. In the process of S30, the first pad 11-1 on the first semiconductor chip 10 side leads through the internal connection relay wiring 32-1, the temporary bonding wire 13-1, and the external connection relay wiring 33-2. The terminal 50 is connected. Similarly, the first pad 11-2 on the second semiconductor chip 20 side is connected to the lead terminal 50 via the internal connection relay wiring 32-2, the temporary bonding wire 13-2, and the external connection relay wiring 33-1. It is connected. Therefore, an electric signal can be input / output to / from the first pads 11-1 and 11-2 by applying an electric signal from each lead terminal 50. The external connection relay wirings 33-1 and 33-2 are also connected to the second pads 12A-1 and 12A-2, respectively, but the second pads 12A-1 and 12A-2 are in a high impedance state. Since it is a pad, an electrical signal is selectively given to the first pads 11-1 and 11-2. Therefore, the second pads 12A-1 and 12A-2 on the non-inspection side do not affect the inspection side pads (first pads 11-1 and 11-2). As described above, after each of the first pads 11-1 and 11-2 is inspected, the processing of the next step S50 is performed on the non-defective product. In this step, it is preferable that the first semiconductor 10 and the second semiconductor chip 20 are covered with a detachable cover material such as a ceramic cap and subjected to sorting inspection.

本工程において、チップ単体でしか検査できない機能や、電気的特性の詳細も検査することができる。但し、チップ間の電気的接続状態などは、本ボンディングワイヤを行っていない状態では検査できないので、後述するように最終検査（Ｓ８０）で検査する。また、第２パッド１２−１、１２−２に対しての検査は、本工程で行ってもよいし、完成品の状態で行ってもよい。但し、第２パッド１２Ａ−１、１２Ａ−２に対しては、本工程において電気信号を与えることができないので、本工程では検査できない。第２パッド１２Ａ−１、１２Ａ−２に対する検査は、次に説明する仮ボンディング離脱工程以降に実行される。   In this step, it is possible to inspect the functions that can be inspected only by a single chip and the details of electrical characteristics. However, the electrical connection state between the chips cannot be inspected in a state where the bonding wire is not performed, so that the final inspection (S80) is inspected as will be described later. Further, the inspection for the second pads 12-1 and 12-2 may be performed in this step or may be performed in a finished product state. However, the second pads 12A-1 and 12A-2 cannot be inspected in this step because an electric signal cannot be given in this step. The inspection for the second pads 12A-1 and 12A-2 is executed after the temporary bonding separation step described below.

ステップＳ５０；仮ボンディング離脱
続いて、図６に示されるように、仮ボンディングワイヤ１３−１、１３−２が取り外される。仮ボンディングワイヤ１３−１、１３−２は、例えば、熱を加えて接続部分を流動化させることで、取り外すことができる。このような取り外しは、近接するボンディングに悪影響を与える事はない。 Step S50: Removal of Temporary Bonding Subsequently, as shown in FIG. 6, the temporary bonding wires 13-1 and 13-2 are removed. The temporary bonding wires 13-1 and 13-2 can be removed, for example, by applying heat to fluidize the connection portion. Such removal does not adversely affect adjacent bonding.

ステップＳ６０；本ボンディング
次に、本パッド３７−１と３７−２とを、本ボンディングワイヤ１５によって接続する。この工程により、配線の電気的な接続状態は、図１や２で示した完成品と同じ状態となる。 Step S60; Main Bonding Next, the main pads 37-1 and 37-2 are connected by the main bonding wires 15. By this step, the electrical connection state of the wiring becomes the same as that of the finished product shown in FIGS.

ステップＳ７０；封止
次に、第１半導体チップ１０、第２半導体チップ２０、中継用部材３０を封止剤によって封止する。この時の封止剤としては、樹脂等を用いることができる。但し、樹脂に限定されず、セラミックケースなどの別の材料によりパッケージ化（封止、封入）してもよい。 Step S70: Sealing Next, the first semiconductor chip 10, the second semiconductor chip 20, and the relay member 30 are sealed with a sealant. As the sealant at this time, a resin or the like can be used. However, it is not limited to resin, and may be packaged (sealed or sealed) with another material such as a ceramic case.

ステップＳ８０；最終検査（チップ間接続検査）
次に、最終検査を行う。本工程においては、選別検査（Ｓ４０）においては検査することのできなかった、第１半導体チップ１０−第２半導体チップ２０間の電気的接続や、ユーザの使用する状態においてチップ間でインターフェースされる機能、などについて検査を行う。検査の結果、良品であったもののみを選別する。このように最終検査を行う事で、製品としての信頼性をより向上させることができる。 Step S80: Final inspection (inter-chip connection inspection)
Next, a final inspection is performed. In this process, the electrical connection between the first semiconductor chip 10 and the second semiconductor chip 20 that could not be inspected in the sorting inspection (S40), and the interface between the chips in the state used by the user. Inspect for function, etc. As a result of inspection, only those that are non-defective are selected. By performing the final inspection in this way, the reliability as a product can be further improved.

以上説明した一連の工程（Ｓ１０〜８０）を経て、本実施形態に係る半導体装置１が製造される。尚、本実施形態においては、仮ボンディング工程（Ｓ３０）において、第２パッド１２−１、１２−２に対するボンディングも行う場合について説明した。但し、第２パッド１２−１、１２−２に対するボンディングは、必ずしも仮ボンディング工程（Ｓ３０）と同一工程で行う必要はなく、封止工程（Ｓ７０）より前であればどの段階で行われてもよい。   The semiconductor device 1 according to this embodiment is manufactured through the series of steps (S10 to 80) described above. In the present embodiment, the case where bonding to the second pads 12-1 and 12-2 is also performed in the temporary bonding step (S30) has been described. However, the bonding to the second pads 12-1 and 12-2 is not necessarily performed in the same process as the temporary bonding process (S30), and may be performed at any stage before the sealing process (S70). Good.

また、本実施形態では、仮ボンディング工程（Ｓ３０；図４、５）において、第２パッド１２Ａ−１（１２Ａ−２）と外部接続用中継配線３３−１（３３−２）とをボンディングするに加え、内部接続用中継配線３２−１（３２−２）と外部接続用中継配線３３−２（３３−１）とを仮ボンディングする場合について説明した。このようにすれば、外部接続用中継配線３３−１（３３−２）に対する二箇所のボンディングを同一工程で行うことができる。但し、必ずしも、仮ボンディング工程（Ｓ３０）において、外部接続用中継配線３３−１（３３−２）と第２パッド１２Ａ−１（１２Ａ−２）との間のボンディングを行う必要はない。   In the present embodiment, the second pad 12A-1 (12A-2) and the external connection relay wiring 33-1 (33-2) are bonded in the temporary bonding step (S30; FIGS. 4 and 5). In addition, the case where the internal connection relay wiring 32-1 (32-2) and the external connection relay wiring 33-2 (33-1) are temporarily bonded has been described. If it does in this way, bonding of two places with respect to the external connection relay wiring 33-1 (33-2) can be performed in the same process. However, it is not always necessary to perform bonding between the external connection relay wiring 33-1 (33-2) and the second pad 12A-1 (12A-2) in the temporary bonding step (S30).

尚、半導体チップ上に、リセット後にハイインピーダンス状態となるような第２パッド１２Ａ−１（１２Ａ−２）が存在しない場合は、選別検査時に、第１パッド１１−１（１１−２）へ選択的に信号を与えることができなくなってしまう。しかし、このような場合は、外部接続用中継配線３３−１（３３−２）と第２パッド１２Ａ−１（１２Ａ−２）とのボンディングを、少なくとも仮ボンディング離脱工程（Ｓ５０）の後に行えばよい。この様にすれば、選別検査（Ｓ４０）時において、外部接続用中継配線３３−１（３３−２）が第２パッド１２Ａ−１（１２Ａ−２）に接続されていないので、電気信号を第１パッド１１−１（１１−２）にのみ送ることができる。   If there is no second pad 12A-1 (12A-2) that becomes a high impedance state after reset on the semiconductor chip, the first pad 11-1 (11-2) is selected at the time of sorting inspection. Therefore, it becomes impossible to give a signal. However, in such a case, the bonding between the external connection relay wiring 33-1 (33-2) and the second pad 12A-1 (12A-2) is performed at least after the temporary bonding separation step (S50). Good. In this way, the external connection relay wiring 33-1 (33-2) is not connected to the second pad 12A-1 (12A-2) during the sorting inspection (S40). Only one pad 11-1 (11-2) can be sent.

尚、本実施形態では、第１パッド１１−１（１１−２）が各チップに２個（符号を付して説明したのは１個）づつ設けられた場合を例として説明したが、中継配線やパッド構成を変更する事により、２個に限定されず実現可能である。その場合も、仮ボンディング工程を行うことで、選別検査時に、一時的に外部と信号の入出力を行うことができる。   In this embodiment, the case where two first pads 11-1 (11-2) are provided on each chip (one is described with reference numerals) is described as an example. By changing the wiring and pad configuration, the present invention can be realized without being limited to two. Even in this case, by performing the temporary bonding process, it is possible to temporarily input / output signals to / from the outside during the sorting inspection.

尚、ボンディングの代わりに多種のヒューズを用いることも考えられる。しかし、ヒューズを用いた場合は、半導体チップに電気的負荷を掛けてしまうため、半導体チップに設けられた回路に影響を与える危険性が伴う。これに対して、本実施形態のようにボンディングワイヤを用いれば、仮ボンディングワイヤ１３−１（１３−２）を取り除く際には熱のみをかければ良いので、信頼性の観点から不利となることもない。   Note that various fuses may be used instead of bonding. However, when a fuse is used, an electrical load is applied to the semiconductor chip, which involves a risk of affecting a circuit provided in the semiconductor chip. On the other hand, if a bonding wire is used as in the present embodiment, only heat needs to be applied when removing the temporary bonding wire 13-1 (13-2), which is disadvantageous from the viewpoint of reliability. Nor.

以上説明した様に、本実施形態に係る半導体装置の製造方法を用いれば、選別検査時（Ｓ４０）に、一方の半導体チップの第１パッド１１−１（１１−２）に対する信号の入出力を、他方の半導体チップに設けられた回路等を介すことなく行うことができるので、第１パッド１１−１（１１−２）を含め、全てのパッドに対して容易に検査を行うことができる。特に、単体としては既存の半導体チップを複数チップ用いたＳiＰ形態の場合、選別検査時に、半導体チップ単体を検査する際に用いていた既存の検査パターンをそのまま使用することができる。従って、テスト環境を容易に構築できる。   As described above, when the method for manufacturing a semiconductor device according to the present embodiment is used, signal input / output to / from the first pad 11-1 (11-2) of one semiconductor chip is performed during the sorting inspection (S40). Since it can be performed without going through a circuit or the like provided on the other semiconductor chip, all pads including the first pad 11-1 (11-2) can be easily inspected. . In particular, in the case of the SiP configuration using a plurality of existing semiconductor chips as a single unit, the existing inspection pattern used when inspecting the single semiconductor chip can be used as it is during the sorting inspection. Therefore, a test environment can be easily constructed.

また、選別検査時（Ｓ４０）において、検査用に別に設けた端子から電気信号を送る必要はなく、完成品で使用される端子を使用して電気信号を入出力させることができる。これにより、端子数を増やした特殊なリードフレームを新たに設計する必要がなくなり、リードフレーム設計、製造に係るコストを低減できる。   Further, at the time of sorting inspection (S40), it is not necessary to send an electric signal from a terminal separately provided for inspection, and an electric signal can be input / output using a terminal used in a finished product. This eliminates the need to newly design a special lead frame with an increased number of terminals, thereby reducing the costs associated with lead frame design and manufacturing.

また、完成品（封止後）の状態において、第１パッド１１−１（１１−２）から外部まで延びる検査用の配線を設けておく必要はなく、完成品として不要な端子が増えることもない。その結果、パッケージ実装面積を小さくすることが可能となる。また、完成品の状態では、直接外部からは第１パッド１１−１（１１−２）に対して信号を入出力できないので、ＳｉＰ内部の複数の半導体チップ間で通信されるデータ等をモニターすることが困難となり、セキュリティの観点からも好ましい。   Further, in the state of the finished product (after sealing), it is not necessary to provide inspection wiring extending from the first pad 11-1 (11-2) to the outside, and unnecessary terminals may be increased as the finished product. Absent. As a result, the package mounting area can be reduced. In the state of the finished product, since signals cannot be directly input / output from / to the first pad 11-1 (11-2), data communicated between a plurality of semiconductor chips in the SiP is monitored. It is difficult from the viewpoint of security.

また、中継用部材３０上に中継配線が設けられているので、半導体チップ１０、２０内にはテスト用の回路等を新たに設けたり、回路設計を変更する必要がない。中継用部材３０に設けられた中継配線３１は、配線とパッドさえあればよく、スイッチング素子などの複雑な構成は必要ない。従って、ＳｉＰ開発のコストを低減することが可能となる。このようなテスト環境容易化、特殊リードフレームの不要化により、製品設計の期間短縮が実現できる。   Further, since the relay wiring is provided on the relay member 30, it is not necessary to newly provide a test circuit or the like in the semiconductor chips 10 and 20 or change the circuit design. The relay wiring 31 provided on the relay member 30 only needs to have a wiring and a pad, and does not require a complicated configuration such as a switching element. Therefore, it is possible to reduce the cost of SiP development. By simplifying the test environment and eliminating the need for special lead frames, the product design period can be shortened.

また、内部接続用中継配線３２−１（３２−２）上において、仮パッド３６−１（３６−２）を、本パッド３７−１（３７−２）とは別に設けておくことにより、一のパッドに対して複数回のボンディングを行わなくてもよい。一のパッドに対して複数回ボンディングを行うと、ボンディングの接着性が低下する懸念があるが、このような懸念も解消される。   Further, by providing the temporary pad 36-1 (36-2) separately from the main pad 37-1 (37-2) on the internal connection relay wiring 32-1 (32-2), one is provided. It is not necessary to perform bonding a plurality of times on the pad. When bonding is performed a plurality of times on one pad, there is a concern that the adhesiveness of bonding is lowered, but such a concern is also resolved.

尚、本実施形態では、外部端子としてリードフレームを用いた半導体パッケージを例として説明したが、リードフレームを用いた場合に限定されない。例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）のように、半田ボールを介して外部と接続される半導体パッケージに対しても適用可能である。   In this embodiment, a semiconductor package using a lead frame as an external terminal has been described as an example. However, the present invention is not limited to the case where a lead frame is used. For example, the present invention can also be applied to a semiconductor package connected to the outside via a solder ball, such as a BGA (Ball Grid Array).

本発明にかかる半導体装置の構成を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor device concerning this invention. 図１の一部を拡大した説明図である。It is explanatory drawing which expanded a part of FIG. 本発明にかかる半導体装置の製造方法を示すフローチャートである。3 is a flowchart showing a method for manufacturing a semiconductor device according to the present invention. 仮ボンディング工程の様子を示す説明図である。It is explanatory drawing which shows the mode of a temporary bonding process. 図４の一部を拡大した説明図である。It is explanatory drawing which expanded a part of FIG. 仮ボンディング離脱工程の様子を示す説明図である。It is explanatory drawing which shows the mode of a temporary bonding detachment | leave process.

符号の説明Explanation of symbols

１０ 第１半導体チップ
１１ 第１パッド
１２ 第２パッド
１２Ａ 第２パッド（ハイインピーダンス）
１３ 仮ボンディングワイヤ
１５ 本ボンディングワイヤ
２０ 第２半導体チップ
３０ 中継用部材
３１ 中継配線
３２ 内部接続用中継配線
３３ 外部接続用中継配線
３４ 外部接続用中継配線
３５ 元パッド
３６ 仮パッド
３７ 本パッド
４０ リードフレーム（アイランド部）
５０ リード端子 10 first semiconductor chip 11 first pad 12 second pad 12A second pad (high impedance)
DESCRIPTION OF SYMBOLS 13 Temporary bonding wire 15 This bonding wire 20 2nd semiconductor chip 30 Relay member 31 Relay wiring 32 Internal connection relay wiring 33 External connection relay wiring 34 External connection relay wiring 35 Original pad 36 Temporary pad 37 Main pad 40 Lead frame (Island part)
50 Lead terminal

Claims (7)

第１半導体チップに設けられた第１電極パッドを、少なくとも仮ボンディングワイヤを介して外部と電気的に接続させる仮ボンディング工程と、
前記仮ボンディング工程の後に実施され、外部から前記仮ボンディングワイヤを介して電気信号を前記第１電極パッドに入出力させ、前記第１半導体チップを検査する検査工程と、
前記仮ボンディングワイヤを取り外す仮ボンディング離脱工程と、
前記仮ボンディング離脱工程の後に実施され、前記第１半導体チップを、少なくとも前記第１電極パッドが被覆される様に、封止する封止工程と、
を具備する
半導体装置の製造方法。 A temporary bonding step of electrically connecting a first electrode pad provided on the first semiconductor chip to the outside through at least a temporary bonding wire;
An inspection step, which is performed after the temporary bonding step, causes an electrical signal to be input / output from / to the first electrode pad via the temporary bonding wire, and inspects the first semiconductor chip;
A temporary bonding removal step of removing the temporary bonding wire;
A sealing step that is performed after the temporary bonding separation step and seals the first semiconductor chip so that at least the first electrode pad is covered;
A method for manufacturing a semiconductor device comprising: 請求項１に記載された半導体装置の製造方法であって、
更に、
前記仮ボンディング離脱工程と前記封止工程との間に実施され、前記第１電極パッドが、第２半導体チップと電気的に接続されるように、本ボンディングワイヤをボンディングする本ボンディング工程
を具備し、
前記封止工程において、少なくとも、前記第１電極パッドと前記第２半導体チップとの電気的な接続経路が被覆されるように、封止する
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
Furthermore,
A bonding step for bonding the bonding wire so that the first electrode pad is electrically connected to the second semiconductor chip, which is performed between the temporary bonding separation step and the sealing step; ,
A method of manufacturing a semiconductor device for sealing so that at least the electrical connection path between the first electrode pad and the second semiconductor chip is covered in the sealing step. 請求項２に記載された半導体装置の製造方法であって、
更に、
互いに別の位置に設けられた、本電極パッド、仮電極パッド、及び元電極パッドを有する中継配線を用意する工程と、
前記検査工程よりも前に実施され、前記第１電極パッドを、ボンディングワイヤによって、前記元電極パッドに接続させるボンディング工程と、
を具備し、
前記仮ボンディング工程において、前記仮電極パッドに前記仮ボンディングワイヤをボンディングすることで、前記第１電極パッドを外部と電気的に接続させ、
前記本ボンディング工程において、前記本電極パッドに前記本ボンディングワイヤをボンディングすることで、前記第１電極パッドを前記第２半導体チップに電気的に接続させる
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
Furthermore,
Preparing a relay wiring having a main electrode pad, a temporary electrode pad, and an original electrode pad provided at different positions;
A bonding step, which is performed before the inspection step, and connects the first electrode pad to the original electrode pad by a bonding wire;
Comprising
In the temporary bonding step, the first electrode pad is electrically connected to the outside by bonding the temporary bonding wire to the temporary electrode pad,
A method of manufacturing a semiconductor device, wherein, in the main bonding step, the first electrode pad is electrically connected to the second semiconductor chip by bonding the main bonding wire to the main electrode pad. 請求項２に記載された半導体装置の製造方法であって、
更に、
第１半導体チップ側中継配線と、第２半導体チップ側中継配線と、を少なくとも含む中継配線を用意する工程と、
前記検査工程よりも前に実施され、ボンディングワイヤによって、前記第１半導体チップに設けられた前記第１電極パッドを前記第１半導体チップ側中継配線に、前記第２半導体チップに設けられた前記第１電極パッドを前記第２半導体チップ側中継配線に、それぞれ接続するボンディング工程と、
を具備し、
前記第１半導体チップ側中継配線と前記第２半導体チップ側中継配線の各々には、互いに別の位置に設けられた本電極パッド、仮電極パッド及び元電極パッドが形成されており、
前記ボンディング工程において、前記第１電極パッドと前記元電極パッドとを接続し、
前記仮ボンディング工程において、前記仮ボンディングワイヤにより、前記仮電極パッドを、外部に電気的に直接に接続されたパッドに接続し、
前記本ボンディング工程において、前記本ボンディングワイヤにより、前記第１半導体チップ側中継配線と前記第２半導体チップ側中継配線の前記本電極パッド同士を接続する
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
Furthermore,
Preparing a relay wiring including at least a first semiconductor chip-side relay wiring and a second semiconductor chip-side relay wiring;
The first electrode pad provided on the first semiconductor chip is connected to the first semiconductor chip-side relay wiring by the bonding wire, and the first electrode pad provided on the second semiconductor chip is performed before the inspection step. A bonding step of connecting one electrode pad to the second semiconductor chip side relay wiring;
Comprising
Each of the first semiconductor chip side relay wiring and the second semiconductor chip side relay wiring is formed with a main electrode pad, a temporary electrode pad, and an original electrode pad provided at different positions,
In the bonding step, the first electrode pad and the original electrode pad are connected,
In the temporary bonding step, the temporary electrode pad is connected to a pad electrically directly connected to the outside by the temporary bonding wire,
A method of manufacturing a semiconductor device, wherein, in the main bonding step, the main electrode pads of the first semiconductor chip side relay wiring and the second semiconductor chip side relay wiring are connected by the main bonding wire. 請求項３又は４に記載された半導体装置の製造方法であって、
前記中継配線は、前記第１半導体チップ及び前記第２半導体チップとは別の部材である中継用部材に設けられている
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3 or 4,
The method of manufacturing a semiconductor device, wherein the relay wiring is provided on a relay member that is a member different from the first semiconductor chip and the second semiconductor chip. 第１電極パッドを有する第１半導体チップと、
前記第１半導体チップに電気的に接続された中継配線と、
前記中継配線に電気的に接続された第２半導体チップと、
前記中継配線と前記第２半導体チップとを電気的に接続する本ボンディングワイヤと、
を具備し、
前記中継配線は、
前記本ボンディングワイヤの一端が接続された本電極パッドと、
検査用であり、前記本ボンディングワイヤの取りつけられていない仮電極パッドとを有し、
前記第１半導体チップ、前記中継配線、及び前記第２半導体チップは、少なくとも前記第１電極パッドが被覆される様に、同一パッケージ内に封止されている
半導体装置。 A first semiconductor chip having a first electrode pad;
A relay wiring electrically connected to the first semiconductor chip;
A second semiconductor chip electrically connected to the relay wiring;
A bonding wire for electrically connecting the relay wiring and the second semiconductor chip;
Comprising
The relay wiring is
A main electrode pad to which one end of the main bonding wire is connected;
A temporary electrode pad for inspection, to which the bonding wire is not attached,
The semiconductor device, wherein the first semiconductor chip, the relay wiring, and the second semiconductor chip are sealed in the same package so that at least the first electrode pad is covered. 請求項６に記載された半導体装置であって、
前記中継配線は、中継用部材に設けられ、
前記中継用部材は、前記第１半導体チップ及び前記第２半導体チップとは別の部材である
半導体装置。 A semiconductor device according to claim 6,
The relay wiring is provided on a relay member,
The relay member is a semiconductor device which is a member different from the first semiconductor chip and the second semiconductor chip.
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