JP4056252B2

JP4056252B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4056252B2
Application number: JP2001397525A
Authority: JP
Inventors: 清美長沼
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2008-03-05
Anticipated expiration: 2021-12-27
Also published as: JP2003197696A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に多数のチップを基板上に搭載し、組立後に各チップ毎に個片に切断する方式、いわゆるＭＡＰ方式におけるエージングなどの電気的特性試験に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、ＭＡＰ方式における電気的特性試験に関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＭＡＰ方式においては、多数のチップを基板上に搭載し、この基板上に搭載された多数のチップを樹脂封止し、各チップ毎に個片に切断した後、各チップをエージングボードの各ソケットに搭載してエージングなどの電気的特性試験を行う方法が用いられている。
【０００４】
なお、このような半導体装置の電気的特性試験に関する技術としては、たとえば昭和５９年１１月３０日、株式会社オーム社発行、社団法人電子通信学会編の「ＬＳＩハンドブック」Ｐ６４９〜Ｐ６６７に記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】
ところで、前記のようなＭＡＰ方式における電気的特性試験について、本発明者が検討した結果、以下のようなことが明らかとなった。以下において、本発明者が検討した本発明の前提となる、ＭＡＰ方式における半導体装置の製造方法の製造フローの一例について、図５を用いて説明する。
【０００６】
図５に示すように、ＭＡＰ方式における半導体装置の製造方法においては、基板１０２上に搭載された多数のチップを封止材１０４により樹脂封止し（ａ）、各チップ毎に個片に切断した後（ｂ）、各チップをエージングボード１１０の各ソケット１１１に搭載してエージングを行い（ｃ）、このエージングの結果に基づいて良品／不良品を分類する（ｄ）、ことにより、良品のチップはＩＣ製品として出荷することができる。
【０００７】
すなわち、前記のようなＭＡＰ方式における半導体装置の製造方法では、組立完了時に個片化され、この個片化されたＩＣは専用のソケットが実装されているエージングボードに装着してテストを行う方法が用いられている。このソケットを使用したエージングボードは、近年のパッケージがＣＳＰなどに代表されるボール端子、多ピン・小ピッチ化に伴い、ソケット自体を開発するのが困難になり、その結果、高価なソケットを使用せざるを得ない状況である。
【０００８】
さらに、エージングボードはソケットとともに寿命があるため、製造コストに占める割合が高い。また、ＩＣとソケットとの接触も数％で接触不良を発生させているのが実状である。これは、歩留まりの悪化の原因であり、また安定化のためにはエージングボードのソケットの洗浄などの管理ロスが少なからず発生している。
【０００９】
そこで、本発明者は、エージングボードおよびソケットの潜在的問題点に着目し、ＩＣの電気的特性試験を行うにあたって、個片で行わず、基板状態のままでエージングを行うことを考え付いた。すなわち、ＭＡＰ方式の個片に切断する前の状態を利用し、チップを搭載する基板に、あたかもエージングボードに実装されているかのように結線をしておき、コネクタを装備して基板形態でのエージングを可能とするものである。
【００１０】
そこで、本発明の目的は、ＭＡＰ方式における半導体装置の製造方法において、エージングボードを不要とし、これによって製造工程のボード投資を抑制し、歩留まりの改善を実現することができる半導体装置の製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明による半導体装置の製造方法は、多数のチップを基板上に搭載し、この基板上に搭載された多数のチップを樹脂封止し、樹脂封止後に基板上に搭載された状態で多数のチップの電気的特性試験を行い、電気的特性試験後に基板上に搭載された多数のチップを各チップ毎に個片に切断し、各チップ毎に個片に切断した後、電気的特性試験の結果に基づいて良品／不良品を分類し、良品を製品として出荷する、各工程を有するものである。
【００１４】
さらに、前記半導体装置の製造方法において、基板は、多数のチップの各電極に接続され、電気的特性試験を行うための信号配線と、この信号配線に接続され、外部と接続するための外部端子とが設けられているものである。
【００１５】
また、前記半導体装置の製造方法において、基板は、多数のチップの各電極に接続され、めっき処理を行うための信号配線と、この信号配線に接続され、外部と接続するための外部端子とが設けられ、信号配線、または／および外部端子は任意に短絡されているものである。
【００１６】
また、前記半導体装置の製造方法において、電気的特性試験は、エージング、または／および選別試験に適用するものである。さらに、電気的特性試験は、基板上に搭載された多数のチップを一括して同時に試験するようにしたものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は本発明の一実施の形態の半導体装置の製造方法を示すフロー図、図２および図３は本実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法を示す説明図、図４は本実施の形態の半導体装置を示す断面図である。
【００１８】
まず、図１により、本実施の形態の半導体装置の製造方法の一例の製造フローを説明する。本実施の形態の半導体装置の製造方法は、たとえばメモリやマイコン・ロジックなどのＩＣをＭＡＰ方式により製造して出荷する場合に適用され、以下の工程により実行される。ここでは、チップと基板との接続をワイヤボンディングにより行い、またボール状の外部端子を搭載するＩＣを例に示すが、フリップチップボンディング方式を用い、外部端子がピン状のＩＣなどにも適用可能であることはいうまでもない。
【００１９】
（１）チップの用意工程（ステップＳ１）において、所望の集積回路が形成されたウェハをチップ毎に切断して個別に分離されたチップ１を用意する。なお、ウェハは、前工程において、酸化・拡散・不純物導入、配線パターン形成、絶縁層形成、配線層形成などのウエハ処理工程が繰り返されて所望の集積回路が形成された後、チップ毎に切断して個別に分離される。
【００２０】
（２）チップの搭載工程（ステップＳ２）において、ウェハから切断されて個別に分離された多数のチップ１を基板２上に搭載する。この基板２には、搭載される各チップ毎の配線やパッドの他に、電気的特性試験を行うための配線と、この配線に接続され、外部と接続するための外部端子となるエッジコネクタなどが設けられている。
【００２１】
（３）ワイヤボンディング工程（ステップＳ３）において、基板２上に搭載された多数のチップ１の各チップ１の電極と、対応する基板２上の各パッドとをワイヤ３によりそれぞれ接続する。
【００２２】
（４）樹脂封止工程（ステップＳ４）において、基板２上に搭載された多数のチップ１を、チップ１およびワイヤ３の電気的な露出部分を覆うように封止材４により封止する。
【００２３】
（５）ボール端子搭載工程（ステップＳ５）において、基板２の裏面に外部端子となるボール端子５を付ける。
【００２４】
（６）電気的特性試験工程（ステップＳ６）において、ワイヤ３によるボンディング、封止材４による樹脂封止、ボール端子５の搭載後に、基板２上に搭載された状態で多数のチップ１の電気的特性試験を一括して同時に行う。この電気的特性試験には、エージング、選別試験などがある。
【００２５】
エージングでは、たとえば定格を越える温度および電圧ストレスを印加して、将来不良に到る可能性のあるチップがスクリーニングされる。選別試験では、たとえばメモリのチップに対しては、ライトおよびリード動作により所定のテストパターンを用いてメモリ機能を試験し、所定の機能通りに動作するか否かを確認する機能テストや、入出力パッド間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、メモリ制御のＡＣタイミングを試験するＡＣテストなどが行われる。また、マイコン・ロジックのチップに対しては、所定のテストパターンを用いてロジック機能を試験し、所定の機能通りに動作するか否かを確認する機能テストや、入出力パッド間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、ロジック制御のＡＣタイミングを試験するＡＣテストなどが行われる。
【００２６】
（７）切断工程（ステップＳ７）において、電気的特性試験後に、基板２上に搭載された多数のチップ１を各チップ毎に個片に切断する。
【００２７】
（８）出荷工程（ステップＳ８）において、各チップ毎に個片に切断した後、電気的特性試験の結果に基づいて良品／不良品を分類し、良品をＩＣ製品として出荷する。これにより、メモリ、マイコン・ロジックなどの半導体装置として出荷することができる。この半導体装置の構造については後述する。
【００２８】
次に、図２および図３により、本実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法の一例を説明する。図２は基板に対する入出力信号（封止材がない状態を示す）、図３は各チップに対する入出力信号をそれぞれ示し、ここではメモリのチップを例に、３０個を一括して試験する場合を説明する。
【００２９】
図２に示すように、基板２には、電気的特性試験を行うために、各チップ１の各電極に接続される入力ドライバライン１１と、入出力コンパレータライン１２の信号配線が引き回されており、これらの信号配線は外部と接続するためのエッジコネクタ１３の各外部端子までそれぞれ結線されている。また、この基板２には、図示しないが、めっき処理などを行うために、各チップ１の各電極に接続される信号配線と、この信号配線に接続されるエッジコネクタ１３の各外部端子が設けられ、これらの信号配線、外部端子は任意に短絡されている。
【００３０】
図３に示すように、詳細には、各チップ１のアドレス端子Ａ０〜Ａ１５、クロック端子ＣＬＫ、チップセレクト端子ＣＳに対してそれぞれ、アドレス信号Ａ０〜Ａ１５、クロック信号ＣＬＫ、バンクセレクト信号Ｂ０〜Ｂ４が入力され、入出力データＩ／Ｏ０〜Ｉ／Ｏ９５が入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５からそれぞれ入出力可能となっている。
【００３１】
電気的特性試験の際は、クロック信号ＣＬＫに同期させて、バンクセレクト信号Ｂ０〜Ｂ４により各チップ１内のバンクを選択するとともに、アドレス信号Ａ０〜Ａ１５により任意のメモリセルを選択する。そして、選択されたメモリセルに対して、電気的特性試験のためのテストデータを入出力データＩ／Ｏ０〜Ｉ／Ｏ９５として書き込み、さらに書き込んだテストデータを入出力データＩ／Ｏ０〜Ｉ／Ｏ９５として読み出し、書き込んだデータと読み出したデータとを比較する。この比較結果が一致していれば良品、不一致の場合は不良品として選別することができる。
【００３２】
以上のように、基板２には、エージングボードと同等な信号結線を予め付加しておき、さらに通常、ＭＡＰ方式の基板２はめっき処理などの目的で各チップ毎の信号線が無作為に連結されているので、この結線を予め回路設計し、必要な信号同士を結線しておき、末端として基板２の外周部にエッジコネクタ１３を形成し、そこに接続しておく。
【００３３】
その上で、めっき処理などの目的のためにはエッジコネクタ１３の端子の接続も行っておき、めっき処理などが完了した時点で、端子のショート結線は切断を行う。このように、チップ１が組み付けられて完成した基板２を、あたかもエージングボードのように扱い、エージングおよび選別試験を行う。この試験の結果は別途記録されており、最終的に個片に切断する際、記録データを元に良品／不良品を分類する。この方式により、従来必要であったエージングボードを不要とし、かつソケットの潜在的問題点である接触不良の歩留まりロスがなくなる。
【００３４】
次に、図４により、本実施の形態の半導体装置の一例の構成を説明する。本実施の形態の半導体装置は、前記の製造フローを経て製品として完成され、チップ１と、このチップ２が搭載される基板２と、チップ１の各電極と基板２上の各パッドとを接続するワイヤ３と、チップ１およびワイヤ３の電気的な露出部分を封止する封止材４と、外部端子となるボール端子５などから構成されている。
【００３５】
チップ１は、たとえばシリコン基板上に形成されたメモリ、マイコン・ロジックなどからなり、この表面上に金などの電極が設けられ、内部に形成されたメモリ、マイコン・ロジックなどの所定の集積回路の各端子から表面上の電極まで電気的に接続されている。
【００３６】
基板２は、たとえば多層配線層構造のガラス・エポキシ基板などからなり、たとえば金などの電極端子としてのパッドが表面上に設けられ、また裏面上に、たとえば金などの電極端子としてのランドが設けられ、表面上のパッドから各層間のスルーホール、各層の配線パターンを通じて裏面上のランドまで電気的に接続されている。
【００３７】
ワイヤ３は、たとえば金などの金属線からなり、このワイヤ３によりチップ１の表面上の各電極と基板２の表面上の各パッドとが電気的に接続される。
【００３８】
封止材４は、たとえばプラスチックなどの絶縁性樹脂材料からなり、この封止材４によりチップ１およびワイヤ３の接続部分など、電気的な露出部分を覆うように基板２の表面上が封止される。
【００３９】
ボール端子５は、たとえば鉛／すずや、鉛を含まない導電性金属材料などのボールからなり、基板２の裏面上の各ランドに接合され、基板２の裏面上に、たとえばアレイ状などで配列されている。
【００４０】
以上のように構成された半導体装置は、チップ１の集積回路の各端子から、このチップ１の表面上の電極、ワイヤ３、基板２の表面上のパッド、各層間のスルーホール、各層の配線パターン、裏面上のランドを通じ、この基板２のランドに接合されるボール端子５まで電気的に接続された状態となる。
【００４１】
従って、本実施の形態によれば、ＭＡＰ方式による半導体装置の製造において、組立後のチップ１が搭載された基板２を個片に切断する前の状態を利用し、チップ１を搭載する基板２に、あたかもエージングボードに実装されているかのように結線をしておき、かつエッジコネクタ１３を設けてエージングボードと同等の機能を有し、この状態でエージング、選別試験を行うことにより、エージングボードを不要とすることができる。よって、エージングボードへの投資が不要となり、またソケット起因の接触不良による歩留まりロスをなくすことができる。
【００４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
たとえば、前記実施の形態においては、チップと基板との接続をワイヤボンディング方式により行い、また外部端子としてボール端子を搭載するＩＣを例に説明したが、チップと基板との接続にフリップチップボンディング方式を用い、また外部端子としてピン端子を搭載するＩＣなどにも適用することができる。
【００４４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４５】
（１）基板上に搭載された状態で多数のチップの電気的特性試験を行い、電気的特性試験後に各チップ毎に個片に切断することで、エージングボードを不要とすることができるので、エージングボードへの投資が不要となり、かつソケット起因の接触不良による歩留まりロスをなくすことが可能となる。
【００４６】
（２）前記（１）により、ＭＡＰ方式における半導体装置の製造方法において、エージングボードが不要となるので、製造工程のボード投資を抑制し、歩留まりの改善を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の製造方法を示すフロー図である。
【図２】本発明の一実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法（基板に対する入出力信号）を示す説明図である。
【図３】本発明の一実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法（各チップに対する入出力信号）を示す説明図である。
【図４】本発明の一実施の形態の半導体装置を示す断面図である。
【図５】本発明の前提となる半導体装置の製造方法の要部を示すフロー図である。
【符号の説明】
１チップ
２，１０２基板
３ワイヤ
４，１０４封止材
５ボール端子
１１入力ドライバライン
１２入出力コンパレータライン
１３エッジコネクタ
１１０エージングボード
１１１ソケット[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device manufacturing technique, and more particularly to a method of mounting a large number of chips on a substrate and cutting each chip into individual pieces after assembling, such as aging in a so-called MAP method. It relates to effective technology.
[0002]
[Prior art]
According to a study by the present inventor, the following techniques can be considered for the electrical characteristic test in the MAP method.
[0003]
For example, in the MAP method, a large number of chips are mounted on a substrate, a large number of chips mounted on the substrate are sealed with resin, and each chip is cut into individual pieces, and then each chip is mounted on an aging board. A method of mounting in each socket and performing an electrical characteristic test such as aging is used.
[0004]
A technique related to the electrical characteristic test of such a semiconductor device is described, for example, in “LSI Handbook” P649 to P667 published by Ohm Co., Ltd., edited by The Institute of Electronics and Communication Engineers, on November 30, 1984. Technology.
[0005]
[Problems to be solved by the invention]
By the way, as a result of the study of the electrical characteristic test in the MAP method as described above, the following has been clarified. In the following, an example of a manufacturing flow of a manufacturing method of a semiconductor device in the MAP method, which is a premise of the present invention examined by the present inventors, will be described with reference to FIG.
[0006]
As shown in FIG. 5, in the method of manufacturing a semiconductor device in the MAP method, a large number of chips mounted on a substrate 102 are resin-sealed with a sealing material 104 (a), and each chip is cut into individual pieces. (B) After that, each chip is mounted on each socket 111 of the aging board 110 and aging is performed (c), and the non-defective product / defective product is classified based on the result of this aging (d). The chip can be shipped as an IC product.
[0007]
That is, in the method of manufacturing a semiconductor device in the MAP method as described above, a test is performed by mounting an individualized IC on an aging board on which a dedicated socket is mounted. Is used. The aging board using this socket has become difficult to develop the socket itself as the recent package is a ball terminal represented by CSP, etc., multi-pin and small pitch, and as a result, expensive socket is used. The situation is unavoidable.
[0008]
Furthermore, since the aging board has a lifetime together with the socket, the ratio of the aging board to the manufacturing cost is high. In fact, the contact between the IC and the socket is caused by a few percent, resulting in contact failure. This is a cause of deterioration of the yield, and there is a considerable amount of management loss such as cleaning of the socket of the aging board for stabilization.
[0009]
Therefore, the present inventor paid attention to the potential problems of the aging board and the socket, and came up with the idea of performing aging in the substrate state instead of using individual pieces when performing the electrical characteristic test of the IC. In other words, using the state before cutting into individual pieces of the MAP method, the board on which the chip is mounted is connected as if it is mounted on the aging board, and the board is provided with a connector. Aging is possible.
[0010]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device manufacturing method that eliminates the need for an aging board in a MAP semiconductor device manufacturing method, thereby suppressing board investment in the manufacturing process and improving yield. It is to provide.
[0011]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0013]
That is, in the method of manufacturing a semiconductor device according to the present invention, a large number of chips are mounted on a substrate, a large number of chips mounted on the substrate are resin-sealed, and are mounted on the substrate after resin sealing. The electrical characteristics test of a large number of chips is performed, and after the electrical characteristics test, a large number of chips mounted on the substrate are cut into individual pieces for each chip and then cut into individual pieces for each chip. Based on the result of the test, the non-defective product / defective product is classified and the good product is shipped as a product.
[0014]
Further, in the method of manufacturing a semiconductor device, the substrate is connected to each electrode of a large number of chips, and a signal wiring for performing an electrical characteristic test, and an external terminal connected to the signal wiring and connected to the outside And are provided.
[0015]
Further, in the method for manufacturing a semiconductor device, the substrate is connected to each electrode of a large number of chips and has a signal wiring for performing plating processing and an external terminal connected to the signal wiring and connected to the outside. The signal wiring or / and the external terminal provided are arbitrarily short-circuited.
[0016]
In the semiconductor device manufacturing method, the electrical characteristic test is applied to an aging or / and sorting test. Furthermore, the electrical characteristic test is to simultaneously test a large number of chips mounted on a substrate.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a flowchart showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 2 and 3 are diagrams illustrating a measuring method in an electrical characteristic test process in the method for manufacturing a semiconductor device according to the present embodiment. 4 and 4 are cross-sectional views showing the semiconductor device of the present embodiment.
[0018]
First, a manufacturing flow of an example of a manufacturing method of a semiconductor device according to the present embodiment will be described with reference to FIG. The semiconductor device manufacturing method according to the present embodiment is applied when, for example, an IC such as a memory or microcomputer logic is manufactured and shipped by the MAP method, and is executed by the following steps. Here, an example of an IC in which the chip and the substrate are connected by wire bonding and a ball-like external terminal is mounted is shown as an example, but the flip-chip bonding method can also be used for an IC having a pin-like external terminal. Needless to say.
[0019]
(1) In the chip preparation process (step S1), a wafer on which a desired integrated circuit is formed is cut into chips to prepare chips 1 separated individually. The wafer is cut into chips after the wafer processing steps such as oxidation / diffusion / impurity introduction, wiring pattern formation, insulating layer formation, and wiring layer formation are repeated in the previous process to form a desired integrated circuit. Separated individually.
[0020]
(2) In the chip mounting process (step S2), a large number of chips 1 cut and separated from the wafer are mounted on the substrate 2. In addition to the wiring and pads for each mounted chip, the substrate 2 has wiring for performing electrical characteristic tests, edge connectors connected to the wiring and serving as external terminals for connection to the outside, and the like Is provided.
[0021]
(3) In the wire bonding step (step S3), the electrodes of each chip 1 of a large number of chips 1 mounted on the substrate 2 and the corresponding pads on the substrate 2 are connected by the wires 3, respectively.
[0022]
(4) In the resin sealing step (step S4), a large number of chips 1 mounted on the substrate 2 are sealed with a sealing material 4 so as to cover the electrically exposed portions of the chips 1 and the wires 3.
[0023]
(5) In the ball terminal mounting step (step S5), the ball terminal 5 serving as an external terminal is attached to the back surface of the substrate 2.
[0024]
(6) In the electrical characteristic test process (step S6), after bonding with the wire 3, resin sealing with the sealing material 4, and mounting of the ball terminal 5, the electrical power of a large number of chips 1 mounted on the substrate 2 is mounted. Perform physical property tests simultaneously. This electrical characteristic test includes aging, sorting tests, and the like.
[0025]
In aging, for example, a temperature and voltage stress exceeding the rating are applied to screen a chip that may be defective in the future. In the sorting test, for example, for a memory chip, a memory function is tested by using a predetermined test pattern by a write and read operation, and a function test for confirming whether or not it operates according to the predetermined function, and input / output A DC test such as an open / short inspection between pads, a leakage current inspection, and a power supply current measurement, and an AC test for testing memory control AC timing are performed. In addition, for microcomputer / logic chips, a logic test is performed using a predetermined test pattern, and a function test for confirming whether or not the circuit operates according to a predetermined function, and open / short between input / output pads. A DC test such as an inspection, a leakage current inspection, and a power supply current measurement, and an AC test for testing an AC timing of logic control are performed.
[0026]
(7) In the cutting step (step S7), after the electrical characteristic test, a large number of chips 1 mounted on the substrate 2 are cut into individual pieces for each chip.
[0027]
(8) In the shipping process (step S8), after cutting into individual pieces for each chip, the non-defective product / defective product is classified based on the result of the electrical characteristic test, and the good product is shipped as an IC product. Thereby, it can ship as semiconductor devices, such as a memory and microcomputer logic. The structure of this semiconductor device will be described later.
[0028]
Next, referring to FIGS. 2 and 3, an example of a measurement method in the electrical characteristic test process in the method of manufacturing a semiconductor device of the present embodiment will be described. FIG. 2 shows input / output signals for the substrate (showing no sealing material), and FIG. 3 shows input / output signals for each chip. Here, memory chips are taken as an example, and 30 chips are tested collectively. Will be explained.
[0029]
As shown in FIG. 2, the signal wiring of the input driver line 11 connected to each electrode of each chip 1 and the input / output comparator line 12 is routed on the substrate 2 in order to perform an electrical characteristic test. These signal wirings are connected to the respective external terminals of the edge connector 13 for connection to the outside. Although not shown, the substrate 2 is provided with signal wirings connected to the electrodes of each chip 1 and external terminals of the edge connector 13 connected to the signal wirings in order to perform a plating process or the like. These signal wirings and external terminals are arbitrarily short-circuited.
[0030]
As shown in FIG. 3, in detail, the address signals A0 to A15, the clock signal CLK, and the bank select signals B0 to B4 for the address terminals A0 to A15, the clock terminal CLK, and the chip select terminal CS of each chip 1, respectively. Is input / output data I / O0 to I / O95 can be input / output from the input / output terminals I / O0 to I / O15, respectively.
[0031]
In the electrical characteristic test, in synchronization with the clock signal CLK, a bank in each chip 1 is selected by the bank select signals B0 to B4, and an arbitrary memory cell is selected by the address signals A0 to A15. Then, the test data for the electrical characteristic test is written as input / output data I / O0 to I / O95 to the selected memory cell, and the written test data is input / output data I / O0 to I / O95. The read data is compared with the read data. If this comparison result matches, it can be selected as a non-defective product, and if it does not match, it can be selected as a defective product.
[0032]
As described above, signal wiring equivalent to that of an aging board is added to the substrate 2 in advance, and usually, the MAP substrate 2 is randomly connected with signal lines for each chip for purposes such as plating. Therefore, this connection is designed in advance, and necessary signals are connected to each other, and the edge connector 13 is formed on the outer peripheral portion of the substrate 2 as a terminal and connected thereto.
[0033]
On top of that, the terminals of the edge connector 13 are also connected for the purpose of plating or the like, and when the plating or the like is completed, the short connection of the terminals is cut. In this way, the substrate 2 completed by assembling the chip 1 is treated as if it were an aging board, and aging and sorting tests are performed. The result of this test is recorded separately, and when it is finally cut into individual pieces, the non-defective product / defective product is classified based on the recorded data. This method eliminates the need for an aging board, which has been necessary in the past, and eliminates a yield loss due to poor contact, which is a potential problem with sockets.
[0034]
Next, a configuration of an example of the semiconductor device of this embodiment will be described with reference to FIG. The semiconductor device of the present embodiment is completed as a product through the above manufacturing flow, and connects the chip 1, the substrate 2 on which the chip 2 is mounted, each electrode of the chip 1 and each pad on the substrate 2. The wire 3 to be formed, the sealing material 4 for sealing the electrically exposed portions of the chip 1 and the wire 3, the ball terminal 5 to be an external terminal, and the like.
[0035]
The chip 1 is made of, for example, a memory, microcomputer logic, or the like formed on a silicon substrate. An electrode such as gold is provided on the surface of the chip 1, and a predetermined integrated circuit such as a memory, microcomputer logic, or the like formed therein is formed. Electrically connected from each terminal to the electrode on the surface.
[0036]
The substrate 2 is made of, for example, a glass / epoxy substrate having a multilayer wiring layer structure, and a pad as an electrode terminal such as gold is provided on the front surface, and a land as an electrode terminal such as gold is provided on the back surface. In addition, it is electrically connected from the pad on the front surface to the land on the back surface through the through hole between each layer and the wiring pattern of each layer.
[0037]
The wire 3 is made of, for example, a metal wire such as gold, and the electrodes on the surface of the chip 1 and the pads on the surface of the substrate 2 are electrically connected by the wire 3.
[0038]
The sealing material 4 is made of, for example, an insulating resin material such as plastic, and the surface of the substrate 2 is sealed by the sealing material 4 so as to cover an electrically exposed portion such as a connection portion between the chip 1 and the wire 3. Is done.
[0039]
The ball terminal 5 is made of, for example, a ball of lead / tin or a conductive metal material not containing lead, and is bonded to each land on the back surface of the substrate 2 and arranged on the back surface of the substrate 2 in, for example, an array. ing.
[0040]
The semiconductor device configured as described above has an electrode on the surface of the chip 1, a wire 3, a pad on the surface of the substrate 2, a through hole between layers, and a wiring on each layer from each terminal of the integrated circuit of the chip 1. The pattern and the land on the back surface are electrically connected to the ball terminal 5 joined to the land of the substrate 2.
[0041]
Therefore, according to the present embodiment, in the manufacture of a semiconductor device by the MAP method, the substrate 2 on which the chip 1 is mounted is obtained by using the state before the substrate 2 on which the assembled chip 1 is mounted is cut into individual pieces. In addition, the aging board is connected as if it is mounted on the aging board, and the edge connector 13 is provided to provide the same function as the aging board. Can be made unnecessary. Therefore, investment in an aging board becomes unnecessary, and yield loss due to contact failure caused by a socket can be eliminated.
[0042]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0043]
For example, in the above embodiment, the connection between the chip and the substrate is performed by the wire bonding method, and the IC in which the ball terminal is mounted as the external terminal has been described as an example. However, the flip chip bonding method is used for the connection between the chip and the substrate. It can also be applied to an IC or the like on which a pin terminal is mounted as an external terminal.
[0044]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0045]
(1) Since the electrical characteristics test of a large number of chips is performed on the substrate and the chips are cut into individual pieces after the electrical characteristics test, the aging board can be made unnecessary. Investment in an aging board becomes unnecessary, and it is possible to eliminate yield loss due to contact failure caused by a socket.
[0046]
(2) According to the above (1), in the method for manufacturing a semiconductor device in the MAP method, an aging board is not required, so that the board investment in the manufacturing process can be suppressed and the yield can be improved.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram showing a measurement method (input / output signals to a substrate) in an electrical characteristic test process in the method for manufacturing a semiconductor device according to one embodiment of the present invention;
FIG. 3 is an explanatory diagram showing a measurement method (input / output signals for each chip) in an electrical characteristic test step in the method of manufacturing a semiconductor device according to one embodiment of the present invention;
FIG. 4 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a flowchart showing a main part of a method of manufacturing a semiconductor device as a premise of the present invention.
[Explanation of symbols]
1 Chip 2, 102 Substrate 3 Wire 4, 104 Sealing material 5 Ball terminal 11 Input driver line 12 Input / output comparator line 13 Edge connector 110 Aging board 111 Socket

Claims

A board multiple chips are mounted, and the electrode terminals corresponding to the respective electrodes formed on each chip to be mounted, the external commonly provided for each multiple of the chip relative to the number of chips Preparing a substrate including a terminal and a signal wiring for electrical characteristic testing connecting the electrode terminal and the external terminal ;
Connecting the electrodes formed on each chip and the electrode terminals formed on the substrate, and mounting the multiple chips on the substrate;
A step of resin-sealing the multiple chips mounted on the substrate;
A step of conducting an electrical characteristic test of the multiple chips mounted on the substrate via the external terminals in a state of being mounted on the substrate after the resin sealing;
Cutting the substrate after the electrical property test and cutting and separating the resin-encapsulated multiple chips into individual pieces, and cutting and separating the signal wiring for the electrical property test ; and
A step of classifying non-defective / defective products for each of the cut and separated chips based on the result of the electrical property test, and shipping the non-defective products as products;
A method for manufacturing a semiconductor device, comprising:

In the manufacturing method of the semiconductor device according to claim 1,
The substrate, prior to be connected to the electrode of the winding-up, plating further comprises a signal line for performing, before SL signal wiring or / and the external terminal for the plating process is optionally shorted A method for manufacturing a semiconductor device, wherein:

In the manufacturing method of the semiconductor device of Claim 1 or Claim 2,
The method of manufacturing a semiconductor device, wherein the electrical characteristic test is an aging or / and sorting test.

In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the electrical characteristic test is a simultaneous test of the plurality of chips mounted on the substrate.