JP3311867B2 - Ball grid array type semiconductor device and manufacturing method thereof - Google Patents

Ball grid array type semiconductor device and manufacturing method thereof

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、ボールグリッドアレイ
型半導体装置およびその製造方法、特に、キャッシュメ
モリ等高速メモリを構成するボールグリッドアレイ型半
導体装置(以下単にBGA型半導体装置と称する)、お
よびその半導体装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ball grid array type semiconductor device and a method of manufacturing the same, and more particularly, to a ball grid array type semiconductor device (hereinafter simply referred to as a BGA type semiconductor device) constituting a high-speed memory such as a cache memory. about the production how of the semiconductor device.

【0002】[0002]

【従来の技術】電子機器の高機能化に伴い、LSIパッ
ケージは、より多くの外部端子(多ピン化)を設けるこ
とが要求されてきている。この多ピン化に対処するた
め、多ピン化パッケージの主流であるQFP(Quad Fla
t Package )においては、その外部端子間隔を0.5m
m,0.4mm等と狭くすることで対応してきた。しか
し、端子間隔を狭くすることによって実装ハンダ付け技
術は非常に高度なものとなり、これに変わる多ピンパッ
ケージが模索されてきた。
2. Description of the Related Art As electronic devices have become more sophisticated, it has been demanded that LSI packages be provided with more external terminals (multiple pins). To cope with this increase in pins, QFP (Quad Flame)
t Package), the external terminal spacing is 0.5 m
m, 0.4 mm, etc. However, by reducing the terminal interval, the mounting soldering technology has become very advanced, and an alternative multi-pin package has been sought.

【0003】これに対し、最近注目されてきたのがプラ
スチックボールグリッドアレイ型半導体装置である。プ
ラスチックBGA型半導体装置は、図21に示すよう
に、主面1aおよび裏面1bに配線を有する配線基板
(以下単に配線基板)1と、この配線基板1の主面に搭
載された半導体チップ(半導体素子)2と、前記半導体
チップ2の表面に設けられた電極3と、配線基板1の主
面に設けられた配線4のボンディングパッド5とを接続
する金(Au)からなる導電性のワイヤ6と、前記配線
基板1の主面側にトランスファモールドによって形成さ
れかつ前記半導体チップ2や電気的接続部であるワイヤ
6等を封止する樹脂(レジン)からなる封止体(以下、
レジンパッケージまたは単にパッケージとも呼称する)
7と、前記配線基板1の裏面にアレイ状に配置された複
数の電極8上に設けられた突起電極9とからなってい
る。前記突起電極9は外部電極9bとなり、前記電極8
上に形成されたハンダバンプ9aによって形成されてい
る。
On the other hand, a plastic ball grid array type semiconductor device has recently attracted attention. As shown in FIG. 21, a plastic BGA type semiconductor device includes a wiring board (hereinafter simply referred to as a wiring board) 1 having wiring on a main surface 1a and a back surface 1b, and a semiconductor chip (semiconductor) mounted on the main surface of the wiring substrate 1. Element) 2, a conductive wire 6 made of gold (Au) for connecting the electrode 3 provided on the surface of the semiconductor chip 2 and the bonding pad 5 of the wiring 4 provided on the main surface of the wiring board 1. And a sealing body (hereinafter, referred to as a resin) formed on the main surface side of the wiring substrate 1 by transfer molding and sealing the semiconductor chip 2 and the wires 6 and the like as electrical connection portions.
(Also called resin package or simply package)
7 and projecting electrodes 9 provided on a plurality of electrodes 8 arranged in an array on the back surface of the wiring board 1. The protruding electrode 9 becomes an external electrode 9b, and the electrode 8
It is formed by the solder bump 9a formed thereon.

【0004】前記プラスチックBGA型半導体装置10
(以下、単にBGA型半導体装置とも称する)は、たと
えば図22に示すように、実装基板15の接続パッド1
6の上面に前記突起電極9を位置合わせして搭載し、突
起電極9(ハンダバンプ9a)をリフローすることによ
ってハンダを配線基板1上の接続パッド16上に濡れ広
がらせて、接続パッド16と突起電極9との接続を行な
うことによって実装される。
The plastic BGA type semiconductor device 10
(Hereinafter, also simply referred to as a BGA type semiconductor device), for example, as shown in FIG.
6, the bump electrodes 9 are positioned and mounted on the upper surface of the wiring board 6, and the bump electrodes 9 (solder bumps 9a) are reflowed so that the solder spreads over the connection pads 16 on the wiring board 1 so that the connection pads 16 It is implemented by making a connection with the electrode 9.

【0005】BGA型半導体装置およびその実装につい
ては、たとえば、日経BP社発行「日経エレクトロニク
ス」1994年2月14日号、P59〜P73や、日経BP社発行
「VLSIパッケージング技術(下)P174に記載されて
いる。前者の文献には、インサーキット・テストおよび
バーンイン試験について記載されている。インサーキッ
ト・テストについては、BGAを搭載する位置の裏面の
プリント基板にテスト専用のパッドを設けている旨記載
されている。また、前者の文献には、バーンインなどに
使用するテスト・ソケットが紹介されている。また、テ
スト・ソケットにおいては、ハンダ・ボール(ハンダバ
ンプ電極)の変形を防ぐこと、コンタクト時ハンダ・ボ
ールの表面の薄い酸化膜を破って電気的接続が取られる
工夫がなされていることが記載されている。
The BGA type semiconductor device and its mounting are described in, for example, “Nikkei Electronics”, February 14, 1994, pages 59 to 73, published by Nikkei BP, and “VLSI Packaging Technology (lower) P174” published by Nikkei BP. The former document describes an in-circuit test and a burn-in test, in which a dedicated pad is provided on a printed circuit board on the back surface at a position where a BGA is mounted. In addition, the former document introduces a test socket used for burn-in, etc. In the test socket, it is necessary to prevent deformation of solder balls (solder bump electrodes), Attempts have been made to break the thin oxide film on the surface of the solder ball and make electrical connections. There has been described.

【0006】一方、半導体装置(半導体デバイス)は、
その製品の信頼性を保証するためにも、各種の試験(測
定・検査等)を行って良品を選択している。このような
良品選択手法(スクリーニング)の一つとして、高温環
境下で半導体装置に電気ストレスを掛けて加速寿命試験
を行ういわゆるバーンイン試験がある。たとえば、工業
調査会発行「電子材料別冊号」1985年11月月20日発行、
P227〜P231には、バーンイン装置について記載されてい
る。
On the other hand, a semiconductor device (semiconductor device)
In order to guarantee the reliability of the product, non-defective products are selected through various tests (measurement, inspection, etc.). As one of such non-defective product selection methods (screening), there is a so-called burn-in test for performing an accelerated life test by applying an electric stress to a semiconductor device in a high-temperature environment. For example, Issued by the Industrial Research Institute, “Electronic Materials Separate Volume” issued on November 20, 1985,
P227 to P231 describe a burn-in device.

【0007】[0007]

【発明が解決しようとする課題】本出願人においても高
速メモリ、たとえば(SRAM:Static Random Access
Memory)を開発している。前記高速メモリは突起電極を
アレイ状に配置したボールグリッドアレイ型半導体装置
(以下、BGA型半導体装置とも称する)となってい
る。このBGA型半導体装置は、バーンイン試験後、最
終検査となる動作試験(機能試験)が行われる。しか
し、動作試験時、試験結果に不均一(バラツキ)が多く
出ることがある。この不均一の発生は本発明者の分析検
討により、前記バーンイン試験に起因するものであると
判明した。
The applicant of the present invention also has a high-speed memory such as (SRAM: Static Random Access).
Memory). The high-speed memory is a ball grid array type semiconductor device (hereinafter also referred to as a BGA type semiconductor device) in which projecting electrodes are arranged in an array. This BGA type semiconductor device is subjected to an operation test (functional test) as a final inspection after the burn-in test. However, at the time of the operation test, the test result may have many non-uniformities (variation). The occurrence of this non-uniformity has been found by the present inventors to be due to the burn-in test described above.

【0008】すなわち、バーンイン試験においては、動
作状態のBGA型半導体装置は、100〜150℃とも
なる高温のバーンイン室に100時間以上の間放置され
る(晒される)。また、バーンイン試験は大気雰囲気で
行われるため、大気中に含まれる酸素によって、ハンダ
(Pb-Sn) で形成される突起電極の表面には、図23に
示されるように、自然酸化膜よりも厚い酸化膜17が形
成されてしまう。
That is, in the burn-in test, the operating BGA type semiconductor device is left (exposed) in a high-temperature burn-in chamber at 100 to 150 ° C. for 100 hours or more. In addition, since the burn-in test is performed in the air atmosphere, the surface of the bump electrode formed of solder (Pb-Sn) is less than the natural oxide film due to oxygen contained in the air, as shown in FIG. A thick oxide film 17 is formed.

【0009】図23は、動作試験におけるソケットの測
定端子(ピン)18と、突起電極9(ハンダバンプ9
a,外部電極9b)との接触状態を示す図である。測定
端子18は、その先端が突起電極9の下面表面の酸化膜
17を突き破って電気的接触をとる構成となっている。
鉛−錫からなる突起電極9の表面には、自然状態でも自
然酸化膜が形成される。この自然酸化膜は、たとえば、
0.5μm程度と突起電極9形成直後の状態で極めて薄
い。しかし、バーンイン試験における高温雰囲気下に長
時間晒された突起電極9の場合は、表面の酸化が強制的
に進み、たとえば、10μm程度と前記自然酸化膜に比
較して厚くなり、測定端子18の先端が酸化膜17を突
き破ることが完全(または図示しないが一部)にできな
くなったり、電気的接触抵抗(コンタクト抵抗)が大き
くなる傾向にある。この結果、正確な動作試験ができな
くなる。
FIG. 23 shows measurement terminals (pins) 18 of a socket in an operation test and projection electrodes 9 (solder bumps 9).
(a) is a diagram showing a contact state with an external electrode (9b). The measurement terminal 18 has a configuration in which the tip of the measurement terminal 18 breaks through the oxide film 17 on the lower surface of the protruding electrode 9 to make electrical contact.
A natural oxide film is formed on the surface of the bump electrode 9 made of lead-tin even in a natural state. This natural oxide film is, for example,
It is about 0.5 μm, which is extremely thin immediately after the formation of the protruding electrodes 9. However, in the case of the protruding electrode 9 exposed to the high temperature atmosphere for a long time in the burn-in test, the oxidation of the surface is forcibly advanced, for example, about 10 μm, which is thicker than the natural oxide film. There is a tendency that the tip cannot completely (or partially, though not shown) break through the oxide film 17, and the electrical contact resistance (contact resistance) tends to increase. As a result, an accurate operation test cannot be performed.

【0010】また、BGA型半導体装置10は、ハンダ
バンプ9aを溶融し、実装基板15の接続パッド16上
にハンダを濡れ広がらせることにより実装するが、ハン
ダバンプ9aの表面に厚い酸化膜が存在すると、接続パ
ッド16上でのハンダの濡れ性が低下し、ハンダの接続
不良が発生したり、接続が不確実となり、実装の信頼性
が低下する。また、厚い酸化膜を除去するためにフラッ
クスを用いると、フラックス中の塩素により、半導体チ
ップ上のAl電極が腐食してしまうという問題もある。
The BGA type semiconductor device 10 is mounted by melting the solder bumps 9a and spreading the solder on the connection pads 16 of the mounting board 15. However, if a thick oxide film exists on the surface of the solder bumps 9a, The wettability of the solder on the connection pad 16 is reduced, so that poor connection of the solder occurs or the connection becomes uncertain, and the reliability of mounting is reduced. Further, when a flux is used to remove a thick oxide film, there is a problem that chlorine in the flux corrodes an Al electrode on a semiconductor chip.

【0011】また、バーンイン試験においては、前記文
献にも記載されているように、単体のBGA型半導体装
置がソケットにそれぞれ一個宛取り付けられるため、B
GA型半導体装置の着脱に多くの時間を費やしてしまい
作業性が低くなる。
Further, in the burn-in test, as described in the above-mentioned document, a single BGA type semiconductor device is attached to each socket one by one.
A lot of time is required for attaching and detaching the GA type semiconductor device, resulting in low workability.

【0012】なお、図23においては、配線基板1の裏
面1bに電極8が設けられるとともに,前記電極8は絶
縁体、たとえばソルダーレジスト膜19で被われてい
る。前記ソルダーレジスト膜19は部分的に除去され、
露出した電極8の表面には突起電極9(ハンダバンプ9
a,外部電極9bとも称する)が設けられている。
In FIG. 23, an electrode 8 is provided on the back surface 1b of the wiring board 1, and the electrode 8 is covered with an insulator, for example, a solder resist film 19. The solder resist film 19 is partially removed,
A protruding electrode 9 (solder bump 9) is provided on the exposed surface of the electrode 8.
a, also referred to as an external electrode 9b).

【0013】一方、前記文献にも記載されているよう
に、ハンダ付けを行う場合、ハンダの酸化を防止するた
めに、ハンダ付けを窒素雰囲気で行っている。そこで、
本発明者は、突起電極をバーンイン試験後に配線基板に
取り付けることにすれば、突起電極は酸化性高温雰囲気
に晒されることなく形成できることに気が付き本発明を
なした。また、酸化膜の膜厚は、時間よりも温度に大き
く依存するため、突起電極を高温雰囲気に晒さなけれ
ば、厚い酸化膜の形成を防止できることに着目し、本発
明に至った。
On the other hand, as described in the above literature, when soldering is performed, soldering is performed in a nitrogen atmosphere in order to prevent oxidation of the solder. Therefore,
The inventor of the present invention has realized that if the protruding electrode is attached to the wiring board after the burn-in test, the protruding electrode can be formed without being exposed to an oxidizing high-temperature atmosphere. In addition, the inventors have focused on the fact that the thickness of the oxide film depends more on the temperature than on the time, so that the formation of a thick oxide film can be prevented unless the protruding electrode is exposed to a high-temperature atmosphere.

【0014】本発明の目的は、表面酸化膜が薄い突起電
極を有するボールグリッドアレイ型半導体装置、すなわ
ちバーンイン試験に起因する酸化膜を有しないボールグ
リッドアレイ型半導体装置およびその製造方法を提供す
ることにある。
An object of the present invention is to provide a ball grid array type semiconductor device having a bump electrode having a thin surface oxide film, that is, a ball grid array type semiconductor device having no oxide film due to a burn-in test and a method of manufacturing the same. It is in.

【0015】本発明の他の目的は、正確な動作試験(機
能試験)を行うことができるボールグリッドアレイ型半
導体装置およびその製造方法を提供することにある。
Another object of the present invention is to provide a ball grid array type semiconductor device capable of performing an accurate operation test (functional test) and a method of manufacturing the same.

【0016】本発明の他の目的は、実装性能の良好なボ
ールグリッドアレイ型半導体装置およびその製造方法を
提供することにある。
Another object of the present invention is to provide a ball grid array type semiconductor device having good mounting performance and a method of manufacturing the same.

【0017】本発明の他の目的は、配線基板側面におけ
るショート不良防止が達成できるボールグリッドアレイ
型半導体装置およびその製造方法を提供することにあ
る。
Another object of the present invention is to provide a ball grid array type semiconductor device capable of preventing short circuit failure on the side surface of a wiring board and a method of manufacturing the same.

【0018】本発明の他の目的は、バーンイン試験を効
率的に行える配線基板を提供することにある。
Another object of the present invention is to provide a wiring board capable of performing a burn-in test efficiently.

【0019】本発明の他の目的は、バーンイン試験装置
の小型化が図れる配線基板を提供することにある。
Another object of the present invention is to provide a wiring board capable of reducing the size of a burn-in test apparatus.

【0020】本発明の他の目的は、作業効率が良くかつ
処理能力が高い小型のバーンイン試験装置を提供するこ
とにある。
Another object of the present invention is to provide a small-sized burn-in test apparatus having high working efficiency and high processing capacity.

【0021】本発明の他の目的は、ボールグリッドアレ
イ型半導体装置を実装してなる電子装置におけるボール
グリッドアレイ型半導体装置の実装の信頼性の向上を図
ることにある。
Another object of the present invention is to improve the reliability of mounting a ball grid array type semiconductor device in an electronic device mounting the ball grid array type semiconductor device.

【0022】本発明の他の目的は、複数のボールグリッ
ドアレイ型半導体装置を実装してなる電子装置の小型化
を図ることにある。
Another object of the present invention is to reduce the size of an electronic device having a plurality of ball grid array type semiconductor devices mounted thereon.

【0023】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0024】[0024]

【課題を解決するための手段】本願において開示される
本発明のうち代表的なものの概要を簡単に説明すれば、
下記の通りである。すなわち、本発明のボールグリッド
アレイ型半導体装置は、配線基板と、前記配線基板に固
定された半導体チップと、前記半導体チップの電極と前
記配線基板の配線とを電気的に接続する接続手段と、前
記半導体チップおよび前記接続手段を覆う樹脂からなる
封止体と、前記配線基板に複数設けられた突起電極とを
有する半導体装置であって、前記突起電極の表面の酸化
膜の厚さはバーンイン試験時の高温雰囲気に晒されて形
成される酸化膜を含まずさらに自然酸化膜の厚さ以下で
ある。
The outline of a typical one of the present inventions disclosed in the present application is briefly described as follows.
It is as follows. That is, the ball grid array type semiconductor device of the present invention is a wiring substrate, a semiconductor chip fixed to the wiring substrate, a connecting means for electrically connecting the electrode of the semiconductor chip and the wiring of the wiring substrate, A semiconductor device comprising: a sealing body made of a resin covering the semiconductor chip and the connection means; and a plurality of protruding electrodes provided on the wiring substrate, wherein a thickness of an oxide film on a surface of the protruding electrode is a burn-in test. Exposure to high temperature atmosphere at the time
The thickness does not include the oxide film to be formed and is equal to or less than the thickness of the natural oxide film.

【0025】本発明のボールグリッドアレイ型半導体装
置の製造方法は、配線基板に半導体チップを取り付ける
工程と、前記配線基板の配線と前記半導体チップの電極
の電気的接続をとる工程と、前記半導体チップや前記電
気的な接続手段を封止体で覆う工程と、前記半導体チッ
プに電気的ストレスを掛けて加速寿命試験(バーンイン
試験)する工程と、前記試験(バーンイン試験)工程
後、非酸化性雰囲気で前記配線基板に突起電極を設ける
工程とを有する。
According to the method of manufacturing a ball grid array type semiconductor device of the present invention, a step of attaching a semiconductor chip to a wiring board, a step of electrically connecting wiring of the wiring board to electrodes of the semiconductor chip, Covering the electrical connection means with a sealing body, applying an electrical stress to the semiconductor chip, performing an accelerated life test (burn-in test), and, after the test (burn-in test), performing a non-oxidizing atmosphere. in a step of providing a protruding electrode on the wiring board.

【0026】本発明のボールグリッドアレイ型半導体装
置の製造方法に使用する配線基板は、ボールグリッドア
レイ型半導体装置形成領域と切断除去される除去領域と
からなるとともに、前記除去領域の一周縁すなわち配線
基板の一周縁(一辺)にはバーンイン試験用端子が設け
られ、かつ前記一部のバーンイン試験用端子は前記除去
領域内で他のバーンイン試験用端子から延在する配線に
接続されている。これによって、バーンイン試験用端子
の数を減じることができ、バーンイン試験用端子列の長
さが短くなる。また、前記配線基板には複数のボールグ
リッドアレイ型半導体装置形成領域が設けられ各ボール
グリッドアレイ型半導体装置形成領域の配線の一部は他
のボールグリッドアレイ型半導体装置形成領域の配線と
前記除去領域で接続される多連構造となっている。
A wiring substrate used in the method of manufacturing a ball grid array type semiconductor device according to the present invention comprises a ball grid array type semiconductor device forming region and a removed region to be cut and removed. A burn-in test terminal is provided on one edge (one side) of the substrate, and the part of the burn-in test terminal is connected to a wiring extending from another burn-in test terminal in the removal area. As a result, the number of burn-in test terminals can be reduced, and the length of the burn-in test terminal row is reduced. Further, a plurality of ball grid array type semiconductor device forming regions are provided on the wiring substrate, and a part of the wiring of each ball grid array type semiconductor device forming region is partially removed from the wiring of another ball grid array type semiconductor device forming region. It has a multiple structure connected by areas.

【0027】本発明のボールグリッドアレイ型半導体装
置の製造方法に使用されるバーンイン試験装置は、主面
および裏面に配線を有する配線基板と、前記配線基板の
主面に固定された半導体チップと、前記半導体チップの
電極と前記配線基板の配線とを電気的に接続する接続手
段と、前記配線基板の主面側に張り付くように設けられ
かつ前記半導体チップおよび前記接続手段を覆う樹脂か
らなる封止体と、前記配線基板の裏面に複数設けられた
突起電極とを有し、前記突起電極の表面がバーンイン試
験時の高温雰囲気に晒されて形成される酸化膜を含まな
いことを特徴とするボールグリッドアレイ型半導体装置
の製造に使用されるバーンイン試験装置であって、前記
バーンイン試験装置はバーンインボードと、前記配線基
板の挿脱が自在となるとともに前記バーンインボードに
固定されるコネクターとを有するバーンイン室を有して
いる。本発明のバーンイン試験装置のコネクターには、
ボールグリッドアレイ型半導体装置形成領域と切断除去
される除去領域とを有し、前記除去領域の一周縁にバー
ンイン試験用端子が設けられ、かつ前記一部のバーンイ
ン試験用端子は前記除去領域内で他のバーンイン試験用
端子から延在する配線に接続されている構造となる配線
基板が挿脱される。
A burn-in test apparatus used in the method of manufacturing a ball grid array type semiconductor device according to the present invention comprises: a wiring board having wiring on a main surface and a back surface; a semiconductor chip fixed to the main surface of the wiring substrate; Connecting means for electrically connecting the electrodes of the semiconductor chip to the wiring of the wiring board; and sealing formed of a resin provided so as to be attached to the main surface side of the wiring board and covering the semiconductor chip and the connecting means. A ball having a body and a plurality of protruding electrodes provided on the back surface of the wiring substrate, wherein the surface of the protruding electrode does not include an oxide film formed by being exposed to a high-temperature atmosphere during a burn-in test. A burn-in test device used for manufacturing a grid array type semiconductor device, wherein the burn-in test device allows a burn-in board and the wiring board to be freely inserted and removed. Rutotomoni said has a burn chamber and a connector fixed to the burn-in board. In the connector of the burn-in test device of the present invention,
It has a ball grid array type semiconductor device formation region and a removed region to be cut and removed, a burn-in test terminal is provided on one peripheral edge of the removed region, and the burn-in test terminal is partially provided in the removed region. A wiring board having a structure connected to wiring extending from another burn-in test terminal is inserted and removed.

【0028】本発明のボールグリッドアレイ型半導体装
置を組み込んだ電子装置は、主面および裏面に配線を有
する配線基板と、前記配線基板の主面に固定された半導
体チップと、前記半導体チップの電極と前記配線基板の
配線とを電気的に接続する接続手段と、前記配線基板の
主面側に張り付くように設けられかつ前記半導体チップ
および前記接続手段を覆う樹脂からなる封止体と、前記
配線基板の裏面に複数設けられた突起電極とを有する複
数のボールグリッドアレイ型半導体装置を前記突起電極
を介して実装基板に実装してなる電子装置であって、前
記突起電極の表面がバーンイン試験時の高温雰囲気に晒
されて形成される酸化膜を含まないものとなっていると
ともに、前記配線基板の側面は絶縁膜で覆われかつ一部
のボールグリッドアレイ型半導体装置は隣接するボール
グリッドアレイ型半導体装置の配線基板と接触している
構造となっている。
An electronic device incorporating the ball grid array type semiconductor device of the present invention includes a wiring board having wiring on a main surface and a back surface, a semiconductor chip fixed to the main surface of the wiring substrate, and an electrode of the semiconductor chip. Connecting means for electrically connecting the wiring board and the wiring of the wiring board; a sealing member provided to be attached to the main surface side of the wiring board and made of a resin covering the semiconductor chip and the connecting means; An electronic device in which a plurality of ball grid array type semiconductor devices each having a plurality of protruding electrodes provided on the back surface of a substrate are mounted on a mounting substrate via the protruding electrodes, and the surface of the protruding electrodes is used during a burn-in test. The wiring board does not include an oxide film formed by being exposed to a high-temperature atmosphere, and the side surfaces of the wiring board are covered with an insulating film and some ball grids are formed. Ray type semiconductor device has a structure in contact with the wiring board of the adjacent ball grid array type semiconductor device.

【0029】[0029]

【作用】上記した手段によれば、本発明のボールグリッ
ドアレイ型半導体装置は、バーンイン試験後に突起電極
を形成することから、形成された突起電極の表面には、
薄い自然酸化膜が後に発生しても、バーンイン試験に起
因する厚い酸化膜は存在しないことになる。すなわち、
突起電極の表面の酸化膜の厚さは薄い自然酸化膜の厚さ
以下になる。
According to the above-described means, the ball grid array type semiconductor device of the present invention forms the protruding electrodes after the burn-in test.
Even if a thin native oxide film is generated later, there will be no thick oxide film due to the burn-in test. That is,
The thickness of the oxide film on the surface of the bump electrode is small.
It becomes below.

【0030】本発明のボールグリッドアレイ型半導体装
置は、バーンイン試験後に非酸化性雰囲気下で突起電極
を形成することから、形成された突起電極の表面には、
薄い自然酸化膜は後に発生しても、バーンイン試験およ
び突起電極形成に起因する厚い酸化膜は存在しないこと
になる。
In the ball grid array type semiconductor device of the present invention, the protruding electrodes are formed in a non-oxidizing atmosphere after the burn-in test.
Even if a thin native oxide film is generated later, there is no thick oxide film due to the burn-in test and the formation of the bump electrode.

【0031】本発明のボールグリッドアレイ型半導体装
置は、突起電極の表面にはあっても薄い自然酸化膜しか
存在しなくなることから、動作試験の際、動作試験の測
定端子と突起電極とが直接接触するようになり、接触抵
抗が小さくなって、動作試験特性が安定する。
In the ball grid array type semiconductor device of the present invention, since only a thin natural oxide film exists on the surface of the bump electrode, the measurement terminal of the motion test and the bump electrode are directly connected during the operation test. As a result, the contact resistance is reduced and the operation test characteristics are stabilized.

【0032】本発明のボールグリッドアレイ型半導体装
置は、突起電極の表面にはあっても薄い自然酸化膜しか
存在しなくなることから、実装時のハンダ濡れ性が向上
し、実装の信頼性が高くなる。
In the ball grid array type semiconductor device of the present invention, since only a thin native oxide film exists on the surface of the bump electrode, the solder wettability at the time of mounting is improved, and the reliability of mounting is high. Become.

【0033】本発明のボールグリッドアレイ型半導体装
置においては、配線基板の側面は絶縁膜で覆われている
ことから、配線基板の側面に導電性の異物が付着しても
配線基板の各配線間のショートが発生しなくなる。
In the ball grid array type semiconductor device of the present invention, since the side surface of the wiring substrate is covered with the insulating film, even if conductive foreign matter adheres to the side surface of the wiring substrate, the wiring between the wirings of the wiring substrate is not removed. No short circuit occurs.

【0034】本発明のボールグリッドアレイ型半導体装
置においては、配線基板の側面は絶縁膜で覆われている
ことから、実装するボールグリッドアレイ型半導体装置
を隣り合わせて接触配置実装することも可能となり、実
装面積の縮小化(狭小化)が可能なボールグリッドアレ
イ型半導体装置となる。
In the ball grid array type semiconductor device of the present invention, since the side surface of the wiring board is covered with the insulating film, the ball grid array type semiconductor device to be mounted can be contacted and mounted side by side. A ball grid array type semiconductor device capable of reducing (smaller) a mounting area is obtained.

【0035】本発明のボールグリッドアレイ型半導体装
置の製造方法においては、配線基板の主面に封止体を張
り付け形成した後、配線基板をバーンイン試験し、その
後前記配線基板の裏面に突起電極を非酸化性雰囲気下で
設けることから、ハンダで形成される突起電極の表面に
は酸化膜が形成されなくなる。
In the method of manufacturing a ball grid array type semiconductor device according to the present invention, a sealing body is adhered to the main surface of the wiring substrate, and then the wiring substrate is subjected to a burn-in test. Since it is provided in a non-oxidizing atmosphere, no oxide film is formed on the surface of the bump electrode formed of solder.

【0036】本発明のボールグリッドアレイ型半導体装
置の製造方法においては、配線基板の一周縁部分にバー
ンイン試験用端子を配置した構造の配線基板を使用する
ことから、バーンイン試験用端子のコネクターへの配線
基板の挿脱が確実容易となり、バーンイン試験作業の効
率化が達成できる。
In the method of manufacturing a ball grid array type semiconductor device according to the present invention, a wiring board having a structure in which burn-in test terminals are arranged on one peripheral portion of the wiring board is used. Insertion and removal of the wiring board can be easily and reliably performed, and the burn-in test operation can be performed more efficiently.

【0037】本発明のボールグリッドアレイ型半導体装
置の製造方法においては、配線基板は複数のボールグリ
ッドアレイ型半導体装置が一度に同時に製造できる多連
構造の配線基板を使用しているため、生産性が向上す
る。
In the method of manufacturing a ball grid array type semiconductor device according to the present invention, since the wiring substrate uses a multi-layered wiring substrate in which a plurality of ball grid array type semiconductor devices can be manufactured at one time, the productivity is increased. Is improved.

【0038】本発明のボールグリッドアレイ型半導体装
置の製造方法においては、配線基板の除去領域を切断除
去した後、配線基板の側面を絶縁膜で被覆することか
ら、その後の工程で異物が付着しても配線基板の各配線
間(含積層方向の配線)のショートが防止でき、製造歩
留りが向上する。
In the method of manufacturing a ball grid array type semiconductor device according to the present invention, after the removal region of the wiring substrate is cut and removed, the side surface of the wiring substrate is covered with the insulating film, so that foreign matter adheres in the subsequent process. However, short-circuiting between the wirings of the wiring board (wiring in the lamination direction) can be prevented, and the manufacturing yield can be improved.

【0039】本発明のボールグリッドアレイ型半導体装
置の製造方法においては、配線基板はボールグリッドア
レイ型半導体装置形成領域と除去領域とからなる配線基
板を使用しかつ電源線のような共通の配線は除去領域で
相互に繋がる構造となっているため、バーンイン試験用
端子数の低減が可能となる。
In the method of manufacturing a ball grid array type semiconductor device according to the present invention, a wiring board comprising a ball grid array type semiconductor device forming region and a removed region is used as a wiring substrate, and a common wiring such as a power supply line is used. Since the structure is interconnected in the removal area, the number of burn-in test terminals can be reduced.

【0040】本発明による配線基板は、ボールグリッド
アレイ型半導体装置形成領域と除去領域とからなるとと
もに、前記除去領域の一周縁、すなわち配線基板の一周
縁にバーンイン試験用端子が並んで設けられているとと
もに、除去領域では一部の配線(電源線等のような共通
化が可能な配線)同士は接続され、バーンイン試験用端
子数が少なくなるようになっていることから、バーンイ
ン試験用端子列の長さを短くでき、配線基板の幅を短小
化できる。配線基板の短小化はバーンイン試験装置のコ
ネクターの短小化を図ることに繋がる。
The wiring substrate according to the present invention comprises a ball grid array type semiconductor device forming region and a removed region, and burn-in test terminals are provided side by side on one periphery of the removed region, ie, one periphery of the wiring substrate. In addition, in the removal area, some wirings (wirings that can be shared such as power supply lines) are connected to each other and the number of burn-in test terminals is reduced, so that the burn-in test terminal row And the width of the wiring board can be reduced. Shorter wiring boards lead to shorter connectors for burn-in test equipment.

【0041】本発明による配線基板においては、ボール
グリッドアレイ型半導体装置形成領域と除去領域とから
なるとともに、前記ボールグリッドアレイ型半導体装置
形成領域は複数設けられる多連構造となっているため、
バーンイン試験の処理数の増大が図れ、バーンイン試験
能率の向上が図れる。また、各ボールグリッドアレイ型
半導体装置形成領域から延在する共用化が可能な配線の
先端は、バーンイン試験用端子数を少なくするように除
去領域でバーンイン試験用端子に連なる配線に接続され
ていることから、多連構造の配線基板の長さも短小化で
きることになる。
In the wiring board according to the present invention, since a ball grid array type semiconductor device forming region and a removed region are provided, and the ball grid array type semiconductor device forming region is provided in a multiple structure, a plurality of regions are provided.
The number of burn-in test processes can be increased, and the burn-in test efficiency can be improved. Further, the tips of the wires that can be shared and extend from the respective ball grid array type semiconductor device formation regions are connected to the wires connected to the burn-in test terminals in the removal region so as to reduce the number of burn-in test terminals. Therefore, the length of the wiring board having the multiple structure can be reduced.

【0042】本発明のボールグリッドアレイ型半導体装
置の製造方法に使用されるバーンイン試験装置において
は、コネクターに板状の配線基板の一周縁を装着するだ
けで複数のボールグリッドアレイ型半導体装置を取り付
けたと同じことになり、バーンイン試験作業の作業性向
上が図れる。
In the burn-in test apparatus used in the method of manufacturing a ball grid array type semiconductor device according to the present invention, a plurality of ball grid array type semiconductor devices are mounted simply by mounting one edge of a plate-shaped wiring board on a connector. As a result, the workability of the burn-in test operation can be improved.

【0043】本発明のボールグリッドアレイ型半導体装
置を組み込んだ電子装置においては、ボールグリッドア
レイ型半導体装置はバーンイン試験による酸化膜がない
外部電極を介して実装基板に実装されていることから、
実装基板の配線と外部電極を構成するハンダの濡れ性が
良くなり実装の信頼性が向上する。
In the electronic device incorporating the ball grid array type semiconductor device of the present invention, the ball grid array type semiconductor device is mounted on the mounting substrate via an external electrode having no oxide film by a burn-in test.
The wettability of the solder constituting the wiring of the mounting board and the external electrodes is improved, and the reliability of mounting is improved.

【0044】また、本発明の電子装置においては、配線
基板の側面に絶縁膜が設けられた状態でボールグリッド
アレイ型半導体装置が実装基板に実装されているため、
配線基板の側面に異物が付着しても、配線基板における
配線間のショートが起きない。
Further, in the electronic device of the present invention, since the ball grid array type semiconductor device is mounted on the mounting substrate with the insulating film provided on the side surface of the wiring substrate,
Even if foreign matter adheres to the side surface of the wiring board, a short circuit between the wirings on the wiring board does not occur.

【0045】また、本発明の電子装置は、実装基板に実
装されるボールグリッドアレイ型半導体装置の配線基板
の側面は絶縁膜で被われていることから、複数のボール
グリッドアレイ型半導体装置を近接配置実装する場合、
隣り合うボールグリッドアレイ型半導体装置を接触配置
実装することが可能となり、実装面積の狭小化あるいは
実装基板の小型化、すなわち電子装置の小型化が可能と
なる。
Further, in the electronic device of the present invention, since the side surface of the wiring substrate of the ball grid array type semiconductor device mounted on the mounting substrate is covered with the insulating film, a plurality of ball grid array type semiconductor devices can be placed in close proximity. For deployment implementation,
Adjacent ball grid array type semiconductor devices can be placed in contact arrangement and mounted, and the mounting area can be reduced or the mounting substrate can be reduced, that is, the electronic device can be reduced in size.

【0046】[0046]

【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図1は本発明の一実施例によるBGA型半
導体装置の製造方法による各製造工程を示すフローチャ
ート、図2は本実施例のBGA型半導体装置を示す一部
を断面とした正面図である。図3乃至図17は動作試験
(機能試験)をも含めたBGA型半導体装置の各製造工
程に係わる図であり、図3乃至図9はバーンイン試験前
の各製造工程に係わる図である。本発明では、図15に
示されるようにバーンイン試験後に外部電極、すなわち
突起電極が形成される。また、図18乃至図20はいず
れも本発明の電子装置の一部を示すものであり、図18
は本発明のBGA型半導体装置を実装基板に実装した状
態を示す断面図、図20は本発明のBGA型半導体装置
を相互に接触するように複数近接実装した状態を示す模
式的断面図である。
An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a flowchart showing each manufacturing process according to a method for manufacturing a BGA type semiconductor device according to an embodiment of the present invention, and FIG. 2 is a front view showing a part of the BGA type semiconductor device of the present embodiment in section. 3 to 17 are diagrams relating to each manufacturing process of the BGA type semiconductor device including an operation test (functional test), and FIGS. 3 to 9 are diagrams relating to each manufacturing process before the burn-in test. In the present invention, as shown in FIG. 15, an external electrode, that is, a protruding electrode is formed after the burn-in test. FIGS. 18 to 20 each show a part of the electronic device of the present invention.
Is a cross-sectional view showing a state in which the BGA type semiconductor device of the present invention is mounted on a mounting board, and FIG. 20 is a schematic cross-sectional view showing a state in which a plurality of BGA type semiconductor devices of the present invention are mounted close to each other so as to contact each other. .

【0047】本実施例では、キャシュメモリ用の1Mビ
ット(32Kビット×36)SRAM(Static Random
Access Memory)からなる高速メモリに本発明を適用した
例について説明する。この高速メモリ、すなわち、ボー
ルグリッドアレイ型半導体装置(BGA型半導体装置)
は、配線基板の主面側に樹脂(レジン)からなる封止体
を張り付けるように設けているとともに、裏面側にアレ
イ状に突起電極を形成した構造となっている。また、こ
れは特に限定されるものではないが、ボールグリッドア
レイを形成する突起電極9は、たとえば、7行17列と
なり、合計で119端子となっている。端子の内訳は、
信号(I/O)が36端子,クロックが4端子,アドレ
スが14端子,電源が15端子,グランド(GND)が
15端子,その他35端子となっている。また、突起電
極9のピッチは1.27mmとなっている。
In this embodiment, a 1 Mbit (32 Kbit × 36) SRAM (Static Random Access Memory) for a cache memory is used.
An example in which the present invention is applied to a high-speed memory including an access memory (Access Memory) will be described. This high-speed memory, that is, a ball grid array type semiconductor device (BGA type semiconductor device)
Has a structure in which a sealing body made of a resin (resin) is attached to the main surface side of the wiring substrate, and projecting electrodes are formed in an array on the back surface side. In addition, although this is not particularly limited, the protruding electrodes 9 forming the ball grid array have, for example, 7 rows and 17 columns, and have a total of 119 terminals. The breakdown of the terminals
The signal (I / O) has 36 terminals, the clock has 4 terminals, the address has 14 terminals, the power supply has 15 terminals, the ground (GND) has 15 terminals, and the other 35 terminals. The pitch of the protruding electrodes 9 is 1.27 mm.

【0048】本発明のBGA半導体装置(プラスチック
BGA半導体装置)10は、図2に示すような構造とな
るとともに、図1に示すフローチャートによる各工程を
経て製造される。すなわち、BGA型半導体装置10
は、配線基板用意,半導体チップ固定,電気的接続〔ワ
イヤボンディング〕,封止,バーンイン試験,非酸化性
雰囲気下での突起電極〔ハンダバンプ〕形成,配線基板
個片化,配線基板側面絶縁化,最終検査〔動作試験〕,
製品完成〔BGA型半導体装置〕の各工程を経て製造さ
れる。このフローチャートでも明らかなように、本発明
は、バーンイン試験後に突起電極を形成することによ
り、バーンイン試験時の高温雰囲気によって突起電極の
表面を酸化させる現象を回避させ、突起電極の表面に自
然酸化膜よりも厚い酸化膜が形成されないようにするこ
とが、大きな特徴である。
The BGA semiconductor device (plastic BGA semiconductor device) 10 of the present invention has a structure as shown in FIG. 2 and is manufactured through the steps shown in the flowchart of FIG. That is, the BGA type semiconductor device 10
Preparation of wiring board, fixing of semiconductor chip, electrical connection [wire bonding], sealing, burn-in test, formation of protruding electrode [solder bump] in non-oxidizing atmosphere, singulation of wiring board, insulation of wiring board side, Final inspection (operation test),
It is manufactured through each process of product completion [BGA type semiconductor device]. As is clear from this flowchart, the present invention avoids the phenomenon of oxidizing the surface of the projecting electrode due to the high temperature atmosphere during the burn-in test by forming the projecting electrode after the burn-in test. A major feature is to prevent the formation of a thicker oxide film.

【0049】BGA型半導体装置10は、外観的には、
矩形板からなる配線基板1と、前記配線基板1の主面1
a側に設けられた樹脂(レジン)で形成される封止体
(パッケージ)7と、前記配線基板1の裏面1b側にア
レイ状に配列された突起電極9と、前記配線基板1の側
面を被う絶縁膜12となっている。本発明においては、
前記配線基板1の側面を絶縁膜12で被うことも、異物
付着による配線基板側面でのショート防止対策の一つで
ある。
The appearance of the BGA type semiconductor device 10 is as follows.
A wiring board 1 made of a rectangular plate, and a main surface 1 of the wiring board 1
The sealing body (package) 7 formed of a resin (resin) provided on the side a, the projecting electrodes 9 arranged in an array on the back surface 1b side of the wiring board 1, and the side surface of the wiring board 1 The insulating film 12 is covered. In the present invention,
Covering the side surface of the wiring board 1 with the insulating film 12 is also one of the measures for preventing a short circuit on the side surface of the wiring board due to adhesion of foreign matter.

【0050】前記配線基板1は、図2および図6に示す
ように、ガラスエポキシ系樹脂からなる絶縁体14間の
主面1aおよび裏面1b並びに中間層部分にも配線4が
存在する4層構造の配線基板であり、特に限定はされな
いが、NEMA規格のFR−4に相当するものである。
また、配線基板1の主面1aおよび裏面1bはソルダー
レジスト膜19で部分的に被われている。前記各配線4
は銅箔を所望パターンに形成することによって形成さ
れ、たとえば10μm程度の厚さとなっている。前記配
線基板1の寸法は、これも特に限定はされないが、たと
えば、縦14mm,横22mm,厚さ0.6mmとなっ
ている。前記ソルダーレジスト膜19から露出する部分
において、主面1a側ではボンディングパッド5やチッ
プ固定部26を構成し、裏面1b側では突起電極9(組
成上ハンダバンプ9a,機能上外部電極9bとも称す
る)を形成するための台座となる電極8となっている。
また、上下の配線4は、図2に示すように、スルーホー
ルに埋め込まれた導体13によって、それぞれ所定部分
が電気的に接続されている。配線4は配線基板1の主面
1aおよび裏面1bが信号配線となり、上から2層目が
グランド配線、上から3層目が電源線となっている。
As shown in FIGS. 2 and 6, the wiring board 1 has a four-layer structure in which wirings 4 also exist in the main surface 1a and the back surface 1b between insulators 14 made of glass epoxy resin and in the intermediate layer. Although it is not particularly limited, it is equivalent to FR-4 of NEMA standard.
The main surface 1 a and the back surface 1 b of the wiring board 1 are partially covered with the solder resist film 19. Each wiring 4
Is formed by forming a copper foil in a desired pattern, and has a thickness of, for example, about 10 μm. The dimensions of the wiring board 1 are not particularly limited, but are, for example, 14 mm in length, 22 mm in width, and 0.6 mm in thickness. In a portion exposed from the solder resist film 19, the bonding pad 5 and the chip fixing portion 26 are formed on the main surface 1a side, and the bump electrodes 9 (also referred to as solder bumps 9a in composition and external electrodes 9b in function) are formed on the back surface 1b side. The electrode 8 serves as a pedestal for forming.
As shown in FIG. 2, predetermined portions of the upper and lower wirings 4 are electrically connected to each other by conductors 13 embedded in through holes. In the wiring 4, the main surface 1a and the back surface 1b of the wiring board 1 serve as signal wiring, the second layer from the top serves as a ground wiring, and the third layer from the top serves as a power supply line.

【0051】配線基板1の主面1aの中央部分のチップ
固定部26上には、Agペースト等の接着剤25を介し
て半導体チップ2が固定されている。前記半導体チップ
2の電極3と、配線4の先端部分であるボンディングパ
ッド5とは、電気的接続手段6で接続されている。本実
施例の場合は、金からなる導電性のワイヤ6で接続され
ている。
The semiconductor chip 2 is fixed on the chip fixing portion 26 at the center of the main surface 1a of the wiring board 1 via an adhesive 25 such as Ag paste. An electrode 3 before Symbol semiconductors chip 2, the bonding pad 5 is the tip portion of the wiring 4 are connected by electrical connection means 6. In the case of this embodiment, they are connected by a conductive wire 6 made of gold.

【0052】配線基板1の主面1a側に張り付くように
形成される封止体(パッケージ)は、特に限定はされな
いが、トランスファモールドによって形成され、前記半
導体チップ2,ワイヤ6,ボンディングパッド5部分等
を被うようになっている。
The sealing body (package) formed so as to be adhered to the main surface 1a side of the wiring board 1 is not particularly limited, but is formed by transfer molding and includes the semiconductor chip 2, the wires 6, the bonding pads 5 and the like. And so on.

【0053】また、前記配線基板1の裏面1b側には、
前記電極8が縦横に整列配置(7行17列)されるとと
もに、この電極8上には球状となる突起電極9が設けら
れている。突起電極9はハンダバンプ9aとなり、BG
A型半導体装置10の外部電極9bとなっている。
On the back surface 1b side of the wiring board 1,
The electrodes 8 are arranged vertically and horizontally (7 rows and 17 columns), and a spherical protruding electrode 9 is provided on the electrode 8. The projecting electrode 9 becomes a solder bump 9a,
It serves as an external electrode 9b of the A-type semiconductor device 10.

【0054】一方、これが本発明の特徴の一つである
が、図2に示すように、前記突起電極9は、完成品段階
でその表面に薄い酸化膜しか有していない。これは後述
する半導体装置の製造方法に起因するものであるが、バ
ーンイン試験を行った後に非酸化性雰囲気下で突起電極
9を形成する(取り付ける)ことによる。したがって、
BGA型半導体装置10の最終検査である動作試験(機
能試験)や実装の信頼性が高くなるものである。すなわ
ち、これら動作試験や実装段階では、突起電極9の表面
に存在する酸化膜は、自然酸化膜で極めて薄いものであ
る。すなわち、本発明のBGA型半導体装置10はバー
ンイン試験後に突起電極9を形成することから、形成さ
れた突起電極9の表面には、薄い自然酸化膜は後に発生
しても、バーンイン試験時に厚い酸化膜が形成されるこ
とはない。換言するならば、突起電極の表面の酸化膜の
厚さは薄い自然酸化膜の厚さ以下になる。
On the other hand, this is one of the features of the present invention. As shown in FIG. 2, the protruding electrode 9 has only a thin oxide film on its surface at the stage of a finished product. This is caused by a method of manufacturing a semiconductor device described later, but by forming (attaching) the protruding electrode 9 in a non-oxidizing atmosphere after performing a burn-in test. Therefore,
The reliability of the operation test (functional test), which is the final inspection of the BGA type semiconductor device 10, and the mounting are improved. That is, in the operation test and the mounting stage, the oxide film existing on the surface of the bump electrode 9 is a natural oxide film, which is extremely thin. That is, since the BGA type semiconductor device 10 of the present invention forms the protruding electrode 9 after the burn-in test, even if a thin natural oxide film is formed on the surface of the formed protruding electrode 9 later, the oxide film becomes thicker during the burn-in test. No film is formed. In other words, the oxide film on the surface of the bump electrode
The thickness is less than the thickness of the thin native oxide film.

【0055】他方、本実施例のBGA型半導体装置10
においては、前記配線基板1の側面には、エポキシ系樹
脂からなる絶縁膜12が設けられ、切断によって露出す
る配線4の端面を被って電気的に保護している。配線基
板1の側面に絶縁膜12を設ける構造では、配線基板1
の側面に異物が付着しても、異物による配線4のショー
トは防止できる。
On the other hand, the BGA type semiconductor device 10 of this embodiment
In this embodiment, an insulating film 12 made of an epoxy resin is provided on the side surface of the wiring board 1 to cover and electrically protect the end surface of the wiring 4 exposed by cutting. In the structure in which the insulating film 12 is provided on the side surface of the wiring board 1, the wiring board 1
Even if foreign matter adheres to the side surface of the semiconductor device, short circuit of the wiring 4 due to the foreign matter can be prevented.

【0056】つぎに、本実施例のBGA型半導体装置1
0の製造方法について、図1のフローチャートに沿って
説明する。最初に、図3乃至図5に示すように配線基板
1が用意される。配線基板1は、図6に示すように、主
面1aおよび裏面1bに配線4を露出する4層の多層配
線基板構造(NEMA規格のFR−4)となり、厚さは
0.6mmとなっている。各配線4は銅箔を所望パター
ンに形成することによって形成され、たとえば10μm
程度の厚さとなっている。ここでは、内層の配線も同じ
符号を用いることにする。また、上下の配線4はスルー
ホールに充填された導体13で適宜電気的に接続されて
いる。図6の配線基板1は図5に示す多連構造のもので
あり、同時に複数のBGA型半導体装置10を製造する
ことができる。配線基板1はボールグリッドアレイ型半
導体装置形成領域(BGA型半導体装置形成領域20)
を1つ有し、そのBGA型半導体装置形成領域20の周
囲に延在する除去領域21とで形成される矩形板とな
り、かつ前記除去領域21の一部、すなわち配線基板1
の一辺にはバーンイン試験用端子22が等ピッチに設け
られている。また、突起電極9やワイヤ6等が取り付け
られる配線4の表面は、その上に15μmの厚さの銅メ
ッキ層,5μmの厚さのニッケルメッキ層,0.5μm
の厚さの金メッキ層が設けられている。
Next, the BGA type semiconductor device 1 of this embodiment
0 will be described with reference to the flowchart of FIG. First, the wiring substrate 1 is prepared as shown in FIGS. As shown in FIG. 6, the wiring board 1 has a four-layer multilayer wiring board structure (FR-4 of NEMA standard) exposing the wiring 4 on the main surface 1a and the back surface 1b, and has a thickness of 0.6 mm. I have. Each wiring 4 is formed by forming a copper foil into a desired pattern.
It is about the thickness. Here, the same reference numerals are used for the wiring in the inner layer. The upper and lower wirings 4 are appropriately electrically connected by conductors 13 filled in through holes. The wiring board 1 shown in FIG. 6 has the multiple structure shown in FIG. 5, and a plurality of BGA type semiconductor devices 10 can be manufactured at the same time. The wiring substrate 1 is a ball grid array type semiconductor device formation region (BGA type semiconductor device formation region 20).
And a rectangular plate formed by the removal region 21 extending around the BGA type semiconductor device formation region 20 and a part of the removal region 21, that is, the wiring board 1
On one side, burn-in test terminals 22 are provided at an equal pitch. Further, the surface of the wiring 4 to which the protruding electrodes 9 and the wires 6 are attached has a copper plating layer having a thickness of 15 μm, a nickel plating layer having a thickness of 5 μm,
The thickness of the gold plating layer is provided.

【0057】また、配線基板1の主面1aおよび裏面1
bの表面は絶縁性のソルダーレジスト膜19(図4にお
いて点々を施した領域)で被われているとともに、必要
部分は除去されている。このため、ソルダーレジスト膜
19が除去され領域には、配線4や配線基板1を構成す
る絶縁体25の表面が露出することになる。配線基板1
の主面1a側で露出した配線4は、半導体チップ2を固
定するためのチップ固定部26や接続手段6を接続する
ボンディングパッド5を構成し、裏面1b側で露出した
配線4はハンダバンプ9aを形成するための電極8を構
成する。
The main surface 1 a and the back surface 1 of the wiring board 1
The surface b is covered with an insulating solder resist film 19 (regions indicated by dots in FIG. 4), and necessary portions have been removed. For this reason, in the region where the solder resist film 19 has been removed, the surface of the insulator 25 constituting the wiring 4 and the wiring board 1 is exposed. Wiring board 1
The wiring 4 exposed on the main surface 1a side constitutes a chip fixing portion 26 for fixing the semiconductor chip 2 and a bonding pad 5 for connecting the connection means 6, and the wiring 4 exposed on the back surface 1b side has a solder bump 9a. An electrode 8 to be formed is formed.

【0058】さらに、これも本発明の特徴の一つである
が、配線基板1は、除去領域21の内部領域にBGA型
半導体装置形成領域20が存在するパターンとなってい
る。そして、前記除去領域21の一周縁(配線基板1の
一辺である一周縁)には、等ピッチでバーンイン試験用
端子22が設けられている。前記バーンイン試験用端子
22は、半導体チップ2が固定される領域の外側に近接
配置されたボンディングパッド5と配線4によって接続
されている。また、前記除去領域21において、バーン
イン試験用端子22を共用できる配線4は、直接バーン
イン試験用端子22に接続されることなく、その先端が
他の共用できる配線4に接続されている。これにより、
図4に示すように、15端子必要であった電源端子(V
CC)は1個となり、15端子必要であったグランド(G
ND)端子(VSS)は1個となる。また、4端子必要で
あったクロック端子(C)は1個となり、36端子必要
であった信号(I/O)端子(A0 ,A2 〜An )は1
8端子となる。残りの端子は配線4を介して直接ボンデ
ィングパッド5に繋がる。これにより、配線基板1のバ
ーンイン試験用端子22が並ぶ端子列方向の長さの短縮
化が達成できる。この配線基板1の端子列方向の長さの
短縮化は、後述するバーンイン試験装置のバーンインボ
ードに取り付けられるコネクターの長さの短縮化に繋が
り、バーンイン室の狭小化にまで及ぶことになる。
Further, as one of the features of the present invention, the wiring substrate 1 has a pattern in which the BGA type semiconductor device forming region 20 exists in the internal region of the removal region 21. Then, burn-in test terminals 22 are provided at an equal pitch on one edge of the removal region 21 (one edge which is one side of the wiring board 1). The burn-in test terminal 22 is connected to the bonding pad 5 disposed close to the outside of the region where the semiconductor chip 2 is fixed by the wiring 4. In the removal region 21, the wiring 4 that can share the burn-in test terminal 22 is not directly connected to the burn-in test terminal 22, but the tip is connected to another shareable wiring 4. This allows
As shown in FIG. 4, the power supply terminal (V
CC ) is one, and the ground (G
ND) terminal (V SS ) is one. Also, four clock terminals (C) are required, and one signal (I / O) terminal (A 0 , A 2 -A n ) requires 36 terminals.
There are eight terminals. The remaining terminals are directly connected to the bonding pads 5 via the wirings 4. Thus, the length of the wiring board 1 in the terminal row direction in which the burn-in test terminals 22 are arranged can be reduced. The reduction in the length of the wiring board 1 in the terminal row direction leads to a reduction in the length of a connector attached to a burn-in board of a burn-in test device to be described later, leading to a reduction in the size of the burn-in chamber.

【0059】図5に示す多連構造の配線基板1は、各B
GA型半導体装置形成領域20から延在する配線4も、
共用できるバーンイン試験用端子22に除去領域21内
で接続することができる。多連構造の配線基板1の場合
は、前記端子列方向の配線基板1の長さの短縮化がさら
に大幅に大きくなる。したがって、バーンイン試験装置
のバーンインボードに取り付けられるコネクターの長さ
の短縮化やバーンイン室の狭小化はさらに改善されるこ
とになる。
The wiring board 1 having the multiple structure shown in FIG.
The wiring 4 extending from the GA type semiconductor device formation region 20 also
The burn-in test terminal 22 that can be shared can be connected in the removal area 21. In the case of the wiring board 1 having a multiple structure, the reduction of the length of the wiring board 1 in the terminal row direction becomes much larger. Therefore, the reduction in the length of the connector attached to the burn-in board of the burn-in test apparatus and the reduction in the size of the burn-in chamber are further improved.

【0060】つぎに、図3に示すように、配線基板1の
主面1aの中央部分には、接着剤としてのエポキシ樹脂
系の接着ペースト30が、図示しないディスペンサによ
って滴下塗布される。
Next, as shown in FIG. 3, an epoxy resin-based adhesive paste 30 as an adhesive is applied dropwise to a central portion of the main surface 1a of the wiring board 1 by a dispenser (not shown).

【0061】つぎに、図7および図8に示すように、前
記配線基板1の主面1a中央に、前記接着ペースト30
を利用して、特に限定はされないが、0.28mmの厚
さの半導体チップ2が固定される。前記半導体チップ2
は高速メモリを構成する。また、接着ペースト30はキ
ュアー処理され、固体の接着体31となる。
Next, as shown in FIGS. 7 and 8, the adhesive paste 30 is provided at the center of the main surface 1a of the wiring board 1.
Although not particularly limited, the semiconductor chip 2 having a thickness of 0.28 mm is fixed by using the method. The semiconductor chip 2
Constitutes a high-speed memory. In addition, the adhesive paste 30 is cured to form a solid adhesive body 31.

【0062】つぎに、図7に示すように、半導体チップ
2の上面周辺に設けられた電極と、これに対応する配線
4の内端のボンディングパッド5は、電気的接続手段で
接続されている。すなわち、電極3とボンディングパッ
ド5は、金からなる導電性のワイヤ6で電気的に接続す
る(図8では、電極3やボンディングパッド5,電極8
等は省略してある。
Next, as shown in FIG. 7, the electrodes provided on the periphery of the upper surface of the semiconductor chip 2 and the corresponding bonding pads 5 at the inner ends of the wirings 4 are connected by electrical connection means. . That is, the electrode 3 and the bonding pad 5 are electrically connected by a conductive wire 6 made of gold (in FIG. 8, the electrode 3, the bonding pad 5, and the electrode 8 are connected).
Etc. are omitted.

【0063】つぎに、常用のトランスファモールド技術
によって、図9に示すように、配線基板1の主面側は、
レジンからなるパッケージ7が張り付くように設けられ
る。前記パッケージ7によって配線基板1の主面1a側
の半導体チップ2,ボンディングパッド5,ワイヤ6等
は封止される。パッケージ7の高さは、約0.9mmと
なる。
Next, as shown in FIG. 9, the main surface side of the wiring board 1 is
A package 7 made of resin is provided so as to stick. The package 7 seals the semiconductor chip 2, the bonding pads 5, the wires 6, and the like on the main surface 1a side of the wiring board 1. The height of the package 7 is about 0.9 mm.

【0064】つぎに、図10および図11に示すよう
に、パッケージ付配線基板32は、図示しないバーンイ
ン試験装置のバーンイン室に配置されるバーンインボー
ド40に取り付けられたコネクター41に装着されてバ
ーンイン試験が行われる。試験雰囲気は大気雰囲気であ
るが、温度は100℃となり、試験時間も100時間に
及ぶ。
Next, as shown in FIG. 10 and FIG. 11, the wiring board with package 32 is mounted on a connector 41 attached to a burn-in board 40 arranged in a burn-in chamber of a burn-in test apparatus (not shown) to perform a burn-in test. Is performed. The test atmosphere is an air atmosphere, but the temperature is 100 ° C., and the test time is 100 hours.

【0065】パッケージ付配線基板32は、前記コネク
ター41に対してバーンイン試験用端子22を有する一
周縁側を挿脱するだけであることから、ICソケットの
ように、BGA半導体装置を装着後に蓋をするような作
業がなく、作業性が良好となる。また、実際には、図1
2および図13に示すように、バーンイン試験装置のバ
ーンイン室42には、バーンインボード40が鉛直方向
に立てられる構造となり、このバーンインボード40に
多段にコネクター41が取り付けられている。コネクタ
ー41には、図12に示すような多連構造の配線基板1
が装着される。多連構造の配線基板1の使用は、一度に
多数のバーンイン試験を行うことができるようになり、
バーンイン試験の作業効率を向上させることに繋がる。
Since the wiring board with package 32 only needs to be inserted into and removed from the connector 41 at one peripheral side having the burn-in test terminal 22, the lid is attached after the BGA semiconductor device is mounted like an IC socket. There is no such work, and workability is improved. Also, actually, FIG.
As shown in FIG. 2 and FIG. 13, a burn-in board 40 of the burn-in test apparatus has a structure in which a burn-in board 40 is set up vertically, and connectors 41 are attached to the burn-in board 40 in multiple stages. The connector 41 has a multi-layered wiring board 1 as shown in FIG.
Is attached. The use of the wiring board 1 having a multiple structure enables a large number of burn-in tests to be performed at once,
This leads to improvement in the work efficiency of the burn-in test.

【0066】つぎに、図14に示すように、配線基板1
の除去領域21を切断除去して、BGA型半導体装置形
態品45を取り出す(形成する)。
Next, as shown in FIG.
The BGA type semiconductor device shaped product 45 is taken out (formed) by cutting and removing the removal region 21 of FIG.

【0067】つぎに、前記BGA型半導体装置形態品4
5、すなわち、配線基板1の裏面1bに突起電極9を常
用の転写方法で取り付ける(形成する)。転写方法と
は、配線基板1を裏返して裏面1bを上面とした後、治
具を利用して、電極8上に半田球を載置してリフローを
行うことによって行う方法である。電極8は、周囲がソ
ルダーレジスト膜19で取り囲まれていることから、各
半田球は前記電極8上に略正しく載置されるようにな
る。リフローは、形成される突起電極9の表面に酸化膜
が形成されないように、非酸化性雰囲気下、たとえば、
窒素雰囲気下で行われる。この結果、配線基板1の裏面
1bに形成される突起電極9は、バーンイン試験の高温
雰囲気に晒されないことと、突起電極9を形成する際非
酸化性雰囲気下で行われることによって、表面に酸化膜
が発生しないことになる。しかし、Pb-Sn からなるハン
ダは大気中に放置されると、自然酸化膜が発生してしま
う。この自然酸化膜は、たとえば0.5μmと極めて薄
い。図15が配線基板1の裏面1bに突起電極9を形成
してなるBGA型半導体装置10である。
Next, the BGA type semiconductor device shaped product 4
5, that is, the protruding electrodes 9 are attached (formed) to the back surface 1b of the wiring board 1 by a common transfer method. The transfer method is a method in which the wiring substrate 1 is turned upside down and the back surface 1b is turned to the upper surface, and then a solder ball is placed on the electrode 8 using a jig and reflow is performed. Since the periphery of the electrode 8 is surrounded by the solder resist film 19, each solder ball is placed almost correctly on the electrode 8. The reflow is performed under a non-oxidizing atmosphere, for example, in order to prevent an oxide film from being formed on the surface of the projection electrode 9 to be formed.
This is performed under a nitrogen atmosphere. As a result, the protruding electrodes 9 formed on the back surface 1b of the wiring substrate 1 are not exposed to the high-temperature atmosphere of the burn-in test, and are formed in a non-oxidizing atmosphere when the protruding electrodes 9 are formed. No film will be generated. However, when the solder made of Pb-Sn is left in the air, a natural oxide film is generated. This natural oxide film is extremely thin, for example, 0.5 μm. FIG. 15 shows a BGA type semiconductor device 10 in which protruding electrodes 9 are formed on the back surface 1 b of the wiring board 1.

【0068】つぎに、図2に示すように、BGA型半導
体装置10の配線基板1の側面には絶縁膜12が設けら
れる。これは配線基板1の側面に露出する配線4の先端
を電気的に保護するために設けられる。この絶縁膜12
によって、平面方向は勿論のこと、平面に直交する積層
方向の配線4間の異物付着によるショートを防止するこ
とができる。
Next, as shown in FIG. 2, an insulating film 12 is provided on the side surface of the wiring board 1 of the BGA type semiconductor device 10. This is provided to electrically protect the tip of the wiring 4 exposed on the side surface of the wiring board 1. This insulating film 12
Accordingly, it is possible to prevent a short circuit due to foreign matter adhesion between the wirings 4 not only in the plane direction but also in the stacking direction perpendicular to the plane.

【0069】つぎに、BGA型半導体装置10は、最終
検査である動作試験(機能試験)に掛けられる。図16
に示すように、BGA型半導体装置10は、突起電極9
を下にした状態で、動作試験装置のソケット50に取り
付けられる。ソケット50は測定端子(ピン)18をア
レイ状に配設したソケット本体51と、前記ソケット本
体51に対して軸52を中心に回転する蓋体53からな
っている。したがって、前記蓋体53を開いた状態で、
ソケット本体51内にBGA型半導体装置10を入れ、
蓋体53を閉じれば、配線基板1の裏面1b側の突起電
極9は、図19にも示すように測定端子18に接触す
る。蓋体53はBGA型半導体装置10のパッケージ7
の上面を下方に押し下げることから、測定端子18の先
端は、突起電極9内に食い込む。本実施例のBGA型半
導体装置10の場合は、前記のように突起電極9の表面
には薄い自然酸化膜からなる酸化膜17しかないことか
ら、前記蓋体53の押し下げ(閉じ)によって、測定端
子18の先端は確実に突起電極9の表面の酸化膜17を
突き破り、正確に電気的接触を得ることができるように
なる。正確に電気的接触は、動作試験の安定化をもたら
す。
Next, the BGA type semiconductor device 10 is subjected to an operation test (functional test) as a final inspection. FIG.
As shown in FIG. 1, the BGA type semiconductor device 10
Is attached to the socket 50 of the operation test apparatus with the side down. The socket 50 includes a socket main body 51 in which measuring terminals (pins) 18 are arranged in an array, and a lid 53 that rotates about an axis 52 with respect to the socket main body 51. Therefore, with the lid 53 opened,
Put the BGA type semiconductor device 10 in the socket body 51,
When the lid 53 is closed, the protruding electrode 9 on the back surface 1b side of the wiring board 1 comes into contact with the measurement terminal 18 as shown in FIG. The lid 53 is a package 7 of the BGA type semiconductor device 10.
Is pushed down, the tip of the measuring terminal 18 bites into the protruding electrode 9. In the case of the BGA type semiconductor device 10 of this embodiment, since there is only the oxide film 17 made of a thin natural oxide film on the surface of the bump electrode 9 as described above, the measurement is performed by pushing down (closing) the lid 53. The tip of the terminal 18 surely penetrates the oxide film 17 on the surface of the bump electrode 9 so that accurate electrical contact can be obtained. Precise electrical contact results in stability of the operation test.

【0070】このようなBGA型半導体装置10はこの
まま出荷されるか、電子装置に組み込まれて出荷され
る。しかし、いずれにしても、ハンダバンプ9aで形成
される突起電極9の表面の酸化膜17が極めて薄いこと
は、実装においてハンダの濡れ性が良く、正確でかつ信
頼性が高い実装が可能となる。
Such a BGA type semiconductor device 10 is shipped as it is or is built in an electronic device before being shipped. However, in any case, the extremely thin oxide film 17 on the surface of the protruding electrode 9 formed by the solder bumps 9a allows the solder to have good wettability in mounting, and enables accurate and highly reliable mounting.

【0071】つぎに、本実施例のBGA型半導体装置1
0を組み込んだ電子装置60について説明する。図18
および図19は、本発明の電子装置60を示す図であ
る。本発明のBGA型半導体装置10は実装基板15上
に実装される。実装においては、実装基板15の主面に
アレイ状に配列された接続パッド16に、BGA型半導
体装置10の突起電極9を重ねるようにしてBGA型半
導体装置10を載せ、その後リフローすることよって、
接続パッド16と電極8を接続する。溶けたハンダ接合
体65は、本発明のBGA型半導体装置10の突起電極
9が、その表面に厚い酸化膜を有していないことから、
あるいは薄い自然酸化膜しか有していないことから、電
気的接触抵抗が小さくなり、実装の信頼性が高くなる。
Next, the BGA type semiconductor device 1 of this embodiment
The electronic device 60 incorporating the “0” will be described. FIG.
FIG. 19 is a diagram showing an electronic device 60 of the present invention. The BGA type semiconductor device 10 of the present invention is mounted on a mounting board 15. In mounting, the BGA type semiconductor device 10 is mounted on the connection pads 16 arranged in an array on the main surface of the mounting substrate 15 so that the protruding electrodes 9 of the BGA type semiconductor device 10 are overlapped, and then reflowed.
The connection pad 16 and the electrode 8 are connected. The molten solder joint 65 has a large thickness because the bump electrode 9 of the BGA type semiconductor device 10 of the present invention does not have a thick oxide film on its surface.
Alternatively, since it has only a thin natural oxide film, the electrical contact resistance is reduced, and the mounting reliability is increased.

【0072】また、本発明の電子装置60においては、
実装されたBGA型半導体装置10の配線基板1の側面
には絶縁膜12が設けられていることから、配線基板1
の側面に異物等が接触しても電気的ショートは発生しな
くなり、電子装置60の信頼性が高くなる。
In the electronic device 60 of the present invention,
Since the insulating film 12 is provided on the side surface of the wiring board 1 of the mounted BGA type semiconductor device 10, the wiring board 1
Even if a foreign object or the like comes into contact with the side surface of the electronic device 60, an electrical short circuit does not occur, and the reliability of the electronic device 60 is improved.

【0073】図20に示す電子装置60は、前記配線基
板1の側面に絶縁膜12が設けられていることを利用し
たものである。すなわち、本発明のBGA型半導体装置
10の配線基板1の側面には、絶縁膜12が設けられ、
導電性の異物が付着しても特性に影響を受けない。そこ
で、実装基板15に複数のBGA型半導体装置10を近
接実装する場合、図20に示すように、隣り合うBGA
型半導体装置10の配線基板1の端を相互に接触させて
も絶縁膜12の存在によって電気的に絶縁化される。こ
の結果、実装基板15に複数のBGA型半導体装置10
を近接配置実装する場合、接触配置実装が可能となる。
The electronic device 60 shown in FIG. 20 utilizes the fact that the insulating film 12 is provided on the side surface of the wiring board 1. That is, the insulating film 12 is provided on the side surface of the wiring board 1 of the BGA type semiconductor device 10 of the present invention,
Even if conductive foreign matter adheres, the characteristics are not affected. Therefore, when a plurality of BGA type semiconductor devices 10 are mounted close to each other on the mounting board 15, as shown in FIG.
Even if the ends of the wiring substrate 1 of the semiconductor device 10 are brought into contact with each other, the presence of the insulating film 12 provides electrical insulation. As a result, a plurality of BGA type semiconductor devices 10
, The contact arrangement mounting becomes possible.

【0074】本実施例によるBGA型半導体装置および
その製造方法およびその製造方法に用いる配線基板およ
びバーンイン試験装置ならびにそのBGA型半導体装置
を組み込んでなる電子装置においては、以下のような効
果を得ることができる。各対象別にその効果を説明す
る。
The following effects can be obtained in the BGA type semiconductor device according to the present embodiment, the method of manufacturing the same, the wiring board used in the method, the burn-in test apparatus, and the electronic device incorporating the BGA type semiconductor device. Can be. The effect is explained for each object.

【0075】(BGA型半導体装置) (1)本実施例のBGA型半導体装置は、バーンイン試
験後に突起電極を形成することから、形成された突起電
極の表面には、薄い自然酸化膜が後に発生しても、バー
ンイン試験に起因する厚い酸化膜は存在しないことにな
る。
(BGA type semiconductor device) (1) In the BGA type semiconductor device of the present embodiment, since a protruding electrode is formed after the burn-in test, a thin natural oxide film is generated later on the surface of the formed protruding electrode. Even so, there is no thick oxide film due to the burn-in test.

【0076】(2)本実施例のBGA型半導体装置は、
バーンイン試験後に非酸化性雰囲気下で突起電極を形成
することから、形成された突起電極の表面には、薄い自
然酸化膜が後に発生しても、バーンイン試験および突起
電極形成時に起因する厚い酸化膜は存在しないことにな
る。
(2) The BGA type semiconductor device of this embodiment is
Since the bump electrode is formed in a non-oxidizing atmosphere after the burn-in test, even if a thin natural oxide film is formed on the surface of the formed bump electrode, a thick oxide film caused by the burn-in test and the bump electrode formation is formed. Will not exist.

【0077】(3)本実施例のBGA型半導体装置は、
突起電極の表面にはあっても薄い酸化膜しか存在しなく
なることから、動作試験の際、動作試験の測定端子と突
起電極とが直接接触した場合接触抵抗が小さくなり、動
作試験特性が安定する。
(3) The BGA type semiconductor device of this embodiment is
Since only a thin oxide film exists on the surface of the protruding electrode, the contact resistance is reduced when the measurement terminal of the operation test and the protruding electrode are in direct contact during the operation test, and the operation test characteristics are stable. .

【0078】(4)本実施例のBGA型半導体装置は、
突起電極の表面にはあっても薄い酸化膜しか存在しなく
なることから、実装時のハンダ濡れ性が向上し、実装の
信頼性が高くなる。
(4) The BGA type semiconductor device of this embodiment is
Since only a thin oxide film is present even on the surface of the bump electrode, solder wettability during mounting is improved, and mounting reliability is increased.

【0079】(5)本実施例のBGA型半導体装置にお
いては、配線基板の側面は絶縁膜で覆われていることか
ら、配線基板の側面に導電性の異物が付着しても配線基
板の積層された各配線間のショートが発生しなくなる。
(5) In the BGA type semiconductor device of this embodiment, since the side surface of the wiring board is covered with the insulating film, even if conductive foreign matter adheres to the side surface of the wiring board, the wiring board is laminated. The short circuit between the respective wirings does not occur.

【0080】(6)本実施例のBGA型半導体装置にお
いては、配線基板の側面は絶縁膜で覆われていることか
ら、配線基板の側面に異物が付着しても、配線基板の配
線間(含積層方向の配線)のショートが防止できる。
(6) In the BGA type semiconductor device of this embodiment, since the side surface of the wiring board is covered with the insulating film, even if foreign matter adheres to the side surface of the wiring board, the gap between the wiring of the wiring board ( Short-circuiting in the wiring direction including the lamination direction) can be prevented.

【0081】(7)本実施例のBGA型半導体装置にお
いては、配線基板の側面は絶縁膜で覆われていることか
ら、隣合わせて実装するBGA型半導体装置を接触配置
実装することも可能となり、実装面積縮小化(狭小化)
が可能となる。
(7) In the BGA type semiconductor device of this embodiment, since the side surfaces of the wiring board are covered with the insulating film, the BGA type semiconductor devices to be mounted next to each other can be contacted and mounted. Smaller mounting area (smaller)
Becomes possible.

【0082】(BGA型半導体装置の製造方法) (1)本実施例のBGA型半導体装置の製造方法におい
ては、配線基板の主面に封止体を張り付け形成した後、
配線基板をバーンイン試験し、その後前記配線基板の裏
面に突起電極を設けることから、ハンダで形成される突
起電極の表面にはバーンイン試験時に起因する酸化膜が
形成されなくなる。
(Method of Manufacturing BGA-Type Semiconductor Device) (1) In the method of manufacturing the BGA-type semiconductor device of the present embodiment, after a sealing body is attached to the main surface of the wiring board,
Since a wiring substrate is subjected to a burn-in test and thereafter a protruding electrode is provided on the back surface of the wiring substrate, an oxide film caused by the burn-in test is not formed on the surface of the protruding electrode formed by solder.

【0083】(2)本実施例のBGA型半導体装置の製
造方法においては、配線基板の主面に封止体を張り付け
形成した後、配線基板をバーンイン試験し、その後前記
配線基板の裏面に突起電極を非酸化性雰囲気下で設ける
ことから、ハンダで形成される突起電極の表面にはバー
ンイン試験や突起電極形成時に起因する酸化膜が形成さ
れなくなる。
(2) In the method of manufacturing a BGA type semiconductor device according to the present embodiment, after a sealing body is attached to the main surface of the wiring substrate, a burn-in test is performed on the wiring substrate, and then a projection is formed on the back surface of the wiring substrate. Since the electrodes are provided in a non-oxidizing atmosphere, no oxide film is formed on the surface of the bump electrode formed by soldering during the burn-in test or the bump electrode formation.

【0084】(3)本実施例のBGA型半導体装置の製
造方法において使用する配線基板は、BGA型半導体装
置形成領域と除去領域とからなるとともに、前記除去領
域(配線基板)の一周縁にバーンイン試験用端子が並ん
で設けられた構造となっていることから、バーンイン試
験用コネクターに直接配線基板を挿脱できるため、バー
ンイン試験作業の効率が向上する。
(3) The wiring substrate used in the method of manufacturing the BGA type semiconductor device of the present embodiment includes a BGA type semiconductor device forming region and a removed region, and burns in at one edge of the removed region (wiring substrate). Since the test terminals are arranged side by side, the wiring board can be directly inserted into and removed from the burn-in test connector, so that the efficiency of the burn-in test operation is improved.

【0085】(4)本実施例のBGA型半導体装置の製
造方法において使用する配線基板は、BGA型半導体装
置形成領域と除去領域とからなる構造となるとともに、
電源線のような共通の配線は前記除去領域で相互に繋が
る構造となっていることから、バーンイン試験用端子数
の低減が可能となり、バーンイン試験用コネクターへの
挿脱配線基板の枚数が減り、作業性が向上する。また、
前記のように、バーンイン試験用端子が設けられる配線
基板幅(端子配列周縁)を短くすることができる(配線
基板の端子配列周縁幅の短小化)ことから、バーンイン
試験用コネクター幅の短小化、バーンイン室の小型化に
より、電力使用料の低減も可能となる。
(4) The wiring board used in the method of manufacturing a BGA type semiconductor device of this embodiment has a structure including a BGA type semiconductor device forming region and a removed region.
Since the common wiring such as a power supply line is connected to each other in the removal area, the number of burn-in test terminals can be reduced, and the number of wiring boards to be inserted into and removed from the burn-in test connector is reduced. Workability is improved. Also,
As described above, the width of the wiring board on which the burn-in test terminals are provided (periphery of the terminal arrangement) can be reduced (the width of the terminal arrangement perimeter of the wiring board is reduced). By reducing the size of the burn-in room, it is possible to reduce the power usage fee.

【0086】(5)本実施例のBGA型半導体装置の製
造方法において使用する配線基板は、複数のBGA型半
導体装置が一度に同時に製造できるようにBGA型半導
体装置形成領域を多数一列に配置した多連構造を使用し
ているため、生産性が向上する。
(5) The wiring board used in the method of manufacturing the BGA type semiconductor device of the present embodiment has a large number of BGA type semiconductor device forming regions arranged in a line so that a plurality of BGA type semiconductor devices can be manufactured at one time. Productivity is improved by using a multiple structure.

【0087】(6)多連構造の配線基板の使用は、配線
基板の端子配列周縁幅を短くできることになるととも
に、バーンイン試験用コネクター短小化およびバーンイ
ン室の小型化を図ることができるようになり、前述のよ
うに電力使用料の低減も可能となる。
(6) The use of a multi-layered wiring board makes it possible to shorten the peripheral width of the terminal arrangement of the wiring board, to shorten the burn-in test connector and to reduce the size of the burn-in chamber. As described above, it is also possible to reduce the power usage fee.

【0088】(7)本実施例のBGA型半導体装置の製
造方法においては、バーンイン試験工程、突起電極形成
工程、配線基板の除去領域の切断除去工程後に配線基板
の側面を絶縁膜で被覆することから、それ以降に配線基
板の側面に異物が付着しても配線基板の各配線間(含積
層方向の配線)のショートが防止でき、製造歩留りの向
上が達成できる。
(7) In the method of manufacturing a BGA type semiconductor device according to the present embodiment, the side surfaces of the wiring board are covered with an insulating film after the burn-in test step, the protruding electrode forming step, and the cutting and removing step of the removal area of the wiring board. Therefore, even if foreign matter adheres to the side surface of the wiring board thereafter, a short circuit between each wiring of the wiring board (wiring in the lamination direction) can be prevented, and an improvement in manufacturing yield can be achieved.

【0089】(8)本実施例のBGA型半導体装置の製
造方法に使用される配線基板はにおいては、前記除去領
域の一周縁にバーンイン試験用端子が並んで設けられて
いるとともに、除去領域では一部の配線(電源線等のよ
うな共通化が可能な配線)同士は接続され、バーンイン
試験用端子数が少なくなるようになっている。したがっ
て、配線基板の端子配列周縁幅を短くできることになる
とともに、バーンイン試験用コネクター短小化およびバ
ーンイン室の小型化を図ることができるようになり、前
述のように電力使用料の低減も可能となる。
(8) In the wiring board used in the method of manufacturing the BGA type semiconductor device according to the present embodiment, the burn-in test terminals are provided side by side on one edge of the removal area. Some wirings (wirings that can be shared such as power supply lines) are connected to each other, so that the number of burn-in test terminals is reduced. Therefore, the terminal array peripheral width of the wiring board can be reduced, the burn-in test connector can be shortened, and the burn-in chamber can be reduced in size, and the power usage fee can be reduced as described above. .

【0090】(配線基板) (1)本実施例のBGA型半導体装置の製造方法に使用
する配線基板は、BGA型半導体装置形成領域と除去領
域とからなるとともに、前記除去領域では電源線のよう
な一部の配線同士は電気的に接続されてバーンイン試験
用端子数は共用化されるため、端子配列数の低減が達成
できる。
(Wiring Substrate) (1) The wiring substrate used in the method of manufacturing the BGA type semiconductor device of the present embodiment includes a BGA type semiconductor device forming region and a removed region, and the removed region is formed like a power supply line. Some of the wirings are electrically connected to each other and the number of terminals for the burn-in test is shared, so that the number of terminal arrangements can be reduced.

【0091】(2)本実施例のBGA型半導体装置の製
造方法に使用される配線基板は、BGA型半導体装置形
成領域と除去領域とからなるとともに、前記BGA型半
導体装置形成領域は複数設けられる多連構造となってい
るため、生産性が高くなる。また、これにより、バーン
イン試験の処理数の増大が図れる。
(2) The wiring substrate used in the method of manufacturing the BGA type semiconductor device of the present embodiment includes a BGA type semiconductor device formation region and a removal region, and a plurality of the BGA type semiconductor device formation regions are provided. Because of the multiple structure, productivity is increased. In addition, the number of burn-in tests can be increased.

【0092】(バーンイン試験装置) (1)本実施例のBGA型半導体装置の製造に使用され
るバーンイン試験装置は、前述の配線基板の使用によ
り、バーンイン試験作業の作業性向上が図れるととも
に、バーンイン試験用コネクターの短小化,バーンイン
室の狭小化が図れ、バーンイン試験装置の小型化が達成
できる。
(Burn-In Test Apparatus) (1) The burn-in test apparatus used in the manufacture of the BGA type semiconductor device of this embodiment can improve the workability of the burn-in test work by using the above-mentioned wiring board, and can improve the burn-in test. The test connector can be shortened and the burn-in chamber can be narrowed, and the burn-in test apparatus can be downsized.

【0093】(電子装置) (1)本実施例のBGA型半導体装置を実装基板に実装
してなる電子装置においては、BGA型半導体装置の実
装部分はハンダバンプからなる突起電極によることと、
前記ハンダバンプの表面にはバーンイン試験時および突
起電極形成時に起因する酸化膜発生がないことから、実
装基板の接続パッドにおけるハンダの濡れ性が良好とな
り、ハンダ濡れ不足に起因する実装不良が発生しなくな
り、実装の信頼性が高くなる。
(Electronic Device) (1) In an electronic device in which the BGA type semiconductor device of this embodiment is mounted on a mounting board, the mounting portion of the BGA type semiconductor device is formed by a bump electrode made of a solder bump.
Since there is no oxide film generated on the surface of the solder bump at the time of the burn-in test and at the time of forming the protruding electrode, the wettability of the solder on the connection pads of the mounting board becomes good, and the mounting failure due to insufficient solder wetness does not occur. , The reliability of the mounting is increased.

【0094】(2)本実施例のBGA型半導体装置を実
装基板に実装してなる電子装置においては、前記BGA
型半導体装置の配線基板の側面は絶縁膜で被覆されてい
ることから、配線基板の側面に異物が付着しても配線基
板の側面に至る配線のショート不良が発生することがな
く、電子装置の信頼性が高くなる。
(2) In an electronic device in which the BGA type semiconductor device of this embodiment is mounted on a mounting board,
Since the side surface of the wiring substrate of the die-type semiconductor device is covered with the insulating film, even if foreign matter adheres to the side surface of the wiring substrate, a short circuit of the wiring reaching the side surface of the wiring substrate does not occur. Increases reliability.

【0095】(3)本実施例のBGA型半導体装置を実
装基板に複数近接実装してなる電子装置においては、前
記BGA型半導体装置の配線基板の側面は絶縁膜で被覆
されていることから、隣り合うBGA型半導体装置を接
触配置実装することが可能となる。この結果、同一実装
基板の場合にはより多くのBGA型半導体装置を実装で
きる。また、実装するBGA型半導体装置等の数が限定
する場合は、実装基板の小型化を図ることができる。
(3) In an electronic device in which a plurality of BGA type semiconductor devices of this embodiment are mounted close to a mounting board, the side surfaces of the wiring board of the BGA type semiconductor device are covered with an insulating film. Adjacent BGA type semiconductor devices can be arranged in contact arrangement and mounting. As a result, in the case of the same mounting substrate, more BGA type semiconductor devices can be mounted. When the number of BGA type semiconductor devices to be mounted is limited, the size of the mounting substrate can be reduced.

【0096】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、すなわち、
前記実施例では、動作試験において、配線基板の一周縁
をバーンイン試験装置のソケットに装着して、ソケット
の測定端子と配線基板の一周縁に設けたバーンイン試験
用端子との電気的接触を得るようにしているが。バーン
イン試験装置のソケットの測定端子を、配線基板の裏面
に形成されたアレイ状に配列した突起電極を形成しない
前の電極に接触させてバーンイン試験を行っても、前記
実施例同様な効果が得られる。
Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and may be variously modified without departing from the gist thereof. Needless to say,
In the above-described embodiment, in the operation test, one peripheral edge of the wiring board is attached to the socket of the burn-in test apparatus, and electrical contact between the measurement terminal of the socket and the burn-in test terminal provided on one peripheral edge of the wiring board is obtained. But Even if the burn-in test is performed by bringing the measurement terminals of the socket of the burn-in test device into contact with the electrodes formed on the back surface of the wiring board before forming the protruding electrodes arranged in an array, the same effect as in the above embodiment can be obtained. Can be

【0097】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるプラス
チックボールグリッドアレイ型半導体装置の製造技術に
適用した場合について説明したが、それに限定されるも
のではない。たとえば、封止体としては金属製のものあ
るいはセラミックのような他の封止体であっても良い。
本発明は少なくとも配線基板の一面に酸化し易い突起電
極をアレイ状に配設してなる電子部品や電子装置に適用
できる。
In the above description, the case where the invention made by the present inventor is mainly applied to the manufacturing technology of the plastic ball grid array type semiconductor device, which is the application field as the background, has been described. Absent. For example, the sealing body may be a metal sealing body or another sealing body such as ceramic.
INDUSTRIAL APPLICABILITY The present invention can be applied to an electronic component or an electronic device in which protruding electrodes that are easily oxidized are arranged in an array on at least one surface of a wiring board.

【0098】[0098]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。配線基板の主面に封止体を有しかつ
裏面にアレイ状に突起電極を有するボールグリッドアレ
イ型半導体装置(BGA型半導体装置)の製造方法にお
いて、配線基板の主面側に封止体を形成した後、非酸化
(窒素)性雰囲気下でハンダバンプからなる突起電極を
形成し、その後動作試験を行う。これにより、前記突起
電極の表面の酸化膜は薄い自然酸化膜のみとなり、動作
試験時、測定端子と突起電極とのコンタクト抵抗が低く
なり試験が安定する。また、BGA型半導体装置の実装
も表面酸化膜が薄い突起電極によるため、ハンダバンプ
の濡れ不足もなくなり、実装の信頼性が高くなる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. In a method of manufacturing a ball grid array type semiconductor device (BGA type semiconductor device) having a sealing body on a main surface of a wiring board and projecting electrodes in an array on a back surface, the sealing body is provided on a main surface side of the wiring board. After the formation, a bump electrode made of a solder bump is formed in a non-oxidizing (nitrogen) atmosphere, and then an operation test is performed. Thus, the oxide film on the surface of the bump electrode is only a thin natural oxide film, and the contact resistance between the measurement terminal and the bump electrode is reduced during the operation test, and the test is stabilized. In addition, since the BGA type semiconductor device is mounted on the bump electrode having a thin surface oxide film, the solder bumps are not insufficiently wet, and the mounting reliability is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例によるBGA型半導体装置の
製造工程を示すフローチャートである。
FIG. 1 is a flowchart showing a manufacturing process of a BGA type semiconductor device according to one embodiment of the present invention.

【図2】本実施例によるBGA型半導体装置を示す一部
を断面とした正面図である。
FIG. 2 is a front view, partly in section, of the BGA type semiconductor device according to the present embodiment.

【図3】本実施例のBGA型半導体装置の製造における
チップ固定状態を示す模式図である。
FIG. 3 is a schematic view showing a chip fixed state in manufacturing the BGA type semiconductor device of the present embodiment.

【図4】本実施例のBGA型半導体装置の製造に使用す
る配線基板の模式的平面図である。
FIG. 4 is a schematic plan view of a wiring board used for manufacturing the BGA type semiconductor device of the present embodiment.

【図5】本実施例のBGA型半導体装置の製造に使用す
る多連構造の配線基板の模式的平面図である。
FIG. 5 is a schematic plan view of a wiring substrate having a multiple structure used for manufacturing the BGA type semiconductor device of the present embodiment.

【図6】本実施例のBGA型半導体装置の製造に使用す
る多連構造の配線基板の一部を示す模式的断面図であ
る。
FIG. 6 is a schematic cross-sectional view showing a part of a wiring board having a multiple structure used for manufacturing the BGA type semiconductor device of the present embodiment.

【図7】本実施例のBGA型半導体装置の製造におい
て、半導体チップの取り付けと、ワイヤボンディングを
行った配線基板を示す模式的平面図である。
FIG. 7 is a schematic plan view showing a wiring board on which a semiconductor chip has been attached and wire bonding has been performed in the manufacture of the BGA type semiconductor device of the present embodiment.

【図8】本実施例のBGA型半導体装置の製造におい
て、半導体チップの取り付けと、ワイヤボンディングを
行った状態の配線基板を示す模式的断面図である。
FIG. 8 is a schematic cross-sectional view showing a wiring board in a state where a semiconductor chip has been mounted and wire bonding has been performed in the manufacture of the BGA type semiconductor device of the present embodiment.

【図9】本実施例のBGA型半導体装置の製造におい
て、配線基板の主面側を封止体で覆った状態を示す正面
図である。
FIG. 9 is a front view showing a state in which the main surface side of the wiring board is covered with a sealing body in manufacturing the BGA type semiconductor device of the present embodiment.

【図10】本実施例のBGA型半導体装置の製造におい
て、半導体チップを搭載した単体の配線基板のバーンイ
ン試験状態を示す模式的正面図である。
FIG. 10 is a schematic front view showing a burn-in test state of a single wiring board on which a semiconductor chip is mounted in manufacturing the BGA type semiconductor device of the present embodiment.

【図11】本実施例のBGA型半導体装置の製造におい
て、半導体チップを搭載した単体の配線基板のバーンイ
ン試験状態を示す模式的側面図である。
FIG. 11 is a schematic side view showing a burn-in test state of a single wiring board on which a semiconductor chip is mounted in manufacturing the BGA type semiconductor device of the present embodiment.

【図12】本実施例のBGA型半導体装置の製造におい
て、半導体チップを搭載した多連構造の配線基板のバー
ンイン試験状態を示す模式的正面図である。
FIG. 12 is a schematic front view showing a burn-in test state of a wiring board having a multiple structure in which semiconductor chips are mounted in manufacturing the BGA type semiconductor device of the present embodiment.

【図13】本実施例のBGA型半導体装置の製造におい
て、半導体チップを搭載した多連構造の配線基板のバー
ンイン試験状態を示す模式的側面図である。
FIG. 13 is a schematic side view showing a burn-in test state of a wiring board having a multiple structure in which semiconductor chips are mounted in manufacturing the BGA type semiconductor device of the present embodiment.

【図14】本実施例のBGA型半導体装置の製造におい
て、配線基板の周縁部分を切断除去して封止体付配線基
板を形成した状態を示す模式図である。
FIG. 14 is a schematic diagram showing a state in which the peripheral portion of the wiring board is cut and removed to form a wiring board with a sealing body in the manufacture of the BGA type semiconductor device of this example.

【図15】本実施例のBGA型半導体装置の製造におい
て、配線基板の裏面に外部電極を形成して完成品形態と
させたBGA型半導体装置を示す正面図である。
FIG. 15 is a front view showing a completed BGA type semiconductor device in which external electrodes are formed on the back surface of the wiring board in the manufacture of the BGA type semiconductor device of the present example.

【図16】本実施例のBGA型半導体装置の製造におい
て、BGA型半導体装置の機能試験状態を示す模式図で
ある。
FIG. 16 is a schematic diagram showing a function test state of the BGA type semiconductor device in manufacturing the BGA type semiconductor device of the present example.

【図17】本実施例のBGA型半導体装置の製造におけ
るBGA型半導体装置の機能試験時の外部電極と測定端
子との接触状態を示す模式的拡大断面図である。
FIG. 17 is a schematic enlarged cross-sectional view showing a contact state between an external electrode and a measurement terminal during a function test of the BGA type semiconductor device in the manufacture of the BGA type semiconductor device of the present example.

【図18】本実施例によるBGA型半導体装置の実装状
態、すなわち本発明の電子装置の一部を示す断面図であ
る。
FIG. 18 is a cross-sectional view showing a mounted state of the BGA type semiconductor device according to the present embodiment, that is, a part of the electronic device of the present invention.

【図19】本実施例による電子装置の一部を示す拡大断
面図である。
FIG. 19 is an enlarged sectional view showing a part of the electronic device according to the present embodiment.

【図20】本実施例によるBGA型半導体装置を相互に
接触するように複数近接実装した状態を示す模式的断面
図である。
FIG. 20 is a schematic cross-sectional view showing a state where a plurality of BGA type semiconductor devices according to the present embodiment are mounted close to each other so as to be in contact with each other.

【図21】従来のBGA型半導体装置を示す模式的断面
図である。
FIG. 21 is a schematic sectional view showing a conventional BGA type semiconductor device.

【図22】従来のBGA型半導体装置の実装状態を示す
模式的断面図である。
FIG. 22 is a schematic sectional view showing a mounting state of a conventional BGA type semiconductor device.

【図23】従来のBGA型半導体装置の製造におけるB
GA型半導体装置の機能試験時の外部電極と測定端子と
の接触状態を示す模式的拡大断面図である。
FIG. 23 is a view illustrating a conventional BGA type semiconductor device.
FIG. 4 is a schematic enlarged cross-sectional view showing a contact state between an external electrode and a measurement terminal during a function test of the GA semiconductor device.

【符号の説明】[Explanation of symbols]

1…配線基板、1a…主面、1b…裏面、2…半導体チ
ップ(半導体素子)、3…電極、4…配線、5…ボンデ
ィングパッド、6…ワイヤ(接続手段)、7…封止体
(パッケージ)、8…電極、9…突起電極、9a…ハン
ダバンプ、9b…外部電極、10…BGA型半導体装置
(プラスチックBGA型半導体装置)、12…絶縁膜、
13…導体、15…実装基板、16…接続パッド、17
…酸化膜、18…測定端子、19…ソルダーレジスト
膜、20…BGA型半導体装置形成領域、21…除去領
域、22…バーンイン試験用端子、25…接着剤、26
…チップ固定部、30…接着ペースト、31…接着体、
32…パッケージ付配線基板、40…バーンインボー
ド、41…コネクター、42…バーンイン室、45…B
GA型半導体装置形態品、50…ソケット、51…ソケ
ット本体、60…電子装置、65…ハンダ接合体。
DESCRIPTION OF SYMBOLS 1 ... Wiring board, 1a ... Main surface, 1b ... Back surface, 2 ... Semiconductor chip (semiconductor element), 3 ... Electrode, 4 ... Wiring, 5 ... Bonding pad, 6 ... Wire (connection means), 7 ... Sealing body ( 8) Electrode, 9 ... Projection electrode, 9a ... Solder bump, 9b ... External electrode, 10 ... BGA type semiconductor device (plastic BGA type semiconductor device), 12 ... Insulating film,
13 ... conductor, 15 ... mounting board, 16 ... connection pad, 17
... Oxide film, 18 ... Measurement terminal, 19 ... Solder resist film, 20 ... BGA type semiconductor device formation area, 21 ... Removed area, 22 ... Burn-in test terminal, 25 ... Adhesive, 26
... chip fixing part, 30 ... adhesive paste, 31 ... adhesive body,
32 wiring board with package, 40 burn-in board, 41 connector, 42 burn-in room, 45 B
GA type semiconductor device form product, 50: socket, 51: socket body, 60: electronic device, 65: solder joint.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−235061(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 23/12 501 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-5-235061 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) H01L 23/12 501

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 配線基板と、前記配線基板に固定された
半導体チップと、前記半導体チップの電極と前記配線基
板の配線とを電気的に接続する接続手段と、前記半導体
チップおよび前記接続手段を覆う樹脂からなる封止体
と、前記配線基板に複数設けられた突起電極とを有する
半導体装置であって、前記突起電極の表面の酸化膜の厚
さはバーンイン試験時の高温雰囲気に晒されて形成され
る酸化膜を含まずさらに自然酸化膜の厚さ以下であるこ
とを特徴とするボールグリッドアレイ型半導体装置。
1. A wiring board, a semiconductor chip fixed to the wiring board, connection means for electrically connecting electrodes of the semiconductor chip and wiring of the wiring board, and the semiconductor chip and the connection means. A semiconductor device having a sealing body made of a covering resin and a plurality of projecting electrodes provided on the wiring substrate, wherein a thickness of an oxide film on a surface of the projecting electrode is exposed to a high-temperature atmosphere during a burn-in test. Formed
A ball grid array type semiconductor device which does not include an oxide film and has a thickness not more than a thickness of a natural oxide film.
【請求項2】 配線基板に半導体チップを取り付ける工
程と、前記配線基板の配線と前記半導体チップの電極の
電気的接続をとる工程と、前記半導体チップや前記電気
的な接続手段を封止体で覆う工程と、前記半導体チップ
に電気的ストレスを掛けて加速寿命試験する工程と、前
記試験工程後、非酸化性雰囲気で前記配線基板に突起電
極を設ける工程とを有することを特徴とするボールグリ
ッドアレイ型半導体装置の製造方法。
2. A step of attaching a semiconductor chip to a wiring board, a step of electrically connecting a wiring of the wiring board and an electrode of the semiconductor chip, and a step of sealing the semiconductor chip and the electrical connection means with a sealing body. A ball grid comprising: a step of covering; a step of performing an accelerated life test by applying an electrical stress to the semiconductor chip; and a step of providing a protruding electrode on the wiring substrate in a non-oxidizing atmosphere after the test step. An array type semiconductor device manufacturing method.
【請求項3】 配線基板に半導体チップを取り付ける工
程と、前記配線基板の配線と前記半導体チップの電極の
電気的接続をとる工程と、前記半導体チップや前記電気
的な接続手段を封止体で覆う工程と、前記半導体チップ
を取り付けた配線基板をバーンイン試験する工程と、前
記バーンイン試験する工程の後、非酸化性雰囲気で前記
配線基板に突起電極を設ける工程とを有することを特徴
とするボールグリッドアレイ型半導体装置の製造方法。
3. A step of attaching a semiconductor chip to a wiring board, a step of electrically connecting a wiring of the wiring board to an electrode of the semiconductor chip, and a step of sealing the semiconductor chip and the electrical connection means with a sealing body. A ball, comprising: a step of covering, a step of performing a burn-in test on the wiring board on which the semiconductor chip is mounted, and a step of providing a projecting electrode on the wiring board in a non-oxidizing atmosphere after the step of performing the burn-in test. A method for manufacturing a grid array type semiconductor device.
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