JP2010088245A - 部分共振型昇圧コンバータ制御回路 - Google Patents

Abstract

【課題】マルチフェーズの部分共振型コンバータにおける昇圧用スイッチング素子のオン、オフを制御するためのＰＷＭ制御信号のデューティが非常に小さいときでも昇圧後の電圧を所望な電圧にさせることが可能な部分共振型昇圧コンバータを提供することを目的とする。
【解決手段】制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ１のハイレベル時間が制御信号ＳＲ１のハイレベル時間よりも短い場合、昇圧用スイッチング素子４６、部分共振用スイッチング素子５２、及びスイッチング素子５６を停止させ、制御信号ＰＷＭ１、２の１周期内において、制御信号ＰＷＭ２のハイレベル時間が制御信号ＳＲ２のハイレベル時間よりも短い場合、昇圧用スイッチング素子４５、部分共振用スイッチング素子５１、及びスイッチング素子５５を停止させる。
【選択図】図１

Description

本発明は、マルチフェーズの部分共振型昇圧コンバータを制御する部分共振型昇圧コンバータ制御回路に関する。

図３は、従来のマルチフェーズの部分共振型昇圧コンバータ制御回路を示す図である。
図３に示す部分共振型昇圧コンバータ４０は、平滑用のコンデンサ４１、４２と、昇圧用インダクタ４３（第１の昇圧用インダクタ）と、昇圧用インダクタ４４（第２の昇圧用インダクタ）と、昇圧用スイッチング素子４５（第１の昇圧用スイッチング素子）と、昇圧用スイッチング素子４６（第２の昇圧用スイッチング素子）と、コンデンサ４７、４８と、部分共振用インダクタ４９（第１の部分共振用インダクタ）と、部分共振用インダクタ５０（第２の部分共振用インダクタ）と、部分共振用スイッチング素子５１（第１の部分共振用スイッチング素子）と、部分共振用スイッチング素子５２（第２の部分共振用スイッチング素子）と、ダイオード５３、５４と、スイッチング素子５５（第１の降圧用スイッチング素子）と、スイッチング素子５６（第２の降圧用スイッチング素子）とを備えて構成されている。なお、昇圧用スイッチング素子４５、４６、部分共振用スイッチング素子５１、５２、及びスイッチング素子５５、５６は、それぞれ、ＭＯＳＦＥＴにより構成されているものとする。

図３に示す部分共振型昇圧コンバータ制御回路５７は、ゲート制御ロジック部５８、５９を備えて構成されている。
ゲート制御ロジック部５８は、制御信号ＰＷＭ１（第１の制御信号）（外部から入力されるパルス信号）、昇圧用スイッチング素子４５にかかる電圧ＶＳＷ１、及びダイオード５３を介して部分共振用スイッチング素子５１にかかる電圧ＶＳＷＲ１に基づいて、昇圧用スイッチング素子４５のオン、オフを制御するための制御信号Ｓ１、部分共振用スイッチング素子５１のオン、オフを制御するための制御信号ＳＲ１、及びスイッチング素子５５のオン、オフを制御するための制御信号ＳＳ１を出力する。

ゲート制御ロジック部５９は、制御信号ＰＷＭ２（第２の制御信号）（外部から入力されるパルス信号）、昇圧用スイッチング素子４６にかかる電圧ＶＳＷ２、及びダイオード５４を介して部分共振用スイッチング素子５２にかかる電圧ＶＳＷＲ２に基づいて、昇圧用スイッチング素子４６のオン、オフを制御するための制御信号Ｓ２、部分共振用スイッチング素子５２のオン、オフを制御するための制御信号ＳＲ２、及びスイッチング素子５６のオン、オフを制御するための制御信号ＳＳ２を出力する。

図４は、制御信号ＰＷＭ１、制御信号ＳＲ１、制御信号Ｓ１、制御信号ＳＳ１、電圧ＶＳＷ１、電圧ＶＳＷＲ１（破線）、昇圧用インダクタ４３に流れる電流ＩＬ１、及び部分共振用インダクタ４９に流れる電流ＩＬＲ１（破線）のタイミングチャートを示す図である。なお、制御信号ＰＷＭ２、制御信号ＳＲ２、制御信号Ｓ２、制御信号ＳＳ２、電圧ＶＳＷ２、電圧ＶＳＷＲ２、昇圧用インダクタ４４に流れる電流ＩＬ２、及び部分共振用インダクタ５０に流れる電流ＩＬＲ２は、それぞれ、図４に示すタイミングチャートと１８０度位相が異なるだけであるため図示を省略する。

まず、ゲート制御ロジック部５８は、制御信号ＰＷＭ１がハイレベルになると、部分共振用スイッチング素子５１をオンさせるために制御信号ＳＲ１をハイレベルにして、所定
のデッドタイム経過後、スイッチング素子５５をオフさせるために制御信号ＳＳ１をローレベルにする。

次に、部分共振用スイッチング素子５１がオンすると、電圧ＶＳＷＲ１が電源６０の電圧Ｖｉｎよりも下降し、電流ＩＬＲ１が増加する。このとき、昇圧用インダクタ４３と部分共振用インダクタ４９とのトランス結合により、電流ＩＬ１は減少する。

次に、電流ＩＬＲ１が電流ＩＬ１よりも増加すると、電圧ＶＳＷ１が下降する。
そして、電圧ＶＳＷ１が電圧Ｖｔｈ１（第１の所定電圧）（ゼロよりも少し高い正の電圧）以下になると、ゲート制御ロジック部５８は、昇圧用スイッチング素子４５をオンさせるために制御信号Ｓ１をハイレベルにする。

次に、電圧ＶＳＷ１がゼロになると、昇圧用インダクタ４３と部分共振用インダクタ４９とのトランス結合により、電流ＩＬＲ１が減少する。
次に、電流ＩＬＲ１がゼロになると、昇圧用インダクタ４３と部分共振用インダクタ４９との巻線比により、電圧ＶＳＷＲ１がさらに下降する。

次に、電圧ＶＳＷＲ１が電圧Ｖｔｈ２（第２の所定電圧）（ゼロよりも少し低い負の電圧）以下になると、ゲート制御ロジック部５８は、部分共振用スイッチング素子５１をオフさせるために制御信号ＳＲ１をローレベルにする。

そして、制御信号ＰＷＭ１がローレベルになると、ゲート制御ロジック部５８は、昇圧用スイッチング素子４５をオフさせるために制御信号Ｓ１をローレベルにして、所定のデッドタイム経過後、スイッチング素子５５をオンさせるために制御信号ＳＳ１をハイレベルにする。昇圧用スイッチング素子４５がオフすると、電圧ＶＳＷ１及び電圧ＶＳＷＲ１がそれぞれ電圧Ｖｏｕｔまで上昇する。

すなわち、制御信号ＰＷＭ１がハイレベル（制御信号ＰＷＭ２がローレベル）のとき、昇圧用スイッチング素子４５とスイッチング素子５６とがオンすると共に昇圧用スイッチング素子４６とスイッチング素子５５とがオフし、制御信号ＰＷＭ１がローレベル（制御信号ＰＷＭ２がハイレベル）のとき、昇圧用スイッチング素子４５とスイッチング素子５６とがオフすると共に昇圧用スイッチング素子４６とスイッチング素子５５とがオンする。これにより、電源６０の電圧Ｖｉｎを電圧Ｖｏｕｔに昇圧して負荷６１に印加させることができる。（例えば、特許文献１参照）
また、制御信号ＰＷＭ１がハイレベルになると、昇圧用スイッチング素子４５よりも先に部分共振用スイッチング素子５１をオンさせて電圧ＶＳＷ１がゼロになった後、昇圧用スイッチング素子４５をオンさせているので、昇圧用スイッチング素子４５をＺＶＳ（ゼロボルトスイッチング）制御でオンさせることができる。また、昇圧用スイッチング素子４５をオンさせて電流ＩＬＲ１がゼロになった後、部分共振用スイッチング素子５１をオフさせているので、部分共振用スイッチング素子５１をＺＣＳ（ゼロカレントスイッチング）制御でオフさせることができる。なお、昇圧用スイッチング素子４６のＺＶＳ制御や部分共振用スイッチング素子５２のＺＣＳ制御も同様である。

また、部分共振用スイッチング素子５１、５２がオフして電流ＩＬＲ１、ＩＬＲ２がゼロになった後、昇圧用スイッチング素子４５、４６がオフするため、制御信号ＰＷＭ１のデューティが非常に小さいとき（図４参照）や制御信号ＰＷＭ２のデューティが非常に小さいときでも、昇圧用スイッチング素子４５、４６をＺＣＳ制御でオフさせることができる。

また、上記ＺＶＳ制御及び上記ＺＣＳ制御を行うために必要な部分共振用インダクタ４９、５０がそれぞれ昇圧用インダクタ４３、４４と共にトランスとして一体に構成されるため、部品点数の削減が図られている。

また、スイッチング素子５５、５６を備えているため、制御信号ＰＷＭ１、２のそれぞれのデューティを制御することにより、負荷６１から出力される電圧を降圧して電源６０に印加させることができる。すなわち、部分共振用昇圧コンバータ４０を降圧コンバータとして使用することができる。
特開２００５−２６１０５９号公報

しかしなから、上記部分共振型昇圧コンバータ制御回路５７では、上述したように、昇圧用スイッチング素子４５がオンしてから電流ＩＬＲ１がゼロになるまでの時間（部分共振時間）の間、部分共振用スイッチング素子５１をオフさせることができないため、制御信号ＰＷＭ１のデューティが非常に小さく制御信号ＰＷＭ１のハイレベル時間が部分共振時間よりも短い場合、部分共振用スイッチング素子５１のオン時間や昇圧用スイッチング素子４５のオン時間が制御信号ＰＷＭ１のハイレベル時間よりも長くなってしまい昇圧後の電圧Ｖｏｕｔが所望な電圧にならなくなるおそれがあるという問題がある。このことは制御信号ＰＷＭ２のハイレベル時間が部分共振時間よりも短くなる場合も同様である。

そこで、本発明では、マルチフェーズの部分共振型コンバータにおける昇圧用スイッチング素子のオン、オフを制御するためのＰＷＭ制御信号のデューティが非常に小さいときでも昇圧後の電圧を所望な電圧にさせることが可能な部分共振型昇圧コンバータを提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明は、電源と負荷との間に並列接続される第１及び第２の昇圧用インダクタと、前記第１の昇圧用インダクタ及び前記負荷の接続点とグランドとの間に設けられる第１の昇圧用スイッチング素子と、前記第２の昇圧用インダクタ及び前記負荷の接続点と前記グランドとの間に設けられる第２の昇圧用スイッチング素子と、前記第１の昇圧用インダクタと共にトランスを構成し前記第１の昇圧用インダクタ及び前記第１の昇圧用スイッチング素子の接続点に一方端が接続される第１の部分共振用インダクタと、前記第１の部分共振用インダクタの他方端と前記グランドとの間に設けられる第１の部分共振用スイッチング素子と、前記第２の昇圧用インダクタと共にトランスを構成し前記第２の昇圧用インダクタと前記第２の昇圧用スイッチング素子との接続点に一方端が接続される第２の部分共振用インダクタと、前記第２の部分共振用インダクタの他方端と前記グランドとの間に設けられる第２の部分共振用スイッチング素子とを備え、第１の制御信号に基づいて前記第１の昇圧用スイッチング素子及び前記第１の部分共振用スイッチング素子のそれぞれのオン、オフが制御されると共に、前記第１の制御信号と所定の位相差をもつ第２の制御信号に基づいて前記第２の昇圧用スイッチング素子及び前記第２の部分共振用スイッチング素子のそれぞれのオン、オフが制御されることにより前記電源の電圧が昇圧されて前記負荷に印加される部分共振型昇圧コンバータにおいて、前記第１の制御信号がハイレベルになると、前記第１の部分共振用スイッチング素子をオンさせ、前記第１の昇圧用スイッチング素子に印加される電圧が第１の所定電圧以下になると、前記第１の昇圧用スイッチング素子をオンさせ、前記第１の部分共振用スイッチング素子に印加される電圧が第２の所定電圧以下になると、前記第１の部分共振用スイッチング素子をオフさせ、前記第
１の制御信号がローレベルになり、かつ、前記第１の部分共振用スイッチング素子がオフすると、前記第１の昇圧用スイッチング素子をオフさせると共に、前記第２の制御信号がハイレベルになると、前記第２の部分共振用スイッチング素子をオンさせ、前記第２の昇圧用スイッチング素子に印加される電圧が前記第１の所定電圧以下になると、前記第２の昇圧用スイッチング素子をオンさせ、前記第２の部分共振用スイッチング素子に印加される電圧が前記第２の所定電圧以下になると、前記第２の部分共振用スイッチング素子をオフさせ、前記第２の制御信号がローレベルになり、かつ、前記第２の部分共振用スイッチング素子がオフすると、前記第２の昇圧用スイッチング素子をオフさせる部分共振型昇圧コンバータ制御回路であって、前記第１及び第２の制御信号の同一の１周期内において、前記第１の制御信号のハイレベル時間が前記第１の部分共振用スイッチング素子のオン時間よりも短いとき、前記第２の部分共振用スイッチング素子をオンさせないと共に、前記第１及び第２の制御信号の同一の１周期内において、前記第２の制御信号のハイレベル時間が前記第２の部分共振用スイッチング素子のオン時間よりも短いとき、前記第１の部分共振用スイッチング素子をオンさせない。

これにより、ＰＷＭ制御信号のハイレベル時間が部分共振時間よりも短い場合において、第１及び第２の制御信号の同一の１周期内において、第１の昇圧用スイッチング素子及び第１の部分共振用スイッチング素子と、第２の昇圧用スイッチング素子及び第２の部分共振用スイッチング素子のどちらかを停止させることができるので、その周期内におけるスイッチング素子全体のデューティを見かけ上小さくさせることができ、ＰＷＭ制御信号のハイレベル時間が部分共振時間よりも短い場合でも昇圧後の電圧を所望な電圧にさせることができる。

また、上記部分共振型昇圧コンバータ制御回路は、前記第１の昇圧用インダクタと前記負荷との間に設けられる第１の降圧用スイッチング素子及び前記第２の昇圧用インダクタと前記負荷との間に設けられる第２の降圧用スイッチング素子のそれぞれのオン、オフを制御することにより前記負荷から出力される電圧を降圧して前記電源に印加させるように構成してもよい。

本発明によれば、マルチフェーズの部分共振型コンバータにおける昇圧用スイッチング素子のオン、オフを制御するためのＰＷＭ制御信号のデューティが非常に小さいときでも昇圧後の電圧を所望な電圧にさせることができる。

以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の部分共振型昇圧コンバータ制御回路を示す図である。なお、図３に示す構成と同じ構成には同じ符号を付しその説明を省略する。

図１に示す部分共振型昇圧コンバータ制御回路１は、ゲート制御ロジック部５８、５９と、ＰＷＭ低デューティ判定回路２とを備えて構成されている。
ゲート制御ロジック部５８、５９は、それぞれ、１ショットパルス回路３と、コンパレータ４〜６と、電圧Ｖｔｈ２を出力する定電圧源７と、電圧Ｖｔｈ１を出力する定電圧源８と、インバータ９、１０と、ＯＲ回路１１、１２と、ＮＡＮＤ回路１３〜１６と、ＮＯＲ回路１７〜２０とを備えて構成されている。

ＰＷＭ低デューティ判定回路２は、１ショットパルス回路２１、２２と、ＳＲ型のフリップフロップ２３、２４と、インバータ２５〜２８と、ＡＮＤ回路２９〜３２とを備えて
構成されている。

図２は、制御信号ＰＷＭ１、制御信号ＰＷＭ２、フリップフロップ２３のＱ＿端子から出力される信号ＱＢ１、フリップフロップ２４のＱ＿から出力される信号ＱＢ２、制御信号ＳＲ１、ＳＲ２、制御信号Ｓ１、Ｓ２、及び制御信号ＳＳ１、ＳＳ２のタイミングチャートを示す図である。

まず、制御信号ＰＷＭ１がハイレベルになると、ＰＷＭ低デューティ判定回路２のＡＮＤ回路２９からゲート制御ロジック部５８の１ショットパルス回路３に出力される信号がハイレベルになり、１ショットパルス回路３からＯＲ回路１１にパルスが１つ出力され、そのパルスの立上りタイミングでＯＲ回路１１から部分共振型昇圧コンバータ４０の部分共振用スイッチング素子５１のゲートに出力される制御信号ＳＲ１がハイレベルになり、部分共振用スイッチング素子５１がオンする。

部分共振用スイッチング素子５１は、ＺＣＳ制御のため、部分共振時間の間、オンした後、部分共振用スイッチング素子５１に流れる電流ＩＬＲ１がゼロになるまでオフしないため、制御信号ＰＷＭ１のハイレベル時間が部分共振時間よりも短いと、制御信号ＰＷＭ１がローレベルで、且つ、制御信号ＳＲ１がハイレベルの期間（１）が発生する。この期間（１）では、ＰＷＭ低デューティ判定回路２のＡＮＤ回路３０に入力される２つの信号は共にハイレベルになり、ＡＮＤ回路３０からフリップフロップ２３のＳ端子に入力される信号はハイレベルになる。

そして、フリップフロップ２３のＳ端子に入力される信号がハイレベルになると、フリップフロップ２３のＱ＿端子からＡＮＤ回路３１に出力される信号がローレベルになる。このフリップフロップ２３のＱ＿端子からＡＮＤ回路３１に出力されるローレベルの信号は、制御信号ＰＷＭ２がハイレベルからローレベルに切り替わり、インバータ２７から１ショットパルス回路２１に出力される信号がハイレベルになり、１ショットパルス回路２１からフリップフロップ２３のＲ端子にパルスが出力されるまで保持される。すなわち、制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ１のハイレベル時間が制御信号ＳＲ１のハイレベル時間よりも短いと、制御信号ＰＷＭ２がハイレベルになっても、ＡＮＤ回路３１からゲート制御ロジック部５９の１ショットパルス回路３に出力される信号がローレベルに保持される。

従って、制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ１のハイレベル時間が制御信号ＳＲ１のハイレベル時間よりも短くなるような制御信号ＰＷＭ１のデューティが非常に小さい場合、制御信号ＰＷＭ２のハイレベルに対応するハイレベルの制御信号ＳＲ２がゲート制御ロジック部５９から部分共振型昇圧コンバータ４０のスイッチング素子５２のゲートに出力されず、その制御信号ＰＷＭ１、２の同一の１周期内において、部分共振用スイッチング素子５２や昇圧用スイッチング素子４６などが停止する。

すなわち、制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ１のデューティが非常に小さい場合、昇圧用スイッチング素子４６、部分共振用スイッチング素子５２、及びスイッチング素子５６のそれぞれのオン動作が無視される。

同様に、制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ２のデューティが非常に小さい場合、昇圧用スイッチング素子４５、部分共振用スイッチング素子５１、及びスイッチング素子５５のそれぞれのオン動作が無視される。

これにより、制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ１又は制御信号ＰＷＭ２のデューティが非常に小さい場合、昇圧用スイッチング素子４５、部分
共振用スイッチング素子５１、及びスイッチング素子５５と、昇圧用スイッチング素子４６、部分共振用スイッチング素子５２、及びスイッチング素子５６のどちらかを停止させることができるので、その１周期内におけるスイッチング素子全体のデューティを見かけ上小さくさせることができ、ＺＶＳ制御による昇圧用スイッチング素子４５、４６のオン動作やＺＣＳ制御による部分共振用スイッチング素子５１、５２のオフ動作を行う場合において、制御信号ＰＷＭ１、２のデューティが非常に小さいときでも昇圧後の電圧Ｖｏｕｔを所望な電圧にさせることができる。

また、制御信号ＰＷＭ１、２の同一の１周期内において、制御信号ＰＷＭ１又は制御信号ＰＷＭ２のデューティが非常に小さい場合、その１周期内におけるスイッチング素子全体のデューティを見かけ上小さくさせることができるので、ＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）制御により昇圧用スイッチング素子４５、４６などのオン、オフを制御する場合に比べて、高速にスイッチング素子全体のデューティを見かけ上小さくさせることができる。

なお、本実施形態の部分共振型昇圧コンバータ４０において、スイッチング素子５５、５６の代わりにアノードが昇圧用インダクタ４３、４４に接続されるダイオードを採用してもよい。

また、本実施形態の部分共振型昇圧コンバータ４０は、昇圧用インダクタ４３及び昇圧用スイッチング素子４５などからなるフェーズと、昇圧用インダクタ４４及び昇圧用スイッチング素子４６などからなるフェーズとを備える２フェーズの部分共振型昇圧コンバータであるが、３フェーズ以上を備える部分共振型昇圧コンバータ４０を構成してもよい。３フェーズ以上を備える場合、スイッチング素子全体の見かけ上の最低デューティは、（部分共振時間）×（ＰＷＭ制御信号の周波数）／（フェーズ数）になる。

以下、部分共振型昇圧コンバータ４０の各素子の接続関係を説明する。
昇圧用インダクタ４３、４４はスイッチング素子５５、５６を介して互いに並列接続され電源６０と負荷６１との間に設けられている。コンデンサ４１は昇圧用インダクタ４３の一方端及び昇圧用インダクタ４４の一方端の接続点とグランドとの間に設けられている。コンデンサ４２はスイッチング素子５５、５６の接続点とグランドとの間に設けられている。昇圧用スイッチング素子４５のドレインは昇圧用インダクタ４３の他方端に接続され、昇圧用スイッチング素子４５のソースはグランドに接続されている。昇圧用スイッチング素子４６のドレインは昇圧用インダクタ４４の他方端に接続され、昇圧用スイッチング素子４６のソースはグランドに接続されている。部分共振用インダクタ４９の一方端は昇圧用インダクタ４３及び昇圧用スイッチング素子４５の接続点に接続され、部分共振用インダクタ４９の他方端はダイオード５３のアノードに接続されている。部分共振用インダクタ５０の一方端は昇圧用インダクタ４４及び昇圧用スイッチング素子４６の接続点に接続され、部分共振用インダクタ５０の他方端はダイオード５４のアノードに接続されている。部分共振用スイッチング素子５１のドレインはダイオード５３のカソードに接続され、部分共振用スイッチング素子５１のソースはグランドに接続されている。部分共振用スイッチング素子５２のドレインはダイオード５４のカソードに接続され、部分共振用スイッチング素子５２のソースはグランドに接続されている。コンデンサ４７は昇圧用インダクタ４３及び昇圧用スイッチング素子４５の接続点とグランドとの間に設けられ、コンデンサ４８は昇圧用インダクタ４４及び昇圧用スイッチング素子４６の接続点とグランドとの間に設けられている。

本発明の実施形態の部分共振型昇圧コンバータ制御回路を示す図である。 本発明の実施形態の部分共振型昇圧コンバータにおけるタイミングチャートを示す図である。 従来の部分共振型昇圧コンバータ制御回路を示す図である。 従来の部分共振型昇圧コンバータにおけるタイミングチャートを示す図である。

符号の説明

１ 部分共振型昇圧コンバータ制御回路
２ ＰＷＭ低デューティ判定回路
３ １ショットパルス回路
４〜６ コンパレータ
７、８ 定電圧源
９、１０ インバータ
１１、１２ ＯＲ回路
１３〜１６ ＮＡＮＤ回路
１７〜２０ ＮＯＲ回路
２１、２２ １ショットパルス回路
２３、２４ フリップフロップ
２５〜２８ インバータ
２９〜３２ ＡＮＤ回路
４０ 部分共振型昇圧コンバータ
４１、４２ コンデンサ
４３、４４ 昇圧用インダクタ
４５、４６ 昇圧用スイッチング素子
４７、４８ コンデンサ
４９、５０ 部分共振用インダクタ
５１、５２ 部分共振用スイッチング素子
５３、５４ ダイオード
５５、５６ スイッチング素子
５７ 部分共振型昇圧コンバータ制御回路
５８、５９ ゲート制御ロジック部
６０ 電源
６１ 負荷

Claims (2)

1. 電源と負荷との間に並列接続される第１及び第２の昇圧用インダクタと、前記第１の昇圧用インダクタ及び前記負荷の接続点とグランドとの間に設けられる第１の昇圧用スイッチング素子と、前記第２の昇圧用インダクタ及び前記負荷の接続点と前記グランドとの間に設けられる第２の昇圧用スイッチング素子と、前記第１の昇圧用インダクタと共にトランスを構成し前記第１の昇圧用インダクタ及び前記第１の昇圧用スイッチング素子の接続点に一方端が接続される第１の部分共振用インダクタと、前記第１の部分共振用インダクタの他方端と前記グランドとの間に設けられる第１の部分共振用スイッチング素子と、前記第２の昇圧用インダクタと共にトランスを構成し前記第２の昇圧用インダクタと前記第２の昇圧用スイッチング素子との接続点に一方端が接続される第２の部分共振用インダクタと、前記第２の部分共振用インダクタの他方端と前記グランドとの間に設けられる第２の部分共振用スイッチング素子とを備え、第１の制御信号に基づいて前記第１の昇圧用スイッチング素子及び前記第１の部分共振用スイッチング素子のそれぞれのオン、オフが制御されると共に、前記第１の制御信号と所定の位相差をもつ第２の制御信号に基づいて前記第２の昇圧用スイッチング素子及び前記第２の部分共振用スイッチング素子のそれぞれのオン、オフが制御されることにより前記電源の電圧が昇圧されて前記負荷に印加される部分共振型昇圧コンバータにおいて、前記第１の制御信号がハイレベルになると、前記第１の部分共振用スイッチング素子をオンさせ、前記第１の昇圧用スイッチング素子に印加される電圧が第１の所定電圧以下になると、前記第１の昇圧用スイッチング素子をオンさせ、前記第１の部分共振用スイッチング素子に印加される電圧が第２の所定電圧以下になると、前記第１の部分共振用スイッチング素子をオフさせ、前記第１の制御信号がローレベルになり、かつ、前記第１の部分共振用スイッチング素子がオフすると、前記第１の昇圧用スイッチング素子をオフさせると共に、前記第２の制御信号がハイレベルになると、前記第２の部分共振用スイッチング素子をオンさせ、前記第２の昇圧用スイッチング素子に印加される電圧が前記第１の所定電圧以下になると、前記第２の昇圧用スイッチング素子をオンさせ、前記第２の部分共振用スイッチング素子に印加される電圧が前記第２の所定電圧以下になると、前記第２の部分共振用スイッチング素子をオフさせ、前記第２の制御信号がローレベルになり、かつ、前記第２の部分共振用スイッチング素子がオフすると、前記第２の昇圧用スイッチング素子をオフさせる部分共振型昇圧コンバータ制御回路であって、
   前記第１及び第２の制御信号の同一の１周期内において、前記第１の制御信号のハイレベル時間が前記第１の部分共振用スイッチング素子のオン時間よりも短いとき、前記第２の部分共振用スイッチング素子をオンさせないと共に、前記第１及び第２の制御信号の同一の１周期内において、前記第２の制御信号のハイレベル時間が前記第２の部分共振用スイッチング素子のオン時間よりも短いとき、前記第１の部分共振用スイッチング素子をオンさせない、
   ことを特徴とする部分共振型昇圧コンバータ制御回路。
2. 請求項１に記載の部分共振型昇圧コンバータ制御回路であって、
   前記第１の昇圧用インダクタと前記負荷との間に設けられる第１の降圧用スイッチング素子及び前記第２の昇圧用インダクタと前記負荷との間に設けられる第２の降圧用スイッチング素子のそれぞれのオン、オフを制御することにより前記負荷から出力される電圧を降圧して前記電源に印加させる
   ことを特徴とする部分共振型昇圧コンバータ制御回路。