JP2010087243A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】電気特性を高い精度で予測し、かつその予測式を用いて電気特性を一定化制御する、半導体装置の製造方法を提供する。
【解決手段】まず、半導体装置の製造途中で、半導体装置の拡散パラメータの値が取得される。次いで、後続の工程において実施される所定処理により決定される拡散パラメータのターゲット値が算出される。当該拡散パラメータは、予め取得された電気特性予測式に、取得された拡散パラメータの値と所望の電気特性値とを代入することにより算出される。電気特性予測式とは、半導体装置の電気特性と複数種の拡散パラメータとの対応関係を示す式である。続いて、当該ターゲット値を実現する、後続工程の所定処理の処理条件が決定される。そして、決定された処理条件で、後続工程の所定処理が実施される。
【選択図】図４

Description

本発明は、半導体装置の製造方法に関し、特に、異なるウェーハ上に形成される半導体装置の電気特性を均一化することができる半導体装置の製造方法に関する。
半導体装置の製造工程では、露光装置、注入装置、熱処理装置、成膜装置、エッチング装置、研磨装置等の様々な設備（以下、半導体製造装置という。）が使用されている。このような半導体製造装置の装置状態の変動に起因する加工ばらつきは、半導体装置の電気特性に影響する。特に、近年の微細なパターンにより構成される半導体装置では、半導体製造装置の仕様内での装置状態の変動であっても、電気特性への影響が半導体装置の製造歩留低下として顕在化するようになっている。このような半導体製造装置の加工ばらつきに起因する電気特性変動を抑制するため、半導体装置の製造工程では、各工程において、仕上がり寸法や膜厚などの拡散パラメータが所定のターゲット値となるように制御するＡＰＣ（Advanced Process Control）が実施されている。
また、半導体装置の加工（ウェーハ処理）に関する全ての特性値（パターンの仕上がり寸法測定値や膜厚測定値などの拡散パラメータ、および加工に使用した半導体製造装置での加工条件等の設備パラメータ等）から電気特性を予測する式を作成し、当該予測式を用いて各工程において電気特性値を予測する手法も提案されている（例えば、特許文献１等参照。）。当該手法では、製造途中において、上記特性値の実データがない場合は予測式に初期設定値を入力しておき、実データが収集できた際に初期設定値を実データに置き換えることで、各工程での電気特性を予測する。そして、予測式により算出される電気特性の予測値と、電気特性のターゲット値とのずれが大きくなった場合に、その電気特性を加工条件により調整することが可能な後続の工程で、電気特性を調整する加工を実施する。これにより、半導体装置の電気特性を一定化できるとされている。
特表２００５-５３６８８７号公報
上述のＡＰＣにおいて、各工程における拡散パラメータを、ばらつきが少なく、かつターゲット値に近く制御するためには、半導体製造装置の状態変化によるエッチングレート、研磨速度等の加工特性の変動を常に把握しておく必要がある。そのため、この種のＡＰＣが実施される半導体製造装置では、加工後のウェーハを用いて加工結果を示す物理量を検査することにより、加工特性変動が検出されている。しかしながら、半導体製造装置において加工がなされた全ウェーハの検査を行うことはコストの観点から現実的ではなく、実際には、一部のウェーハ（モニタウェーハ）に対して実施された検査により、加工特性変動の検出が行われている。このため、半導体製造装置の加工特性変動をウェーハごとに検出することができず、ＡＰＣを実施した場合でも拡散パラメータは、ある一定のばらつきを有してしまう。したがって、ＡＰＣを実施した場合であっても、電気特性に影響を与える拡散パラメータの全てを完全にターゲット値に制御することは困難である。結果として、拡散パラメータのばらつきにより半導体装置の電気特性がばらつき、製造歩留りが低下することになる。
また、上記特許文献１に開示された手法では、予測式は、ウェーハ処理に関する全ての特性値を対象としたモデリング化がなされており、拡散パラメータと設備パラメータとが同一次元（同格）で扱われている。また、予測式は統計モデルであって、一般化されていないため、予測精度が常に保証されるとは限らない。したがって、その予測式による電気特性の制御を常に実現することは困難である。
本発明はこのような問題点に鑑みて提案されたものであって、電気特性を高い精度で予測し、かつその予測式を用いて電気特性を一定化制御する、半導体装置の製造方法を提供することを目的とする。
以上の目的を達成するために、本発明では以下の手段を採用している。本発明は、半導体基板上に堆積される膜の厚さや、パターンの仕上がり寸法等の加工形状を反映する拡散パラメータにより電気特性を表現した電気特性予測式を用いて、異なるウェーハ上に形成される半導体装置の電気特性の均一化を実現する点に特徴がある。従来、全工程完了時、あるいは所定工程完了時に実施されていた電気測定の結果が、このような電気特性予測式により高精度に予測できることは、本願発明者らが新たに見出した知見である。
本発明に係る第１の態様の半導体装置の製造方法は、複数の工程を含む半導体装置の製造工程に適用される。当該半導体装置の製造方法では、まず、半導体装置の製造途中で、半導体装置の拡散パラメータの値が取得される。次いで、ＡＰＣ技術を用いて半導体装置の電気特性を制御するために、後続の工程において実施される所定処理により決定される拡散パラメータのターゲット値が算出される。当該拡散パラメータは、取得された拡散パラメータの値および所望の電気特性値を、予め取得された電気特性予測式に代入することにより算出される。ここで、電気特性予測式とは、半導体装置の電気特性と複数種の拡散パラメータとの対応関係を示す式である。続いて、当該ターゲット値を実現する、後続工程の所定処理の処理条件が決定される。そして、決定された処理条件で後続工程の所定処理が実施される。
この半導体装置の製造方法によれば、所望の電気特性を有する半導体装置を製造することができ、ウェーハ間の電気特性ばらつきを抑制することができる。その結果、製造歩留りの低下を抑制することができる。
上記半導体装置の製造方法において、半導体装置の拡散パラメータ値は、直接測定された測定値であってもよく、計算値であってもよい。すなわち、少なくとも１つの半導体装置の拡散パラメータの値は、当該拡散パラメータを決定する所定処理を実施する製造装置において当該半導体装置が処理されたときに取得された設備パラメータの値を、予め取得された拡散パラメータ算出式に代入することにより取得することができる。ここで、拡散パラメータ算出式とは、拡散パラメータと当該拡散パラメータを決定する所定処理を実施する製造装置の設備パラメータとの対応関係を示す式である。また、設備パラメータは、所定処理実施中の製造装置の状態を示すパラメータを指す。
このようにすれば、拡散パラメータを現実に測定できない場合であっても、ウェーハごとの拡散パラメータを取得することができ、ウェーハごとに個別に電気特性を予測することができる。
例えば、上記複数の工程は、半導体基板上に形成された絶縁膜に凹部を形成する工程、凹部が形成された絶縁膜上に導電膜を堆積し、前記凹部を前記導電膜により埋め込む工程、前記凹部を除く絶縁膜上の導電膜を研磨除去し、配線を形成する工程を含むことができる。この場合、上記取得される拡散パラメータは、凹部の深さ、凹部の開口幅および研磨前の絶縁膜の膜厚である。上記電気特性は配線の電気抵抗である。上記後続工程において決定される拡散パラメータが研磨後の絶縁膜の膜厚である。そして、上記処理条件が研磨時間である。なお、配線には、層間絶縁膜を挟んで形成された配線を電気的に接続するビアが含まれる。
本発明に係る第２の態様の半導体装置の製造方法は、半導体基板上に形成された絶縁膜にエッチング装置を用いて凹部を形成する工程と、凹部が形成された絶縁膜上に導電膜を堆積し、前記凹部を前記導電膜により埋め込む工程と、前記凹部を除く絶縁膜上の導電膜を研磨装置を用いて研磨除去する工程とを含む半導体装置の製造工程に適用される。当該半導体装置の製造方法では、上記エッチング装置において特定の半導体基板が処理される際に、当該エッチング装置の設備パラメータの値が取得される。次いで、上記特定の半導体基板の絶縁膜に形成された凹部の深さが算出される。当該凹部深さは、上記取得した設備パラメータ値を、予め取得された凹部深さ算出式に代入することにより算出される。ここで、凹部深さ算出式とは、上記エッチング装置の上記設備パラメータと絶縁膜に形成される凹部の深さとの対応関係を示す式である。続いて、研磨装置の研磨速度が算出される。当該研磨速度は、既に実施された研磨において取得された研磨装置の設備パラメータの値を、予め取得された研磨速度算出式に代入することにより算出される。ここで、研磨速度算出式とは、上記研磨装置の上記設備パラメータと研磨速度との対応関係を示す式である。また、算出された研磨速度および上記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚により、当該特定の半導体基板に対して適用する研磨時間が算出される。そして、上記研磨装置において、算出された研磨時間にしたがって上記特定の半導体基板が研磨される。この研磨の際、研磨装置の設備パラメータの値が取得される。当該取得された研磨装置の設備パラメータ値と上記研磨速度算出式とにより算出された研磨速度と、上記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚とにより、当該特定の半導体基板の絶縁膜の研磨後残膜厚が算出される。研磨後残膜厚が算出されると、上記特定の半導体基板に形成された配線の電気抵抗値が算出される。当該電気抵抗値は、算出された上記特定の半導体基板の研磨後残膜厚および当該特定の半導体基板について算出された上記凹部深さを、予め取得された電気特性予測式に代入することにより算出される。ここで、電気特性予測式とは、凹部深さと研磨後残膜厚と電気抵抗との対応関係を示す式である。電気抵抗値が算出されると、算出された電気抵抗値が予め設定された規格範囲内であるか否かが判定される。判定の結果、算出された電気抵抗値が規格範囲外の低抵抗であった場合、上記電気特性予測式に基づいて追加研磨量が算出され、当該追加研磨量に応じた研磨が上記特定の半導体基板に対して実施される。
この半導体装置の製造方法によれば、所望の電気抵抗を有する半導体装置を製造することができ、ウェーハ間の配線抵抗ばらつきを抑制することができる。その結果、製造歩留りの低下を抑制することができる。また、規格外となるウェーハの一部を救済することができる。
本発明に係る第３の態様の半導体装置の製造方法は、半導体基板上に形成された絶縁膜にエッチング装置を用いて凹部を形成する工程と、凹部が形成された絶縁膜上に導電膜を堆積し、前記凹部を前記導電膜により埋め込む工程と、前記凹部を除く絶縁膜上の導電膜を研磨装置を用いて研磨除去する工程とを含む半導体装置の製造工程に適用される。当該半導体装置の製造方法では、上記エッチング装置において特定の半導体基板が処理される際に、当該エッチング装置の設備パラメータの値が取得される。次いで、上記特定の半導体基板の絶縁膜に形成された凹部の深さが算出される。当該凹部深さは、上記取得した設備パラメータ値を、予め取得された凹部深さ算出式に代入することにより算出される。ここで、凹部深さ算出式とは、上記エッチング装置の上記設備パラメータと絶縁膜に形成される凹部の深さとの対応関係を示す式である。続いて、研磨装置の研磨速度が算出される。当該研磨速度は、既に実施された研磨において取得された研磨装置の設備パラメータの値を、予め取得された研磨速度算出式に代入することにより算出される。ここで、研磨速度算出式とは、上記研磨装置の上記設備パラメータと研磨速度との対応関係を示す式である。また、算出された研磨速度および上記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚により、当該特定の半導体基板に対して適用する研磨時間が算出される。当該算出された研磨速度および上記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚により、当該特定の半導体基板の絶縁膜の研磨後残膜厚が予測される。当該研磨後残膜厚および上記特定の半導体基板について算出された凹部深さにより、上記算出された研磨時間を適用した場合に上記特定の半導体基板に形成される配線の電気抵抗値が予測される。当該電気抵抗の予測値は、予め取得された電気特性予測式に研磨後残膜厚および凹部深さを代入することにより算出される。ここで、電気特性予測式とは、凹部深さと研磨後残膜厚と電気抵抗との対応関係を示す式である。電気抵抗の予測値が算出されると、当該電気抵抗予測値が予め設定された規格範囲内であるか否かが判定される。判定の結果、電気抵抗予測値が規格範囲内であった場合、上記研磨装置において、上記算出された研磨時間にしたがって上記特定の半導体基板が研磨される。また、電気抵抗予測値が規格範囲外であった場合、上記電気特性予測式に基づいて電気抵抗値が上記規格範囲内になる修正研磨量が算出される。そして、当該修正研磨量と上記研磨速度とにより研磨時間が算出され、上記研磨装置において、当該算出された研磨時間にしたがって上記特定の半導体基板が研磨される。
この半導体装置の製造方法によれば、所望の電気抵抗を有する半導体装置を製造することができ、ウェーハ間の配線抵抗ばらつきを抑制することができる。その結果、製造歩留りの低下を抑制することができる。また、規格外となるウェーハを救済することができる。
この半導体装置の製造方法では、さらに以下の手順を実施することができる。まず、上記研磨装置において、上記特定の半導体基板に対して研磨が実施されたときに、当該研磨時の研磨装置の設備パラメータの値が取得される。次いで、当該取得された研磨装置の設備パラメータ値と上記研磨速度算出式とにより算出された研磨速度と、上記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚とにより、当該特定の半導体基板の絶縁膜の研磨後残膜厚が算出される。算出された研磨後残膜厚および当該特定の半導体基板について算出された上記凹部深さを、上記電気特性予測式に代入することにより、上記特定の半導体基板に形成された配線の電気抵抗値が算出される。そして、研磨後に算出された電気抵抗値が予め設定された規格範囲内であるか否かが判定される。これにより、電気抵抗値の予測値と研磨後ウェーハの電気抵抗値との間に大きな乖離があった場合でも、このようなウェーハを検出することができる。
さらに、この半導体装置の製造方法では、研磨後に算出された電気抵抗値が予め設定された規格範囲内であるか否かを判定した結果、算出された電気抵抗値が規格範囲外の低抵抗であった場合、上記電気特性予測式に基づいて追加研磨量を算出し、当該追加研磨量に応じた研磨を実施してもよい。これにより、ウェーハ間の配線抵抗ばらつきをさらに抑制することができる。
以上のように、本発明によれば、電気特性を高い精度で予測し、かつその予測式を用いて電気特性を一定化制御する、半導体装置の製造方法を提供することができる。
以下、本発明の各実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、半導体装置の層間絶縁膜に埋め込み形成される配線に適用した事例により本発明を具体化している。なお、以下では、ビアホールおよびトレンチを、「凹部」と総称する場合がある。
（第１の実施形態）
本実施形態では、半導体装置の電気特性の予測式を使用した処理条件（加工条件）の決定手法について説明する。当該説明に先立ち、まず、当該予測式が適用される半導体装置の構造の具体例を、その製造過程とともに簡単に説明する。図１〜図３は、埋め込み配線を備える半導体装置における、配線の形成過程を示す図である。なお、図１（ａ）は配線が埋め込まれる凹部周辺部を示す拡大平面図であり、図１（ｂ）は図１（ａ）に示すＸ−Ｘ線における断面図である。また、図２、図３は、図１（ａ）のＸ−Ｘ線における断面図のみを示している。
まず、図１に示すように、所定位置に半導体素子が形成された半導体基板（図示せず）上に、シリコン酸化膜等からなる第１層間絶縁膜層１が堆積される。次いで、フォトリソグラフィー技術およびエッチング技術を適用することにより、第１層間絶縁膜１に、下層配線が埋設されるトレンチが形成される。当該トレンチが形成された第１層間絶縁膜１上には、窒化タンタル（ＴａＮ）などのバリア膜２、銅または銅合金からなる下地配線材料３が下層から順に堆積される。当該バリア膜２および下地配線材料３をＣＭＰ（Chemical Mechanical Polishing）により研磨することにより、第１層間絶縁膜１の表面を露出させると、バリア膜２と下地配線材料３とがトレンチに埋め込まれた下層配線が形成される。
次いで、下層配線が形成された第１層間絶縁膜１を覆う、シリコン窒化膜等からなるストッパ膜４と、シリコン酸化膜等からなる第２層間絶縁膜５とが下層から順に堆積される。第２層間絶縁膜５の所定位置には、リソグラフィー技術およびエッチング技術を適用することにより凹部が形成される。ここでは、凹部としてビアホール６を形成している。なお、図１（ａ）では、凹部の平面形状を円形にしているが矩形形状にすることもできる。また、第２層間絶縁膜５に形成される凹部は、ビアホール６に限らず埋め込み配線を構成するトレンチ（溝）であってもよい。
続いて、図２に示すようにビアホール６内にスパッタリング法等により、バリア膜７およびシード膜８が下層から順に形成された後、銅めっきにより、凹部内を含んで基板全面に銅めっき膜９が形成される。銅めっき膜９の形成後、例えば、ＣＭＰにより、ビアホール６外の第２層間絶縁膜５上の銅めっき膜９、シード膜８およびバリア膜７が除去される。これにより、ビアホール６内に充填した銅めっき膜９の表面と第２層間絶縁膜５の表面が同一平面になる。このようにして、図３に示すように、ビアホール６内にバリア膜７、シード膜８および銅めっき膜９からなる埋め込み配線が形成される。
以上のようにして形成される凹部に埋め込まれた配線では、配線の電気特性の１つである電気抵抗が、凹部の深さ、凹部の開口幅（凹部がビアホールである場合は開口径）、凹部が形成される層間絶縁膜の膜厚等に依存して変化する。
例えば、図１〜図３に示すビアでは、ビアホール６の開口径は、一般に、上部から下部へ向かうにつれて徐々に小さくなる。また、上部開口径が同一であるビアホール６であっても、ビアホール６が形成される層間絶縁膜（ここでは、第２層間絶縁膜５）の膜厚が異なると、下部開口径は同一にならない。したがって、上述のようにして形成されるビアでは、電気抵抗（ビア自身の電気抵抗、ビアと下層配線との接触抵抗、ビアと上層配線との接触抵抗）が凹部の深さ、凹部の上下部の開口径、凹部が形成される層間絶縁膜の膜厚等に依存して変化する。また、トレンチ配線では、凹部の深さ、凹部の開口幅、凹部が形成された層間絶縁膜の研磨後の膜厚等に応じて、配線の断面積が変化する。したがって、ビアと同様に、電気抵抗が凹部の深さ、凹部の上下部の開口幅、凹部が形成される層間絶縁膜の膜厚等に依存して変化する。
そこで、本実施形態では、凹部の幾何学的形状を示すパラメータである、開口深さＰ１、上部開口幅Ｐ２、下部開口幅Ｐ３、研磨前絶縁膜厚Ｐ４および研磨後絶縁膜厚Ｐ５を説明変数とする電気抵抗Ｒの予測式を予め作成し、当該予測式を用いて所望の電気抵抗値が得られる加工条件（ここでは、研磨量）を求める。例えば、層間絶縁膜に形成したビアもしくはトレンチ配線の電気抵抗Ｒは、その加工形状の代表値である拡散パラメータＰ１〜Ｐ５の合成式により表現することができる。例えば、当該合成式として、以下の式（１）を採用することができる。当該式（１）が電気抵抗Ｒの予測式である。なお、式（１）中の係数ｋ1、ｋ2、ｋ3、ｋ4、ｋ5および定数Ｋは、予め実験的に定めることができる。すなわち、現実に作成されたビアまたはトレンチ配線について、開口深さＰ１、上部開口幅Ｐ２、下部開口幅Ｐ３、研磨前絶縁膜厚Ｐ４、研磨後絶縁膜厚Ｐ５および電気抵抗値Ｒを測定し、複数回の加工に対して取得された当該測定値を対象とする重回帰分析により係数ｋ1〜ｋ5および定数Ｋを定めることができる。
Ｒ＝ｋ1×Ｐ１＋ｋ2×Ｐ２＋ｋ3×Ｐ３＋ｋ4×Ｐ４＋ｋ5×Ｐ５＋Ｋ ・・・（１）
なお、物理モデルから推定されるビアまたは単位長さあたりトレンチ配線の抵抗Ｒは、配線材料の比抵抗ρ、ビアまたはトレンチ配線の、電流経路に垂直な方向の断面積Ｓにより、以下の式（２）で表現することができる。
Ｒ≒ρ／Ｓ ・・・（２）
式（２）において、比抵抗ρは配線材料に固有の値であるため一定値とみなすことができる。したがって、電気抵抗Ｒは断面積Ｓのみに依存するため、電気抵抗Ｒは、断面積Ｓと関連する拡散パラメータ（式（１）では拡散パラメータＰ１〜Ｐ５）の組み合わせで記述できることになる。なお、加工寸法の測定値から銅配線部の断面積Ｓを推定することが最も精度がよいが、半導体デバイス製造ではターゲット値±２０％程度の精度で加工するのが一般的であるため、その範囲内では断面積Ｓに代えて上記式（１）のように線形式で電気抵抗Ｒを表現した場合でも十分な精度を得ることができる。特に、上記式（１）のような線形式を使用することにより、予測式の構成を変更することなく係数ｋ1〜ｋ5および定数Ｋを変更するだけで、任意形状の配線の電気抵抗（ビアの電気抵抗やトレンチ配線の電気抵抗）を予測することが可能になる。
式（１）に示す予測式を用いて、所望の電気抵抗値が得られる研磨量を予測する場合、開口深さＰ１、上部開口幅Ｐ２、下部開口幅Ｐ３および研磨前絶縁膜厚Ｐ４は、図１に示すように、凹部（図１ではビアホール６）が形成された時点で測定される。これらの測定値と、所望の電気抵抗値（ターゲット値）を式（１）に代入することにより、研磨後絶縁膜厚Ｐ５が算出できる。当該研磨後絶縁膜厚Ｐ５は、図３に示すように、凹部に埋め込まれた導電体の研磨が完了した時点での、凹部が形成された層間絶縁膜（図３では、第２層間絶縁膜５）の膜厚である。なお、凹部がビアホール６である場合、開口深さＰ１と研磨前絶縁膜厚Ｐ４とがほぼ同じ値になるため、研磨前絶縁膜厚Ｐ４を、測定が困難である開口深さＰ１として代用してもよい。一方、凹部が配線用のトレンチである場合、開口深さＰ１は研磨前絶縁膜厚Ｐ４と必ずしも同じ値ではないので、開口深さＰ１および研磨前絶縁膜厚Ｐ４のそれぞれの値を測定する。これらの寸法は、ウェーハ上に形成された配線の電気特性を検査するＰＣＭ（Process Check Module）等の電気特性測定部の寸法であることが好ましいが、電気特性測定部の領域とは別領域に形成された寸法測定用パターン等の測定値を用いてもよい。
次に、以上のような電気特性予測式を用いて、異なるウェーハ間において、電気特性を一定にする半導体装置の製造方法について説明する。図４は、本実施形態における、電気特性予測式を用いた半導体装置の製造手順を示すフロー図である。なお、ここでは、電気特性は、トレンチ配線の電気抵抗である。
図４に示すように、まず、第２層間絶縁膜５に凹部が形成された際に、開口深さＰ１、上部開口幅Ｐ２、下部開口幅Ｐ３および研磨前絶縁膜厚Ｐ４が測定される（図４ ステップＳ１）。当該測定値と所望の電気抵抗値（ターゲット値）とを上記式（１）に代入することで、所望の電気抵抗値となる研磨後絶縁膜厚Ｐ５の予測値が算出される（図４ ステップＳ２）。この場合、所望の電気抵抗値を得るためにＣＭＰにおいて実現すべき研磨量（研磨膜厚）は、（研磨後絶縁膜厚Ｐ５）−（研磨前絶縁膜厚Ｐ４）により算出できる（図４ ステップＳ３）。そして、算出された研磨膜厚を得るために必要な研磨時間でＣＭＰが実行される（図４ ステップＳ４）。このように処理することで、異なるウェーハ間で対応するトレンチ配線の電気抵抗値を一定化することができる。なお、研磨時間は、研磨装置（ＣＭＰ装置）の研磨速度に応じて決定される。
なお、上記実施形態では、ダマシン構造の銅配線の電気抵抗を一定化する具体例を説明したが、同様の手法により各種のＰＣＭ（例えば、大規模ビアチェーンや配線間容量等）の電気特性を一定化することができ、異なるウェーハ間の半導体装置の電気特性を均一にすることができる。なお、他の電気特性を示す予測式では、説明変数（式（１）ではＰ１〜Ｐ５）として使用する拡散パラメータは、多変量解析、変数増減法等の変数決定法等により対象となる電気特性と高い相関関係を有する拡散パラメータを適宜選択すればよい。
図５は、上述の各種の電気特性を一定化する手法を実現する、一般化した半導体製造システムの一例を示す構成図である。当該半導体製造システムは、半導体基板（以下、ウェーハという。）を処理する半導体製造装置Ａ（以下、Ａ装置５８ａ）、半導体製造装置Ｂ（以下、Ｂ装置５８ｂ）、半導体製造装置Ｃ（以下、Ｃ装置５８ｃ）、およびＡＰＣシステム５０を備える。ここでは、Ａ装置５８ａ、Ｂ装置５８ｂ、Ｃ装置５８ｃの順でウェーハが加工される。また、特定の電気特性を予測する上述の電気特性予測式の説明変数が、Ａ装置５８ａにおける加工により決定されるウェーハの拡散パラメータＰａ、Ｂ装置５８ｂにおける加工により決定されるウェーハの拡散パラメータＰｂおよびＣ装置５８ｃにおける加工により決定されるウェーハの拡散パラメータＰｃになっている。また、当該電気特性予測式により所望の電気特性を得るために拡散パラメータＰｃが予測され、当該予測値に基づく加工がＣ装置５８ｃにおいて実現される。
Ａ装置５８ａにおいてウェーハが加工されると、当該加工の加工形状検査がＰａ測定装置５９ａで行われ、拡散パラメータＰａの測定値が取得される。続いて、当該ウェーハはＢ装置５８ｂで処理されて、Ｐｂ測定装置５９ｂにより拡散パラメータＰｂの測定値が取得される。ここでは、ＡＰＣシステム５０は、拡散パラメータＰａ取得部５１ａと、拡散パラメータＰｂ取得部５１ｂとを備える。拡散パラメータＰａ取得部５１ａはＰａ測定装置５９ａから拡散パラメータＰａの測定値を取得し、拡散パラメータＰｂ取得部５１ｂはＰｂ測定装置５９ｂから拡散パラメータＰｂの測定値を取得する。
電気特性演算部５４は、拡散パラメータＰｂの測定値が取得された時点で、拡散パラメータＰａ取得部５１ａ、拡散パラメータＰｂ取得部５１ｂおよびターゲット値記憶部５５から拡散パラメータＰａ、Ｐｂおよび所望の電気特性値をそれぞれ取得し、予め登録されている電気特性予測式に入力する。これにより、電気特性演算部５４は、所望の電気特性値を得るための拡散パラメータＰｃを算出し、算出した拡散パラメータＰｃを設備パラメータ決定部５７に入力する。なお、所望の電気特性値は、ターゲット値記憶部５５予め登録されている。
一方、設備パラメータ決定部５７には、Ｃ装置５８ｃにおいて実施される加工において、拡散パラメータＰｃの値の決定に直接的に寄与する加工レートの値が加工レート算出部５６から入力される。加工レートは、電気特性演算部５４において算出された拡散パラメータＰｃを得るために、Ｃ装置５８ｃで実施されるべき加工条件の決定に使用される。例えば、Ｃ装置５８ｃが研磨装置であり、拡散パラメータＰｃが研磨対象膜の研磨後膜厚であれば、加工レートは研磨速度である。また、例えば、Ｃ装置５８ｃがエッチング装置であり、拡散パラメータＰｃがエッチング対象膜のエッチング後膜厚であれば、加工レートはエッチング速度である。さらに、Ｃ装置５８ｃが成膜装置であり、拡散パラメータＰｃが成膜膜厚であれば、加工レートは成膜速度である。特に限定されないが、本実施形態では、加工レート算出部５６は、加工レート測定装置５９ｃによるインライン検査によって取得されるエッチング速度や研磨速度などの加工レートを装置管理のデータで予測する、いわゆるヴァーチャルメトロロジー（virtual metrology）技術を使用して加工レートを算出する。すなわち、Ｃ装置５８ｃの制御部を通じて設備パラメータ収集部５２ｃが取得したＣ装置５８ｃの設備パラメータと、加工レート測定装置５９ｃによる測定結果から取得された加工レートとの対応関係から加工レートを算出する。なお、加工レートの算出に使用されるＣ装置５８ｃの設備パラメータの値は、装置状態を示す最新の設備パラメータ（例えば、直前に実施された加工時に取得された設備パラメータ）である。
上記設備パラメータ決定部５７は、電気特性演算部５４により算出された拡散パラメータＰｃの値と、加工レート算出部５６により算出された加工レートとにより、Ｃ装置５８ｃにおける加工において、算出された拡散パラメータＰｃが実現されるように、Ｃ装置５８ｃの設備パラメータｚを算出する。設備パラメータ決定部５７は、算出した設備パラメータｚをＣ装置５８ｃの制御部に入力する。そして、設備パラメータｚが設定されたＣ装置５８ｃにより対象ウェーハが加工される。例えば、Ｃ装置５８ｃが研磨装置であり、拡散パラメータＰｃが研磨対象膜の研磨後膜厚であり、加工レートが研磨速度であれば、設備パラメータ決定部５７は、設備パラメータｚとして研磨時間を算出する。
以上説明したように、本実施形態によれば、電気特性に影響する個々の拡散パラメータがばらついた場合でも、後続の工程において、所望の電気特性となる加工を実施することができる。その結果、所望の電気特性を有する半導体装置を製造することができ、ウェーハ間の電気特性ばらつきを抑制することができる。したがって、製造歩留りの低下を抑制することができる。
ところで、上記説明では、所望の電気特性を得るための拡散パラメータＰｃを拡散パラメータＰａ、Ｐｂの実測値を使用して算出したが、拡散パラメータＰａ、Ｐｂが測定値であることは必須ではなく、計算値を使用することもできる。このような計算値は、例えば、設備パラメータの合成式として表現された拡散パラメータ算出式により算出することができる。例えば、Ｂ装置５８ｂでの加工結果（拡散パラメータＰｂ）が、Ｂ装置５８ｂの設備パラメータの合成式により表現可能であれば、Ｂ装置５８ｂによる加工時に取得された設備パラメータを用いて、拡散パラメータＰｂを得ることができる。したがって、加工後にＰｂ測定装置５９ｂにより拡散パラメータＰｂを測定することなく、所望の電気特性が得られる拡散パラメータＰｃを予測することができる。また、拡散パラメータＰａが、Ａ装置５８ａの設備パラメータの合成式により表現可能であれば、拡散パラメータＰａの計算値を使用することで、加工後にＰａ測定装置５９ａにより拡散パラメータＰｂを測定することなく、所望の電気特性が得られる拡散パラメータＰｃを予測することができる。
このような、拡散パラメータを算出する設備パラメータの合成式（拡散パラメータ算出式）として、例えば、以下の式（３）を使用することができる。式（３）は、Ａ装置５８ａの設備パラメータｐ１〜ｐｎと、係数ａ１〜ａｎ、定数ｂにより拡散パラメータＰａを表現した合成式である。
Ｐａ＝ａ１×ｐ１＋ａ２×ｐ２・・・＋ａｎ×ｐｎ＋ｂ ・・・（３）
なお、式（３）において、Ａ装置５８ａの設備パラメータｐ１〜ｐｎは、特定のタイミングで取得された測定値であってもよく、統計値であってもよい。統計値とは、例えば、１回の加工処理中に複数回取得される設備パラメータの平均値、中央値、標準偏差、分散、レンジ（最大値−最小値）等を指す。この場合、係数ａ１〜ａｎおよび定数ｂは、例えば、複数回の加工処理にわたって取得された、設備パラメータの各統計値と、それぞれの設備パラメータの統計値が取得された加工処理における拡散パラメータＰａの実測値とを対象とする重回帰分析により求めることができる。また、式（３）中の説明変数ｐ１〜ｐｎとして使用する設備パラメータは、多変量解析、変数増減法等の変数決定法等により拡散パラメータＰａと高い相関関係を有する設備パラメータを適宜選択すればよい。なお、拡散パラメータＰａの算出式は、一次多項式に限らず設備パラメータの２次関数や指数関数や対数関数などを用いてもよい。
このような拡散パラメータ算出式を使用する場合、図５に示すように、拡散パラメータＰａ取得部５１ａは拡散パラメータＰａ算出部５３ａを備え、拡散パラメータＰｂ取得部５１ｂは拡散パラメータＰｂ算出部５３ｂを備える。拡散パラメータＰａ算出部５３ａは、Ａ装置５８ａの制御部を通じて設備パラメータ収集部５２ａが取得したＡ装置５８ａの設備パラメータと上述の拡散パラメータ算出式とに基づいて、当該設備パラメータが取得された加工の加工結果である拡散パラメータＰａを算出する。同様に、拡散パラメータＰｂ算出部５３ｂは、Ｂ装置５８ｂの制御部を通じて設備パラメータ収集部５２ｂが取得したＢ装置５８ｂの設備パラメータとＢ装置５８ｂについて予め取得された拡散パラメータ算出式とに基づいて、当該設備パラメータが取得された加工の加工結果である拡散パラメータＰｂを算出する。本構成によれば、上述のように、Ｂ装置５８ｂやＡ装置５８ａにおける加工後に拡散パラメータＰａ、Ｐｂを実測することなく、所望の電気特性が得られる拡散パラメータＰｃを予測することができる。
加えて、ＡＰＣシステム５０は、加工レート算出部５６により算出された加工レートと、加工対象のウェーハに対し設定されている加工時間とにより、当該加工時間により得られる拡散パラメータＰｃを算出する拡散パラメータＰｃ算出部をさらに備えてもよい。この構成では、拡散パラメータＰｃ算出部により算出された拡散パラメータＰｃを電気特性演算部５４に入力する構成とすることにより、Ｃ装置５８ｃでの加工が実施される前に、Ｃ装置５８ｃで加工を実施した後の電気特性を予測することが可能になる。
半導体装置の製造工程では、製造リードタイムや検査コストの観点から、全ウェーハについて測定を行うことは困難であり、ロットに属する複数枚のウェーハの一部に対して抜き取り検査が実施されることが多い。このような場合であっても、個々のウェーハを処理した際の設備パラメータから拡散パラメータを算出する構成を採用することにより、個々のウェーハについての拡散パラメータを取得することができる。
なお、図５では、Ａ装置５８ａ、Ｂ装置５８ｂにおける加工により、拡散パラメータＰａ、Ｐｂがそれぞれ決定される構成としたが、１つの半導体製造装置において、複数の拡散パラメータが決定される構成であってもよい。また、予測に使用される拡散パラメータの数も任意である。さらに、上記では、Ｃ装置５８ｃの加工において決定される拡散パラメータＰｃを、Ｂ装置５８ｂの加工において決定される拡散パラメータＰｂと、Ａ装置５８ａの加工において決定される拡散パラメータＰａとにより予測する構成を例示したが、予測に使用される各拡散パラメータは、３つ以上の半導体製造装置における加工により決定されてもよい。加えて、予測に使用される拡散パラメータの全てが、１つの半導体製造装置における加工により決定されてもよい。
（第２の実施形態）
第２の実施形態では、第１の実施形態において説明した電気特性を均一化する手法に加えて、当該手法を利用して、ウェーハプロセスの全工程が終了した時点、あるいは特定の工程が完了した時点で実施される電気特性検査（ＷＥＴ:Wafer Electric TestやＰＣＭ測定）の結果を事前に予測し、当該電気特性検査において不良になることが予測されるウェーハを救済する手法について説明する。すなわち、本実施形態では、加工条件を変更することにより特定の拡散パラメータの値を現実に調整可能な半導体製造装置において、当該拡散パラメータが予測値となる加工条件で加工を行うとともに、電気特性予測式により加工後の電気特性を予測し、当該予測値に基づいて電気特性検査において不良になるか否かを判定する。なお、本実施形態では、異なるウェーハに形成される半導体装置が備える埋め込み配線の電気抵抗の均一化に適用した事例により、本発明を具体化している。
図６は、本実施形態における半導体装置の製造方法を実現する半導体製造システムの構成を模式的に示す構成図である。図６に示すように、当該半導体製造システムは、エッチング装置６８ａ、めっき装置６８ｂ、ＣＭＰ装置６８ｃおよびＡＰＣシステム６０を備える。エッチング装置６８ａは、ウェーハ上に形成された層間絶縁膜に凹部を形成する（図１（ｂ）参照）。めっき装置６８ｂは、当該凹部を含む層間絶縁膜上に、当該凹部を充填する導電膜を形成する（図２参照）。ＣＭＰ装置６８ｃは、めっき装置６８ｂにより凹部以外に形成された導電膜を研磨除去する。なお、めっき装置６８ｂと、ＣＭＰ装置６８ｃとの間に示す膜厚測定装置６９ｂは、層間絶縁膜上に堆積された導電膜（バリア膜、シード膜を含む）の膜厚を計測する。なお、本実施形態では、めっき装置６８ｃにより銅が堆積される。
また、図７は、本実施形態に係る半導体装置の製造方法の処理手順を示すフロー図である。ＡＰＣシステム６０は、特定のウェーハ（以下、対象ウェーハという。）の研磨がＣＭＰ装置６８ｃにおいて開始される前に当該処理を開始する。なお、図７は、１枚の対象ウェーハについて実施される処理を示している。すなわち、当該処理は対象ウェーハごとに実行される。
図７に示すように、当該処理が開始されると、まず最初に、エッチング装置６８ａにおいて、対象ウェーハ上の層間絶縁膜に形成された凹部深さが、ＡＰＣシステム６０のエッチング深さ算出部６３ａにより算出される（図７ ステップＳ１１）。エッチング深さ算出部６３ａは、対象ウェーハのエッチング処理の際に収集された設備パラメータの値（以下、設備パラメータデータという。）と、凹部深さ算出式とにより凹部深さを算出する。
エッチング装置６８ａの設備パラメータデータは、設備パラメータ収集部６２ａがエッチング装置６８ａの制御部等を通じて収集し、記憶している。設備パラメータ取得部６２ａは、例えば、１Ｈｚ以上のサンプリング速度でエッチング中の設備パラメータデータを収集する。なお、設備パラメータ取得部６２ａが収集する設備パラメータデータは、例えば、高周波電力、反射波電力、ウェーハを設置する電極において測定したＶｐｐ（周期変動するウェーハ搭載電極電圧の最大値と最小値のレンジ）およびＶｄｃ電圧（セルフバイアス電圧）、ガス圧力、バルブ開度、プラズマ発光強度等の値である。
また、凹部深さ算出式は、エッチング装置６８ａの上記設備パラメータと、層間絶縁膜に形成される凹部の深さとの対応関係を示す式であり、予め取得されてエッチング深さ算出部６３ａに登録されている。本実施形態では、上述の式（３）により表現される凹部深さ算出式を、エッチング処理期間中の特定期間に取得された設備パラメータの統計値と、当該エッチング処理により形成された凹部深さとからなる複数組のデータを用いて予め作成している。
エッチング深さ算出部６３ａは、例えば、対象ウェーハのエッチング処理期間中に取得された設備パラメータのうち特定期間の設備パラメータデータを読み出して算出した統計値を凹部深さ算出式に代入することにより凹部深さを算出する。なお、特定期間とは、例えば、統計値の算出に不適切な設備パラメータデータを含む期間を除いた期間である。統計値の算出に不適切な設備パラメータデータを含む期間とは、エッチング装置６８ａがプラズマエッチング装置である場合、例えば、エッチング処理開始時やエッチング処理終了時のプラズマが不安定な期間である。統計値の算出に不適切な設備パラメータデータを含む期間がない場合には、特定期間は、対象ウェーハに対してエッチング処理が実施されている期間と一致してもよい。
次に、ＡＰＣシステム６０の研磨速度算出部６６が、ＣＭＰ装置６８ｃにおいて対象ウェーハの研磨が実施される際の研磨速度を予測する（図７ ステップＳ１２）。研磨速度算出部６６は、ＣＭＰ装置６８ｃの最新の装置状態を示す設備パラメータデータと研磨速度算出式とにより研磨速度を予測する。ここで、最新の装置状態を示す設備パラメータデータとは、研磨速度算出部６６が研磨速度を算出する時点での最新の設備パラメータデータである。例えば、処理対象ウェーハの研磨速度を算出する時点で、ＣＭＰ装置６８ｃにおいて直近に完了した研磨処理時に取得された設備パラメータデータが最新の設備パラメータデータになる。
ＣＭＰ装置６８ｃの設備パラメータデータは、設備パラメータ収集部６２ｃが、ＣＭＰ装置６８ｃの制御部等を通じて収集し、記憶している。設備パラメータ収集部６２ｃは、例えば、１Ｈｚ以上のサンプリング速度で研磨中の設備パラメータデータを収集する。なお、設備パラメータ取得部６２ｃが収集する設備パラメータデータは、例えば、ウェーハの研磨荷重、ウェーハ加圧ヘッドの圧力、プラテンを駆動させるモーターの電流、ドレッサーの荷重、ドレッサーを駆動させるモーターの電流、スラリー流量、パッド表面電流等の値である。
また、研磨速度算出式は、ＣＭＰ装置６８ｃの上記設備パラメータと、研磨速度との対応関係を示す式であり、予め取得されて研磨速度算出部６６に登録されている。本実施形態では、上述の式（３）により表現される研磨速度算出式を、研磨処理期間中の特定期間に取得された設備パラメータの統計値と、当該研磨処理による研磨量とからなる複数組のデータを用いて予め作成している。研磨速度算出部６６は、例えば、最新の装置状態を示す設備パラメータのうち特定期間の設備パラメータデータを読み出して算出した統計値を研磨速度算出式に代入することにより研磨速度を算出する。なお、ＣＭＰ装置６８ｃが異なる段階の研磨を実施する複数の研磨プラテンを備える場合、各研磨プラテンについて研磨速度算出式が求められる。異なる段階とは、例えば、銅膜の途中までの研磨、銅膜とバリア膜との境界面までの研磨、バリア膜の研磨等である。
続いて、研磨時間決定部６７が、めっき装置６８ｂにおいて堆積された銅めっき膜厚と研磨速度算出部６６により算出された研磨速度とから、層間絶縁膜上に堆積された銅めっき膜（およびバリア膜）の除去に要する研磨時間を算出する（図７ ステップＳ１３）。この研磨時間には、ウェーハ表面の導電膜を完全に除去するためのオーバー研磨時間が含まれる。なお、銅めっき膜厚は、膜厚測定装置６９ｂにより測定された銅めっき膜厚である。当該銅めっき膜厚の測定が全ウェーハについて実施される場合、上記研磨時間の算出には、対象ウェーハについて測定された銅めっき膜厚が使用される。しかしながら、銅めっき膜厚の測定は、同一ロット中から選択された一部のウェーハについてのみ測定されるのが現実的である。この場合、上記研磨時間の算出には、対象ウェーハが属するロットについて測定された銅めっき膜厚（複数のウェーハについて測定された場合には、その平均値）が使用される。なお、上記研磨時間の算出に使用される研磨速度の予測値も個々の対象ウェーハについて予測されたものではない。したがって、対象ウェーハが属するロットについて測定された銅めっき膜厚を使用して研磨時間を算出した場合、対象ウェーハが属するロットの全ウェーハについて算出される研磨時間は同一の値になる。なお、ＣＭＰ装置６８ｃが異なる段階の研磨を実施する複数の研磨プラテンを備える場合、各研磨プラテンについて研磨時間が求められる。この場合、銅めっき膜厚に加えて、バリア膜厚も計測されていることが好ましい。研磨時間算出部６７は、算出した研磨時間をＣＭＰ装置６８ｃの制御部に入力する。
研磨時間が入力されたＣＭＰ装置６８ｃは、対象ウェーハを研磨する際に、当該対象ウェーハについて算出された研磨時間にしたがって研磨を実施する（図７ ステップＳ１４）。当該研磨においても、設備パラメータ収集部６２ｃによって上述の設備パラメータが収集される。設備パラメータ収集部６２ｃは、収集した設備パラメータを、ウェーハＩＤ等のウェーハ識別情報と紐付けして記憶する。
ＣＭＰ装置６８ｃにおいて対象ウェーハの研磨が完了すると、研磨速度算出部６６は、当該対象ウェーハの研磨時に取得された設備パラメータデータおよび上述の研磨速度算出式により研磨速度を算出する。このようにして算出された研磨速度は、対象ウェーハに対して実施された研磨時の研磨速度の計算値になる。当該研磨速度の計算値と、上記測定された銅めっき膜厚とにより、残膜厚算出部６３ｂが対象ウェーハの研磨後の層間絶縁膜厚（以下、研磨後残膜厚という。）を算出する（図７ ステップＳ１５）。なお、ここでは、研磨速度の計算値が対象ウェーハごとに測定された設備パラメータデータを用いて算出されるため、研磨後残膜厚を対象ウェーハごとに個別に算出することができる。
続いて、電気特性演算部６４が、エッチング深さ算出部６３ａにより算出された凹部深さと、残膜厚算出部６３ｂにより算出された研磨後残膜厚とを電気特性予測式に代入し、電気抵抗値を予測する（図７ ステップＳ１６）。この電気抵抗値は、対象ウェーハについて算出された凹部深さと対象ウェーハについて算出された研磨後残膜厚とを用いて算出されるため、対象ウェーハごとに個別の値が算出されることになる。電気特性演算部６４は、算出した電気抵抗値を判定部７０に入力する。なお、電気特性演算部６４には、予め取得された電気特性予測式が登録されている。当該電気特性予測式は、凹部深さと研磨後残膜厚と電気抵抗との対応関係を示す式である。また、電気特性予測式は、上述の式（１）のように、開口幅等の他の拡散パラメータを含んでいてもよいが、ここでは、説明のため単純化している。
電気抵抗値が入力された判定部７０は、入力された電気抵抗値が予め設定された規格範囲内であるか否かを判定する（図７ ステップＳ１７）。判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲内あると判定した場合、半導体装置の製造ラインを管理する生産管理装置（ＭＥＳ：Manufacturing Execution System）１００に、対象ウェーハを次工程に進める指示を通知する（図７ ステップＳ１７Ｙｅｓ）。これにより、当該対象ウェーハは生産管理装置１００により次工程に進められる（図７ ステップＳ２０）。
一方、判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外あると判定した場合、さらに、算出された電気抵抗値が規格範囲の下限値未満であるか否かを判定する（図７ ステップＳ１７Ｎｏ、Ｓ１８）。これは、算出された電気抵抗値が規格範囲外であっても、下限値未満である場合は電気抵抗が低抵抗であるため、追加研磨を実施することで電気抵抗値を増大させ、規格範囲内の電気抵抗値にできるからである。判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外の低抵抗であると判定した場合、電気特性演算部６４に追加研磨量の算出を指示する（図７ ステップＳ１８Ｙｅｓ）。当該指示を受けた電気特性演算部６４は、ターゲット値記憶部６５に予め登録されている規格範囲内の所定の電気抵抗値（ターゲット値）となる研磨後絶縁膜厚を電気特性予測式により算出し、当該研磨後絶縁膜厚と上述の研磨後残膜厚との差を算出することにより追加研磨量を求める（図７ ステップＳ１９）。電気特性演算部６４は、算出した追加研磨量を研磨時間決定部６７に入力する。追加研磨量を受信した研磨時間決定部６７では、銅めっき膜厚に代えて追加研磨量を使用して、ＣＭＰ装置６８ｃでの最新の設備パラメータデータにより算出された研磨速度により追加研磨時間が算出され、ＣＭＰ装置６８ｃにおいて当該追加研磨時間での対象ウェーハの加工が実施される（図７ ステップＳ１２〜Ｓ１４）。これにより、規格外と判定されたウェーハの一部を救済することができる。以降、上述のステップＳ１５〜Ｓ１７の処理が実行される。また、判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外の高抵抗であると判定した場合、対象ウェーハを次工程に進める指示を生産管理装置１００に通知することなく処理を終了する（図７ ステップＳ１８Ｎｏ）。このため、電気抵抗値が規格範囲外の高抵抗である対象ウェーハが次工程に進行することはない。
以上説明したように、本実施形態によれば、研磨工程が完了した時点で電気特性を予測し、電気特性が規格範囲内であるウェーハのみ、すなわち、一定の電気特性を有するウェーハのみを次工程に進行させることができる。その結果、異なるウェーハに形成される半導体装置の電気特性を一定化することができ、装置状態変動に起因する製造歩留りの低下を抑制することができる。また、電気特性が規格外となるウェーハを電気特性を測定することなく判別することができ、電気特性が規格外となるウェーハに対して後続の加工が実施されることを防止できる。さらに、規格外となるウェーハの一部を救済することができる。
（第３の実施形態）
上記第２の実施形態では、研磨が実施された後に電気抵抗値を予測し、当該予測値に基づいて判定を行っているため、電気抵抗値が規格範囲外でありかつ高抵抗なウェーハを救済することができない。そこで、本実施形態では、このようなウェーハの発生を防止することができる構成について説明する。
図８は、本実施形態における半導体装置の製造方法を実現する半導体製造システムの構成を模式的に示す構成図である。図８に示すように、当該半導体製造システムのＡＰＣシステム８０は、第２の実施形態で説明したＡＰＣシステム６０と同一の構成要素を有するが、後述のようにデータ伝送経路および伝送順が異なっている。この構成により、本実施形態のＡＰＣシステム８０は、ＣＭＰ装置６８ｃにおいて研磨を実施する前に、対象ウェーハの電気抵抗値を予測する。なお、以下では、第２の実施形態と同一の作用効果を奏する要素には同一の符号を付し、その詳細な説明は省略する。
図９は、本実施形態に係る半導体装置の製造方法の処理手順を示すフロー図である。ＡＰＣシステム８０は、対象ウェーハの研磨がＣＭＰ装置６８ｃにおいて開始される前に当該処理を開始する。なお、図９は、１枚の対象ウェーハについて実施される処理を示している。すなわち、当該処理は、対象ウェーハごとに実行される。
図９に示すように、当該処理が開始されると、まず最初に、ＡＰＣシステム８０のエッチング深さ算出部６３ａが、エッチング装置６８ａにおいて、対象ウェーハ上の層間絶縁膜に形成された凹部深さを算出する（図９ ステップＳ２１）。次に、研磨速度算出部６６が、ＣＭＰ装置６８ｃにおいて対象ウェーハの研磨が実施される際の研磨速度を予測する（図７ ステップＳ２２）。また、研磨時間決定部６７が、めっき装置６８ｂにおいて堆積された銅めっき膜厚と研磨速度算出部６６により算出された研磨速度とから研磨時間を算出する（図９ ステップＳ２３）。以上のステップＳ２１〜Ｓ２３の処理は、第２の実施形態において説明したステップＳ１１〜Ｓ１３と同一であるためここでの説明は省略する。なお、本実施形態では、研磨時間算出部６７は、算出した研磨時間を残膜厚算出部６３ｂに入力する。
研磨時間が入力された残膜厚算出部６３ｂは、対象ウェーハの研磨後残膜厚を算出する（図９ ステップＳ２４）。残膜厚算出部６３ｂは、算出した研磨後残膜厚を、電気特性演算部６４に入力する。なお、上述したように、対象ウェーハが属するロットについて測定された銅めっき膜厚を使用して研磨時間を算出した場合には、対象ウェーハが属するロットの全ウェーハについて算出される研磨時間は同一の値になる。この場合、残膜厚算出部６３ｂが算出する研磨後残膜厚は、対象ウェーハが属するロットの全ウェーハについて同一の値になる。
続いて、電気特性演算部６４が、エッチング深さ算出部６３ａにより算出された凹部深さと、残膜厚算出部６３ｂにより算出された研磨後残膜厚とを電気特性予測式に代入し、電気抵抗値を予測する（図９ ステップＳ２５）。この電気抵抗値は、対象ウェーハについて算出された凹部深さを用いて算出されるため、対象ウェーハごとに個別の値が算出されることになる。電気特性演算部６４は、算出した電気抵抗値を判定部７０に入力する。なお、電気特性演算部６４には、第２の実施形態において説明した電気特性予測式が予め登録されている。
電気抵抗値が入力された判定部７０は、入力された電気抵抗値が予め設定された規格範囲内であるか否かを判定する（図９ ステップＳ２６）。判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲内あると判定した場合、研磨時間決定部６７にステップＳ２３で算出した研磨時間での研磨の実行を指示するとともに、生産管理装置１００に、対象ウェーハを次工程に進める指示を通知する（図９ ステップＳ２６Ｙｅｓ）。当該指示を受けた研磨時間決定部６７は、ステップＳ２３で算出した研磨時間をＣＭＰ装置６８ｃの制御部に入力する。研磨時間が入力されたＣＭＰ装置６８ｃは、対象ウェーハを研磨する際に、当該対象ウェーハについて算出された研磨時間にしたがって研磨を実施する（図９ ステップＳ２８）。そして、研磨が完了した後、当該対象ウェーハは生産管理装置１００により次工程に進められる（図９ ステップＳ２９）。
一方、判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外あると判定した場合、電気特性演算部６４に適切な研磨量（修正研磨量）の算出を指示する（図９ ステップＳ２６Ｎｏ）。当該指示を受けた電気特性演算部６４は、ターゲット値記憶部６５に予め登録されている規格範囲内の所定の電気抵抗値（ターゲット値）となる研磨後絶縁膜厚を電気特性予測式により算出し、当該研磨後絶縁膜厚と上述の銅めっき膜厚とにより修正研磨量を求める（図９ ステップＳ２７）。これにより、規格下限値未満であった場合には修正前の研磨量に比べて大きい修正研磨量が算出され、規格上限値を超えていた場合には、修正前の研磨量に比べて小さい修正研磨量が算出される。
電気特性演算部６４は、算出した修正研磨量を研磨時間決定部６７に入力する。修正研磨量を受信した研磨時間決定部６７は、修正研磨量を使用して研磨時間を算出する（図９ ステップＳ２３）。以降、上述のステップＳ２４〜Ｓ２６の処理が実行され、電気抵抗値の予測値が規格範囲内となったときに、ＣＭＰ装置６８ｃにおいて当該対象ウェーハの研磨が実行される（図９ ステップＳ２８）。
以上説明したように、本実施形態では、第２の実施形態とは異なり、電気抵抗値の予測値が規格範囲内になったときに研磨が実行される。したがって、研磨実行前に、研磨時間の適否を判定しているため、第２の実施形態で救済することが不可能であった電気抵抗値が規格上限を超えるウェーハも救済することができる。そのため、本実施形態によれば、規格外の電気抵抗値を有するウェーハの発生を防止できるとともに、異なるウェーハに形成される半導体装置の電気特性を一定化することができる。
なお、上記説明では、修正研磨量を使用して研磨時間を再計算する際に、ステップＳ２２において算出された研磨速度を使用している。これは、ステップＳ２３において研磨時間が算出されてから、修正研磨量が算出されるまでに要する時間が極めて短時間であり、ステップＳ２２において算出された研磨速度が最新の研磨速度と考えられるからである。ステップＳ２３において研磨時間が算出されてから、修正研磨量が算出されるまでの間に研磨装置の装置状態が変動する可能性がある場合には、最新の研磨速度を再計算し、当該最新の研磨速度と修正研磨量とを使用して研磨時間を再計算してもよい。
（第４の実施形態）
上記第３の実施形態の構成では、仮に、電気抵抗値の予測値と研磨後ウェーハの電気抵抗値との間に大きな乖離があった場合、規格外の電気抵抗値を有するウェーハが後続の工程に進行する可能性がある。そこで、本実施形態では、第３の実施形態の構成を変形することで、電気抵抗値の予測が正しく実施されたか否かを確認するようにしている。
図１０は、本実施形態における半導体装置の製造方法を実現する半導体製造システムの構成を模式的に示す構成図である。図１０に示すように、当該半導体製造システムのＡＰＣシステム９０は、第３の実施形態で説明したＡＰＣシステム８０と同一の構成要素を有するが、後述のように、データ伝送経路および伝送順が異なっている。この構成により、本実施形態のＡＰＣシステム９０は、ＣＭＰ装置６８ｃにおける研磨が実施された後に、予測した電気抵抗値の適否を確認することができる。なお、以下では、第２の実施形態と同一の作用効果を奏する部位には同一の符号を付し、その詳細な説明は省略する。
図１１は、本実施形態に係る半導体装置の製造方法の処理手順を示すフロー図である。図１１に示すように、本実施形態の処理手順は、第３の実施形態において説明した全ての処理ステップＳ２１〜Ｓ２９を含んでいる。そして、本実施形態では、第３の実施形態において説明した処理手順において、研磨が実施された後に、以下の処理ステップが実行される。なお、本実施形態では、第３の実施形態とは異なり、判定部７０は、ステップＳ２６において対象ウェーハについて算出された電気抵抗値が規格範囲内あると判定した場合、研磨時間決定部６７にステップＳ２３で算出した研磨時間での研磨の実行を指示するが、対象ウェーハを次工程に進める生産管理装置１００への指示は通知しない。
ＣＭＰ装置６８ｃにおいて対象ウェーハの研磨が完了すると（図１１ ステップＳ２８）、研磨速度算出部６６は、当該対象ウェーハの研磨時に取得された設備パラメータデータおよび上述の研磨速度算出式により研磨速度の計算値を算出する。当該研磨速度の計算値と、上記測定された銅めっき膜厚とにより、残膜厚算出部６３ｂが対象ウェーハの研磨後残膜厚を算出する（図１１ ステップＳ３１）。なお、研磨速度の算出に使用される、研磨時の設備パラメータデータは、第２の実施形態で説明したように、対象ウェーハを研磨する際に、設備パラメータ収集部６２ｃによって収集され、記憶されている。
続いて、電気特性演算部６４が、ステップＳ２１においてエッチング深さ算出部６３ａにより算出された凹部深さと、残膜厚算出部６３ｂにより算出された研磨後残膜厚とを電気特性予測式に代入し、電気抵抗値を予測する（図１１ ステップＳ３２）。電気特性演算部６４は、算出した電気抵抗値を判定部７０に入力する。なお、電気特性演算部６４には、第２の実施形態において説明した電気特性予測式が予め登録されている。
電気抵抗値が入力された判定部７０は、入力された電気抵抗値が予め設定された規格範囲内であるか否かを判定する（図１１ ステップＳ３３）。判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲内あると判定した場合、生産管理装置１００に、対象ウェーハを次工程に進める指示を通知する（図１１ ステップＳ３３Ｙｅｓ）。この場合、当該対象ウェーハは生産管理装置１００により次工程に進められる（図１１ ステップＳ２９）。また、判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外であると判定した場合、対象ウェーハを次工程に進める指示を生産管理装置１００に通知することなく処理を終了する（図１１ ステップＳ３３Ｎｏ）。このため、電気抵抗値が規格範囲外である対象ウェーハが次工程に進行することはない。
以上説明したように、本実施形態によれば、第３の実施形態の効果に加えて、規格外の電気抵抗値を有するウェーハが後続の工程に進行することを防止することができる。さらに、本実施形態では、ステップＳ３３の判定に使用される電気抵抗値の算出には、第３の実施形態とは異なり、対象ウェーハの研磨時に取得された設備パラメータデータにより算出された研磨後残膜厚を用いて算出される。すなわち、当該電気抵抗値は、対象ウェーハごとに算出された固有の凹部深さと、対象ウェーハごとに算出された固有の研磨後残膜厚を用いて算出されるため、第３の実施形態のステップＳ２６の判定に使用される電気抵抗値よりも高精度である。したがって、本実施形態では、極めて高精度に、電気抵抗値の良否判定を実施することができる。
（第５の実施形態）
本実施形態では、上記第４の実施形態の構成を変形し、規格外の電気抵抗値を有するウェーハの救済を可能とした構成について説明する。本実施形態における半導体装置の製造方法を実現する半導体製造システムの構成は第４の実施形態において説明した構成とほぼ同一であるため、ここでの説明を省略する。なお、第４の実施形態との構成上の相違点は、後述のように、電気特性演算部６４が、算出した追加研磨量を研磨時間決定部６７へさらに入力する点である。
図１２は、本実施形態に係る半導体装置の製造方法の処理手順を示すフロー図である。図１２に示すように、本実施形態の処理手順は、第４の実施形態において説明した全ての処理ステップＳ２１〜Ｓ２９、Ｓ３１〜Ｓ３３を含んでいる。そして、本実施形態では、第４の実施形態において説明した処理手順において、研磨後に実施される電気抵抗値の確認後に、以下の処理ステップが実行される。
すなわち、ステップＳ３３の判定において、対象ウェーハについて算出された電気抵抗値が規格範囲外あると判定部７０が判定した場合、判定部７０は、さらに、算出された電気抵抗値が規格範囲の下限値未満であるか否かを判定する（図１２ ステップＳ３３Ｎｏ、Ｓ３４）。判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外の低抵抗であると判定した場合、電気特性演算部６４に追加研磨量の算出を指示する（図１２ ステップＳ３４Ｙｅｓ）。当該指示を受けた電気特性演算部６４は、ターゲット値記憶部６５に予め登録されている規格範囲内の所定の電気抵抗値（ターゲット値）となる研磨後絶縁膜厚を電気特性予測式により算出し、当該研磨後絶縁膜厚とステップＳ３１において算出された研磨後残膜厚との差を算出することにより追加研磨量を求める（図１２ ステップＳ３５）。電気特性演算部６４は、算出した追加研磨量を研磨時間決定部６７に入力する。追加研磨量を受信した研磨時間決定部６７は、追加研磨量を使用して、ＣＭＰ装置６８ｃでの最新の設備パラメータデータにより算出された研磨速度により追加研磨時間を算出する（図１２ ステップＳ３６）。研磨時間決定部６７は、算出した追加研磨時間をＣＭＰ装置６８ｃの制御部に入力する。そして、ＣＭＰ装置６８ｃにおいて当該追加研磨時間での対象ウェーハの研磨が実施される（図１２ ステップＳ２８）。これにより、規格外と判定されたウェーハの一部を救済することができる。以降、第４の実施形態において説明したステップＳ３１〜Ｓ３３の処理が実行される。
また、判定部７０は、対象ウェーハについて算出された電気抵抗値が規格範囲外の高抵抗であると判定した場合、対象ウェーハを次工程に進める指示を生産管理装置１００に通知することなく処理を終了する（図１２ ステップＳ３４Ｎｏ）。
以上説明したように、本実施形態によれば、第４の実施形態の効果に加えて、規格外の電気抵抗値を有すると判定されたウェーハの一部を救済することができる。すなわち、第４の実施形態に比べて、さらに電気抵抗値のばらつきを小さくすることができる。また、本実施形態においてより狭い規格範囲を設定することで、予測精度が十分でない場合であってもウェーハ間の電気抵抗値のばらつきを抑制でき、また、電気抵抗値を規格範囲内の中央値に調整することも可能になる。
以上説明したように、本発明によれば、電気特性を高い精度で予測し、かつその予測式を用いて電気特性を一定化制御する、半導体装置の製造方法を提供することができる。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記実施形態では、拡散パラメータとして、半導体装置を構成するパターンの幾何学的形状を規定するパラメータを採用したが、拡散パラメータは半導体基板上に堆積された膜の膜質（例えば、絶縁膜であれば誘電率等）や半導体基板上のパーティクル数であってもよい。また、上述したＡＰＣシステム６０、８０、９０において演算を実施する各部は、例えば、専用の演算回路や、プロセッサとＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）等のメモリとを備えたハードウエア、および当該メモリに格納され、プロセッサ上で動作するソフトウエア等として実現することができる。
本発明によれば、電気動作マージンが小さい半導体装置の製造工程においても電気特性を一定化できるために製造歩留りを維持できる。したがって、微細化ルールが適用される半導体装置の製造方法として極めて有用である。
本発明の各実施形態における半導体装置の製造過程を示す工程断面図 本発明の各実施形態における半導体装置の製造過程を示す工程断面図 本発明の各実施形態における半導体装置の製造過程を示す工程断面図 本発明の第１の実施形態における半導体装置の製造方法を示すフロー図 本発明の第１の実施形態における半導体装置の製造システムを示す構成図 本発明の第２の実施形態における半導体装置の製造システムを示す構成図 本発明の第２の実施形態における半導体装置の製造方法を示すフロー図 本発明の第３の実施形態における半導体装置の製造システムを示す構成図 本発明の第３の実施形態における半導体装置の製造方法を示すフロー図 本発明の第４の実施形態における半導体装置の製造システムを示す構成図 本発明の第４の実施形態における半導体装置の製造方法を示すフロー図 本発明の第５の実施形態における半導体装置の製造方法を示すフロー図
符号の説明
１ 第１層間絶縁膜
２ バリア膜
３ 下地配線材料
４ ストッパ膜
５ 第２層間絶縁膜
６ ビアホール
７ バリア膜
８ シード膜
９ めっき膜
５０、６０、８０、９０ ＡＰＣシステム
５１ａ、５１ｂ 拡散パラメータ取得部
５２ａ、５２ｂ、５２ｃ、６２ａ、６２ｃ 設備パラメータ取得部
５３ａ、５３ｂ 拡散パラメータ算出部
５４、６４ 電気特性演算部
５５、６５ ターゲット値記憶部
５６ 加工レート算出部
５７ 設備パラメータ決定部
５８ａ、５８ｂ、５８ｃ 半導体製造装置
５９ａ、５９ｂ、５９ｃ 測定装置
６３ａ エッチング深さ算出部
６３ｃ 残膜厚算出部
６６ 研磨速度算出部
６７ 研磨時間決定部

Claims (7)

  1. 複数の工程を経て製造される半導体装置の製造方法において、
    半導体装置の製造途中で、半導体装置の拡散パラメータの値を取得するステップと、
    ＡＰＣ技術を用いて半導体装置の電気特性を制御するために、前記半導体装置の電気特性と複数種の拡散パラメータとの対応関係を示す、予め取得された電気特性予測式に、取得された拡散パラメータの値および所望の電気特性値を代入し、後続の工程において実施される所定処理により決定される拡散パラメータのターゲット値を算出するステップと、
    前記ターゲット値が実現される、前記後続工程の所定処理の処理条件を決定するステップと、
    前記決定された処理条件で前記後続工程の所定処理を実施するステップと、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記半導体装置の拡散パラメータの値を取得するステップが、少なくとも１つの拡散パラメータの値を、当該拡散パラメータと当該拡散パラメータを決定する所定処理を実施する製造装置の設備パラメータとの対応関係を示す、予め取得された拡散パラメータ算出式に、前記製造装置において当該半導体装置が処理されたときに取得された設備パラメータの値を代入することにより取得する、請求項１記載の半導体装置の製造方法。
  3. 前記複数の工程が、
    半導体基板上に形成された絶縁膜に凹部を形成する工程と、
    凹部が形成された絶縁膜上に導電膜を堆積し、前記凹部を前記導電膜により埋め込む工程と、
    前記凹部を除く絶縁膜上の導電膜を研磨除去し、配線を形成する工程と、
    を含み、
    前記取得される拡散パラメータが、前記凹部の深さ、前記凹部の開口幅および研磨前の絶縁膜の膜厚であり、前記電気特性が配線の電気抵抗であり、前記後続工程において決定される拡散パラメータが研磨後の絶縁膜の膜厚であり、前記処理条件が研磨時間である、請求項１または２記載の半導体装置の製造方法。
  4. 半導体基板上に形成された絶縁膜にエッチング装置を用いて凹部を形成する工程と、凹部が形成された絶縁膜上に導電膜を堆積し、前記凹部を前記導電膜により埋め込む工程と、前記凹部を除く絶縁膜上の導電膜を研磨装置を用いて研磨除去する工程と、を含む半導体装置の製造方法において、
    前記エッチング装置において特定の半導体基板が処理される際に、当該エッチング装置の設備パラメータの値を取得するステップと、
    取得された設備パラメータ値を、前記エッチング装置の前記設備パラメータと絶縁膜に形成される凹部の深さとの対応関係を示す、予め取得された凹部深さ算出式に代入し、前記特定の半導体基板の絶縁膜に形成された凹部の深さを算出するステップと、
    既に実施された研磨において取得された前記研磨装置の設備パラメータの値を、当該設備パラメータと研磨速度との対応関係を示す、予め取得された研磨速度算出式に代入し、研磨速度を算出するステップと、
    算出された研磨速度および前記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚により、当該特定の半導体基板に対して適用する研磨時間を算出するステップと、
    前記研磨装置において、前記算出された研磨時間にしたがって前記特定の半導体基板を研磨するとともに、当該研磨時の研磨装置の設備パラメータの値を取得するステップと、
    当該取得された研磨装置の設備パラメータ値と前記研磨速度算出式とにより算出された研磨速度と、前記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚とにより、当該特定の半導体基板の絶縁膜の研磨後残膜厚を算出するステップと、
    算出された前記特定の半導体基板の研磨後残膜厚および当該特定の半導体基板について算出された前記凹部深さを、凹部深さと研磨後残膜厚と電気抵抗との対応関係を示す、予め取得された電気特性予測式に代入し、前記特定の半導体基板に形成された配線の電気抵抗値を算出するステップと、
    算出された電気抵抗値が予め設定された規格範囲内であるか否かを判定するステップと、
    判定の結果、算出された電気抵抗値が規格範囲外の低抵抗であった場合、前記電気特性予測式に基づいて追加研磨量を算出し、当該追加研磨量に応じた研磨を実施するステップと、
    を有すること特徴とする半導体装置の製造方法。
  5. 半導体基板上に形成された絶縁膜にエッチング装置を用いて凹部を形成する工程と、凹部が形成された絶縁膜上に導電膜を堆積し、前記凹部を前記導電膜により埋め込む工程と、前記凹部を除く絶縁膜上の導電膜を研磨装置を用いて研磨除去する工程と、を含む半導体装置の製造方法において、
    前記エッチング装置において特定の半導体基板が処理される際に、当該エッチング装置の設備パラメータの値を取得するステップと、
    取得された設備パラメータ値を、前記エッチング装置の前記設備パラメータと絶縁膜に形成される凹部の深さとの対応関係を示す、予め取得された凹部深さ算出式に代入し、前記特定の半導体基板の絶縁膜に形成された凹部の深さを算出するステップと、
    既に実施された研磨において取得された前記研磨装置の設備パラメータの値を、当該設備パラメータと研磨速度との対応関係を示す、予め取得された研磨速度算出式に代入し、研磨速度を算出するステップと、
    算出された研磨速度および前記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚により、当該特定の半導体基板に対して適用する研磨時間を算出するステップと、
    前記算出された研磨速度および前記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚により、当該特定の半導体基板の絶縁膜の研磨後残膜厚を予測するステップと、
    予測された研磨後残膜厚および当該特定の半導体基板について算出された前記凹部深さを、凹部深さと研磨後残膜厚と電気抵抗との対応関係を示す、予め取得された電気特性予測式に代入し、前記算出された研磨時間を適用した場合に前記特定の半導体基板に形成される配線の電気抵抗値を予測するステップと、
    予測された電気抵抗値が予め設定された規格範囲内であるか否かを判定するステップと、
    前記判定の結果、予測された電気抵抗値が規格範囲内であった場合、前記研磨装置において、前記算出された研磨時間にしたがって前記特定の半導体基板に対して研磨を実施し、予測された電気抵抗値が規格範囲外であった場合、前記電気特性予測式に基づいて電気抵抗値が前記規格範囲内になる修正研磨量を算出するとともに、当該修正研磨量と前記研磨速度とにより研磨時間を算出し、前記研磨装置において、当該算出された研磨時間にしたがって前記特定の半導体基板に対して研磨を実施するステップと、
    を有すること特徴とする半導体装置の製造方法。
  6. 前記研磨装置において、前記特定の半導体基板に対して研磨が実施される際に、当該研磨時の研磨装置の設備パラメータの値を取得するステップと、
    当該取得された研磨装置の設備パラメータ値および前記研磨速度算出式により算出された研磨速度と、前記特定の半導体基板の絶縁膜上に堆積された導電膜の膜厚とにより、当該特定の半導体基板の絶縁膜の研磨後残膜厚を算出するステップと、
    算出された前記特定の半導体基板の研磨後残膜厚および当該特定の半導体基板について算出された前記凹部深さを、前記電気特性予測式に代入し、前記特定の半導体基板に形成された配線の電気抵抗値を算出するステップと、
    研磨後に算出された電気抵抗値が予め設定された規格範囲内であるか否かを判定するステップと、
    をさらに有する、請求項５記載の半導体装置の製造方法。
  7. 研磨後に算出された電気抵抗値が予め設定された規格範囲内であるか否かを判定した結果、算出された電気抵抗値が規格範囲外の低抵抗であった場合、前記電気特性予測式に基づいて追加研磨量を算出し、当該追加研磨量に応じた研磨を実施するステップと、
    をさらに有する、請求項６記載の半導体装置の製造方法。
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