JP2010079737A - タイミング解析支援装置 - Google Patents
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Abstract
【解決手段】配線の抵抗成分と容量成分とを含むSPEF(Standard Parasitic Exchange Format)ファイルを生成するRC抽出部と、SPEF(Standard Parasitic Exchange Format)ファイルに基づいて、SDF(Standard Delay Format)ファイルを生成する遅延計算部と、クロック・メッシュ構造のあるクロックパスについて、入力段からクロック・メッシュまでのネットリストを簡略化して修正回路モデルを生成するクロック・メッシュ計算部と、修正回路モデルに基づいて、解析対象の半導体集積回路のタイミング解析を実行するタイミング解析部を具備するタイミング解析支援装置を構成する。
【選択図】図4
Description
送信クロック遅延−バラツキ係数(<1.0)×受信クロック遅延
Hold skew:
送信クロック遅延−バラツキ係数(>1.0)×受信クロック遅延
このとき、その製造バラツキを考慮したSKEW計算については、送信クロックと受信クロックの共通パスを認識して、その共通パス以降のクロックドライバの配置広がり(距離)を考慮する。クロック共通パスにおいては、バラツキを考慮する必要がない。そのため、共通パス分岐点(以下、CRPR(Clock Reconvergence Pessimism Removal)分岐点と記載する)から後の配置広がりや段数、クロック遅延について計算する。
2…入力装置
3…出力装置
4…CPU
5…メモリ
6…大容量記憶装置
7…バス
8…タイミング解析支援プログラム
10…タイミング解析装置
11…レイアウトデータ
12…SPEF(Standard Parasitic Exchange Format)
13…ネットリスト
14…SDF
15…クロックLatency/鈍り情報
15a…クロックLatency/鈍り情報
16…修正ネットリスト
17…修正SPEF
18…修正SDF
19…タイミング制約
20…解析結果レポート
21…RC抽出ライブラリ
22…セル遅延ライブラリ
23…RC抽出ツール
24…遅延計算ツール
25…クロック・メッシュ修正ツール
26…SDF編集ツール
27…SPEF編集ツール
28…ネットリスト編集ツール
29…タイミング解析ツール
30…仮SPEF
31…解析対象回路
32…PLL(Phase Lock Loop)
33…クロック・ツリー領域
34…クロック・メッシュ領域
35…クロック・メッシュネット
G11…第1インスタンス
G12…第2インスタンス
G21…第3インスタンス
G22…第4インスタンス
G23…第5インスタンス
G24…第6インスタンス
NG1…第1ネット
NG21…第2ネット
NG22…第3ネット
L1…レシーバ回路
L1_1…第1レシーバ回路
L1_2…第2レシーバ回路
L1_3…第3レシーバ回路
FF1…第1フリップフロップ
FF2…第2フリップフロップ
FF3…第3フリップフロップ
E1…第1擬似端子
E2…第2擬似端子
E3…第3擬似端子
NE1…第1擬似ネット
NE2…第2擬似ネット
NE3…第3擬似ネット
101…クロック・ツリーLSI
102…クロック・メッシュLSI
Claims (16)
- 配線の抵抗成分と容量成分とを含むSPEF(Standard Parasitic Exchange Format)ファイルを生成するRC抽出部と、
前記SPEF(Standard Parasitic Exchange Format)ファイルに基づいて、SDF(Standard Delay Format)ファイルを生成する遅延計算部と、
クロック・メッシュ構造のあるクロックパスについて、入力段からクロック・メッシュまでのネットリストを簡略化して修正回路モデルを生成するクロック・メッシュ計算部と、
前記修正回路モデルに基づいて、解析対象の半導体集積回路のタイミング解析を実行するタイミング解析部と
を具備する
タイミング解析支援装置。 - 請求項1に記載のタイミング解析支援装置において、
前記クロック・メッシュ計算部は、
ネットリスト編集ツールと、
SDFファイル編集ツールと、
SPEFファイル編集ツールと
を備え、
前記ネットリスト編集ツールは、
前記入力段を構成するインスタンスの出力ピンの後段に構成されたクロック・メッシュネットと、前記クロック・メッシュネットにレシーバとして繋がるドライバの入力ピンとを特定し、前記入力ピンに新たネットを介して擬似外部端子を接続して修正ネットリストを生成し、
前記SDFファイル編集ツールは、
前記インスタンスから前記ドライバまでの最悪遅延値と前記ドライバの入力の波形鈍りを示すクロックLatency/鈍り情報を読み出し、前記クロックLatency/鈍り情報に含まれる上方を前記修正ネットリストに付与して修正SDFファイルを生成し、
前記SPEFファイル編集ツールは、
前記修正ネットリストに基づいて、前記擬似外部端子から前記ドライバまでのネットに対して、ダミー容量とダミー抵抗を付与して修正SPEFファイルを生成し、
前記タイミング解析部は、
前記修正ネットリストと前記修正SDFファイルと前記修正SPEFファイルとに基づいて、前記半導体集積回路のタイミング解析を実行する
タイミング解析支援装置。 - 請求項2に記載のタイミング解析支援装置において、
前記タイミング解析部は、
セル遅延ライブラリとタイミング制約とを読み出し、前記修正ネットリストと前記修正SDFファイルと前記修正SPEFファイルと前記セル遅延ライブラリと前記タイミング制約とに基づいて、セットアップ・ホールド遅延違反したパス情報を含む解析結果レポートを生成する
タイミング解析支援装置。 - 請求項2または3記載のタイミング解析支援装置において、
前記RC抽出部は、
RC抽出ライブラリと、前記半導体集積回路のレイアウトデータとに基づいて、前記半導体集積回路の寄生情報を抽出して、配線のRC情報を含む前記SPEFファイルを出力する
タイミング解析支援装置。 - 請求項2から4のいずれか1項に記載のタイミング解析支援装置において、
前記遅延計算部は、
配線メディアによる遅延時間、セル内遅延時間、同セットアップ・ホールド時間を計算して、前記SDF(Standard Delay Format)ファイルを生成する
タイミング解析支援装置。 - 請求項2から5のいずれか1項に記載のタイミング解析支援装置において、
前記ネットリスト編集ツールは、
前記入力段から前記クロック・メッシュネットに辿り着くまでの途中経路中のネットとドライバ・インスタンスを全て記憶し、前記入力ピンに前記新たネットを介して前記擬似外部端子を接続した後、前記途中経路中のネットと前記ドライバ・インスタンスとを削除して前記修正ネットリストを生成する
タイミング解析支援装置。 - 請求項2から6のいずれか1項に記載のタイミング解析支援装置において、
前記SDFファイル編集ツールは、
読み出した前記クロックLatency/鈍り情報の記述に基づいて、前記入力段を、前記修正ネットリストの内部のドライバに繋がる擬似外部端子に読み替えながら、前記修正SDFファイルを生成する
タイミング解析支援装置。 - 請求項2から7のいずれか1項に記載のタイミング解析支援装置において、
前記SPEFファイル編集ツールは、
前記修正ネットリストと前記SPEFファイルとに基づいて、仮SPEFファイルを生成し、
前記仮SPEFファイルの前記擬似外部端子と前記ドライバのピンとのペア記述の擬似端子座標を、前記ドライバの入力端子座標と同じにして前記修正SPEFファイルを生成する
タイミング解析支援装置。 - コンピュータを、半導体集積回路のタイミング解析を実行するタイミング解析支援装置として機能させるための手順を示すタイミング解析支援プログラムであって、
(a)配線の抵抗成分と容量成分とを含むSPEF(Standard Parasitic Exchange Format)ファイルを生成するステップと、
(b)前記SPEF(Standard Parasitic Exchange Format)ファイルに基づいて、SDF(Standard Delay Format)ファイルを生成するステップと、
(c)クロック・メッシュ構造のあるクロックパスについて、入力段からクロック・メッシュまでのネットリストを簡略化して修正回路モデルを生成するステップと、
(d)前記修正回路モデルに基づいて、解析対象の半導体集積回路のタイミング解析を実行するステップと
を具備する手順を示す
タイミング解析支援プログラム。 - 請求項9に記載のタイミング解析支援プログラムにおいて、
前記(c)ステップは、
ネットリスト編集ステップと、
SDFファイル編集ステップと、
SPEFファイル編集ステップと
を含み、
前記ネットリスト編集ステップは、
前記入力段を構成するインスタンスの出力ピンの後段に構成されたクロック・メッシュネットと、前記クロック・メッシュネットにレシーバとして繋がるドライバの入力ピンとを特定するステップと、
前記入力ピンに新たネットを介して擬似外部端子を接続して修正ネットリストを生成するステップと
を含み、
前記SDFファイル編集ステップは、
前記インスタンスから前記ドライバまでの最悪遅延値と前記ドライバの入力の波形鈍りを示すクロックLatency/鈍り情報を読み出すステップと
前記クロックLatency/鈍り情報に含まれる上方を前記修正ネットリストに付与して修正SDFファイルを生成するステップと
を含み、
前記SPEFファイル編集ステップは、
前記修正ネットリストに基づいて、前記擬似外部端子から前記ドライバまでのネットに対して、ダミー容量とダミー抵抗を付与して修正SPEFファイルを生成するステップを含み、
前記(d)ステップは、
前記修正ネットリストと前記修正SDFファイルと前記修正SPEFファイルとに基づいて、前記半導体集積回路のタイミング解析を実行するステップを含む
タイミング解析支援プログラム。 - 請求項10に記載のタイミング解析支援プログラムにおいて、
前記(d)ステップは、
セル遅延ライブラリとタイミング制約とを読み出すステップと、
前記修正ネットリストと前記修正SDFファイルと前記修正SPEFファイルと前記セル遅延ライブラリと前記タイミング制約とに基づいて、セットアップ・ホールド遅延違反したパス情報を含む解析結果レポートを生成するステップと
を含む
タイミング解析支援プログラム。 - 請求項10または11に記載のタイミング解析支援プログラムにおいて、
前記(a)ステップは、
RC抽出ライブラリと、前記半導体集積回路のレイアウトデータとに基づいて、前記半導体集積回路の寄生情報を抽出して、配線のRC情報を含む前記SPEFファイルを出力するステップを含む
タイミング解析支援プログラム。 - 請求項10から12のいずれか1項に記載のタイミング解析支援プログラムにおいて、
前記(b)ステップは、
配線メディアによる遅延時間、セル内遅延時間、同セットアップ・ホールド時間を計算して、前記SDF(Standard Delay Format)ファイルを生成するステップを含む
タイミング解析支援プログラム。 - 請求項10から13のいずれか1項に記載のタイミング解析支援プログラムにおいて、
前記ネットリスト編集ステップは、
前記入力段から前記クロック・メッシュネットに辿り着くまでの途中経路中のネットとドライバ・インスタンスを全て記憶するステップと、
前記入力ピンに前記新たネットを介して前記擬似外部端子を接続した後、前記途中経路中のネットと前記ドライバ・インスタンスとを削除して前記修正ネットリストを生成するステップと
を含む
タイミング解析支援プログラム。 - 請求項10から14のいずれか1項に記載のタイミング解析支援プログラムにおいて、
前記SDFファイル編集ステップは、
読み出した前記クロックLatency/鈍り情報の記述に基づいて、前記入力段を、前記修正ネットリストの内部のドライバに繋がる擬似外部端子に読み替えながら、前記修正SDFファイルを生成するステップを含む
タイミング解析支援プログラム。 - 請求項10から15のいずれか1項に記載のタイミング解析支援プログラムにおいて、
前記SPEFファイル編集ツールは、
前記修正ネットリストと前記SPEFファイルとに基づいて、仮SPEFファイルを生成するステップと、
前記仮SPEFファイルの前記擬似外部端子と前記ドライバのピンとのペア記述の擬似端子座標を、前記ドライバの入力端子座標と同じにして前記修正SPEFファイルを生成するステップと
を含む
タイミング解析支援プログラム。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011065319A (ja) * | 2009-09-16 | 2011-03-31 | Nec Corp | 情報処理装置 |
JP2012174115A (ja) * | 2011-02-23 | 2012-09-10 | Nec Corp | 遅延解析装置、遅延解析方法、及び遅延解析プログラム |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7698430B2 (en) * | 2005-03-16 | 2010-04-13 | Adaptive Computing Enterprises, Inc. | On-demand compute environment |
JP5512227B2 (ja) * | 2009-10-29 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | タイミング解析装置、タイミング解析方法、及びタイミング解析プログラム |
US8271923B2 (en) | 2010-07-22 | 2012-09-18 | International Business Machines Corporation | Implementing forward tracing to reduce pessimism in static timing of logic blocks laid out in parallel structures on an integrated circuit chip |
US8316333B2 (en) * | 2010-07-22 | 2012-11-20 | International Business Machines Corporation | Implementing timing pessimism reduction for parallel clock trees |
US8635579B1 (en) * | 2012-12-31 | 2014-01-21 | Synopsys, Inc. | Local clock skew optimization |
US9213358B2 (en) * | 2013-10-31 | 2015-12-15 | Qualcomm Incorporated | Monolithic three dimensional (3D) integrated circuit (IC) (3DIC) cross-tier clock skew management systems, methods and related components |
KR20150069142A (ko) * | 2013-12-13 | 2015-06-23 | 삼성전자주식회사 | 설정 가능한 클락 메시 회로, 이의 동작 방법, 및 이를 포함하는 장치들 |
KR102328044B1 (ko) * | 2014-10-21 | 2021-11-17 | 삼성전자주식회사 | 시뮬레이터의 작동 방법과 이를 수행할 수 있는 장치 |
US10372869B2 (en) | 2015-03-27 | 2019-08-06 | Samsung Electronics Co., Ltd. | System and method of analyzing integrated circuit in consideration of a process variation |
US11256846B2 (en) | 2015-03-27 | 2022-02-22 | Samsung Electronics Co., Ltd. | System and method of analyzing integrated circuit in consideration of a process variation and a shift |
KR20180092692A (ko) * | 2017-02-10 | 2018-08-20 | 삼성전자주식회사 | Beol을 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템 |
KR102402673B1 (ko) * | 2017-04-28 | 2022-05-26 | 삼성전자주식회사 | Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템 |
CN117272924A (zh) * | 2017-04-28 | 2023-12-22 | 三星电子株式会社 | 设计集成电路的方法 |
US10963610B1 (en) * | 2020-05-22 | 2021-03-30 | Cadence Design Systems, Inc. | Analyzing clock jitter using delay calculation engine |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008152329A (ja) * | 2006-12-14 | 2008-07-03 | Nec Electronics Corp | 回路解析方法、及び回路解析プログラム、回路シミュレーション装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03232267A (ja) | 1990-02-07 | 1991-10-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH11232310A (ja) | 1998-02-10 | 1999-08-27 | Matsushita Electric Ind Co Ltd | 集積回路設計支援装置 |
US6876961B1 (en) * | 1999-08-27 | 2005-04-05 | Cisco Technology, Inc. | Electronic system modeling using actual and approximated system properties |
JP3920124B2 (ja) | 2002-03-26 | 2007-05-30 | Necエレクトロニクス株式会社 | 半導体集積回路のクロック配線方法及び半導体集積回路 |
US6810505B2 (en) * | 2002-07-10 | 2004-10-26 | Lsi Logic Corporation | Integrated circuit design flow with capacitive margin |
US7043708B2 (en) * | 2003-06-09 | 2006-05-09 | Lsi Logic Corporation | Intelligent crosstalk delay estimator for integrated circuit design flow |
JP4921751B2 (ja) | 2005-09-14 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | 故障検出シミュレーションシステム、故障検出シミュレーション方法及びプログラム |
US8332793B2 (en) * | 2006-05-18 | 2012-12-11 | Otrsotech, Llc | Methods and systems for placement and routing |
US20090013292A1 (en) * | 2007-07-03 | 2009-01-08 | Mentor Graphics Corporation | Context dependent timing analysis and prediction |
US8365115B2 (en) * | 2009-03-06 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for performance modeling of integrated circuits |
-
2008
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2009
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008152329A (ja) * | 2006-12-14 | 2008-07-03 | Nec Electronics Corp | 回路解析方法、及び回路解析プログラム、回路シミュレーション装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011065319A (ja) * | 2009-09-16 | 2011-03-31 | Nec Corp | 情報処理装置 |
US8671374B2 (en) | 2009-09-16 | 2014-03-11 | Nec Corporation | Information processing apparatus |
JP2012174115A (ja) * | 2011-02-23 | 2012-09-10 | Nec Corp | 遅延解析装置、遅延解析方法、及び遅延解析プログラム |
Also Published As
Publication number | Publication date |
---|---|
US20100083205A1 (en) | 2010-04-01 |
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US8239795B2 (en) | 2012-08-07 |
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