JP2010073765A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】センサチップ1は、複数の第1電極パッド1hが形成された第1主面1a、第1主面1aの反対側に位置する第1裏面1b、第1主面1aから第1裏面1bに向かって貫通するように形成された開口部、開口部の周囲に配置される支持体、および開口部内に配置され、複数の梁を介して支持体に支持される可動部を有する本体部1kを有している。本体部1kの第1主面1a側には第1シール材1m、第1裏面1b側には第2シール材1nがそれぞれ開口部を被覆するように配置する。ここで、センサチップ1の第1シール材1m上にキャップ材をさらに配置することにより、センサチップ1上の封止体6の量を低減することができるので、封止体6の収縮応力に起因するセンサチップ1の変形を抑制することができる。
【選択図】図7
Description
上面、および前記上面の反対側に位置する下面を有するチップ搭載部と、
前記チップ搭載部の周囲に配置された複数のリードと、
第1主面、前記第1主面の反対側に位置する第1裏面、前記第1主面と前記第1裏面との間に形成された空洞、前記空洞内に配置された可動部、および前記第1主面に形成され、前記可動部の変位量を電気信号として出力する複数の第1電極パッドを有し、前記チップ搭載部の前記上面側に搭載されるセンサチップと、
前記センサチップの第1主面上に配置されるキャップ材と、
前記センサチップの前記複数の第1電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
前記センサチップ、および前記複数のワイヤを樹脂封止する封止体と、を含むものである。
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
<センサチップの構造>
まず、図1〜図4を用いて本実施の形態1の半導体装置が有するセンサチップの構造について説明する。図1は、本実施の形態1の半導体装置が有するセンサチップの上面側を示す平面図、図2は図1に示すセンサチップの本体部の上面側を示す平面図、図3は図1に示すA−A線に沿った断面図、図4は図1に示すB−B線に沿った断面図である。
次に、図5〜図8を用いて、本実施の形態1の半導体装置の構成例を説明する。図5は本実施の形態1の半導体装置の上面側を示す平面図、図6は図5に示す半導体装置の下面側を示す平面図、図7は図5に示すC−C線に沿った断面図である。また、図8は、図5に示す半導体装置の封止体内部における平面構造を示す平面図である。このため、図8では、内部の構成が分かるように、封止体を透過して内部構造を示す平面図としている。
次に図5〜図8に示すQFN10の製造方法について説明する。
つまり、センサチップ1のパッド1hとワイヤ5とを接合する際に印加する第1の荷重をコントローラチップ3のパッド3dとワイヤ5とを接合する際に印加する第2の荷重よりも小さくすることが好ましい。
次に本実施の形態1の変形例について説明する。
図32は本実施の形態2の半導体装置であるQFN30の上面側を示す平面図、図33は図32に示すG−G線に沿った断面図である。なお、本実施の形態2のQFN30は、キャップ材4の上面4aが封止体6に封止されている点を除き、前記実施の形態1で説明したQFN10と同様な構造である。したがって、前記実施の形態1と重複する説明は省略する。また、本実施の形態2のQFN30の変形例として、前記実施の形態1で説明した第1〜第3の変形例を適用することができるが、重複する説明は省略する。
1a 第1主面
1b 第1裏面
1c 第1側面
1d 開口部(空洞、貫通孔)
1e 支持体
1f 梁
1g 錘部(可動部)
1h パッド(第1電極パッド)
1k 本体部
1m 第1シール材
1n 第2シール材
1p 隙間
1r バンプ電極
1s 接合材
2 リードフレーム
2a タブ(チップ搭載部)
2aa 上面
2ab 下面
2b リード
2ba 上面
2bb 下面
2bc 側面
2c 吊りリード
3 コントローラチップ(制御チップ、第2の半導体チップ)
3a 第2主面
3b 第2裏面
3c 第2側面
3d パッド(第2電極パッド)
4 キャップ材
4a 上面
4b 下面
4c 側面
5 ワイヤ(導電性部材)
6 封止体
6a 上面
6b 下面
7 外装めっき層(金属層)
8 第1接着材
9 第2接着材
10、23、24、25、30、31、34 QFN(半導体装置)
11 第3接着材
15 リードフレーム
15a 製品形成領域(デバイス形成領域)
15b 枠体
16 一括封止体
16a 樹脂
17 成形金型
17a 上型
17b 下型
17c 上型面
17d キャビティ
17da 側面
17e ゲート部
17f 下型面
17g 側面
17h ポット部
17j プランジャ
18 フィルム(上型面被覆フィルム、第1フィルム)
20 ダイシングライン
21 ダイシングブレード(切断治具)
22 ダイシングテープ
Claims (18)
- 上面、および前記上面の反対側に位置する下面を有するチップ搭載部と、
前記チップ搭載部の周囲に配置された複数のリードと、
第1主面、前記第1主面の反対側に位置する第1裏面、前記第1主面と前記第1裏面との間に形成された空洞、前記空洞内に配置された可動部、および前記第1主面に形成され、前記可動部の変位量を電気信号として出力する複数の第1電極パッドを有し、前記チップ搭載部の前記上面側に搭載されるセンサチップと、
前記センサチップの前記第1主面上に配置されるキャップ材と、
前記センサチップの前記複数の電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
前記センサチップ、および前記複数のワイヤを樹脂封止する封止体と、を含むことを特徴とする半導体装置。 - 請求項1において、
前記チップ搭載部の前記上面側には、第2主面、前記第2主面の反対側に位置する第2裏面、前記第2主面に形成された複数の第2電極パッドを有するコントローラチップが搭載され、
前記コントローラチップは前記封止体により樹脂封止されていることを特徴とする半導体装置。 - 請求項2において、
前記コントローラチップは、前記第2裏面側が前記チップ搭載部の上面と対向した状態で、第1接着材を介して前記チップ搭載部上に固着され、
前記センサチップは、前記第1裏面側が前記コントローラチップの前記第2主面と対向した状態で、前記第1接着材よりも厚い第2接着材を介して前記コントローラチップの前記第2主面上に固定されていることを特徴とする半導体装置。 - 請求項3において、
前記コントローラチップは、前記チップ搭載部および前記複数のリード上に搭載されていることを特徴とする半導体装置。 - 請求項4において、
前記キャップ材は前記第1接着材の厚さよりも薄い第3接着材を介して前記センサチップの前記第1主面側に固着されていることを特徴とする半導体装置。 - 請求項1において、
前記キャップ材の外縁は、前記センサチップの前記第1主面の外縁よりも外側に延出していることを特徴とする半導体装置。 - 請求項1において、
前記キャップ材は、前記センサチップの前記第1主面の全体を覆っていることを特徴とする半導体装置。 - 請求項1において、
前記センサチップは、前記センサチップの前記第1主面を覆う第1シール材と、前記第1裏面を覆う第2シール材を有し、前記第1シール材の厚さと前記キャップ材の厚さとの合計は、前記第2シール材の厚さよりも厚いことを特徴とする半導体装置。 - 請求項8において、
前記第1シール材の上面と、前記キャップ材の下面とは金属接合により固定されていることを特徴とする半導体装置。 - 請求項1において、
前記キャップ材の上面は、前記封止体の上面側から露出していることを特徴とする半導体装置。 - 請求項1において、
前記キャップ材の上面は、前記封止体により封止され、前記第1シール材の厚さと前記キャップ材の厚さとの合計は、前記キャップ材上に配置される前記封止体の厚さよりも厚いことを特徴とする半導体装置。 - 以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)上面および前記上面と反対側の下面を有するチップ搭載部、前記チップ搭載部を支持する複数の吊りリード、前記チップ搭載部の周囲に配置された複数のリード、および前記複数の吊りリードおよび前記複数のリードと一体に形成された枠体とを備えたリードフレームを準備する工程;
(b)第2主面、前記第2主面の反対側に位置する第2裏面、前記第2主面に形成された複数の第2電極パッドを有するコントローラチップを前記第2裏面が前記チップ搭載部の前記上面と対向するように、第1接着材を介して前記チップ搭載部の前記上面上に搭載する工程;
(c)第1主面、前記第1主面の反対側に位置する第1裏面、前記第1主面と前記第1裏面との間に形成された空洞、前記空洞内に配置された可動部、および前記第1主面に形成され、前記可動部の変位量を電気信号として出力する複数の第1電極パッドを有するセンサチップを、前記第1裏面が前記コントローラチップの前記第2主面と対向するように、第2接着材を介して前記コントローラチップの前記第2主面上に搭載する工程;
(d)上面、および前記上面と反対側の下面を有するキャップ材を、前記下面が前記センサチップの前記第1主面と対向するように、第3接着材を介して前記センサチップの前記第1主面上に搭載する工程;
(e)前記コントローラチップの複数の第2電極パッド、前記センサチップの複数の第1電極パッドおよび複数のリードを複数のワイヤを介して相互に電気的に接続する工程;
(f)前記コントローラチップ、前記センサチップ、および前記複数のワイヤを樹脂で封止し、封止体を形成する工程;
(g)前記封止体から露出した前記複数のリードのそれぞれの前記下面に金属層を形成する工程;
(h)前記複数の吊りリードおよび前記複数のリードのそれぞれと前記枠体との間をそれぞれ切断する工程。 - 請求項12において、
前記コントローラチップおよび前記センサチップは、それぞれダイシングラインに沿ってダイシングブレードを移動させることにより、ウエハを切断することにより形成され、
前記センサチップを形成する際にダイシングブレードを移動させる第1ダイシング速度は、前記コントローラチップを形成する際にダイシングブレードを移動させる第2ダイシング速度よりも遅いことを特徴とする半導体装置の製造方法。 - 請求項12において、
前記(c)工程において、前記センサチップを前記コントローラチップに近づける第1速度は、前記(b)工程において、前記コントローラチップを前記チップ搭載部に近づける第2速度よりも遅いことを特徴とする半導体装置の製造方法。 - 請求項12において、
前記封止体を形成する前記樹脂は、フィラー材を含有していることを特徴とする半導体装置の製造方法。 - 請求項12において、
前記(e)工程では、
前記センサチップの第1電極パッドと前記ワイヤとを接合する際に印加する第1の荷重は、前記コントローラチップの前記第2電極パッドと前記ワイヤとを接合する際に印加する第2の荷重よりも小さいことを特徴とする半導体装置の製造方法。 - 請求項16において、
前記第1電極パッドの表面には、前記ワイヤと同じ金属材料よりなる金属膜が形成されていることを特徴とする半導体装置の製造方法。 - 以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)上面および前記上面と反対側の下面を有するチップ搭載部、前記チップ搭載部を支持する複数の吊りリード、前記チップ搭載部の周囲に配置された複数のリード、および前記複数の吊りリードおよび前記複数のリードと一体に形成された枠体とを備えたリードフレームを準備する工程;
(b)第1主面、前記第1主面の反対側に位置する第1裏面、前記第1主面と前記第1裏面との間に形成された空洞、前記空洞内に配置された可動部、および前記第1主面に形成され、前記可動部の変位量を電気信号として出力する複数の第1電極パッド、前記第1主面側に配置され、前記第1主面側を被覆する第1シール材、および前記第1裏面側に配置され、前記第1裏面側を被覆する第2シール材を有するセンサチップを、前記第1裏面が前記チップ搭載部の前記上面と対向するように、第1接着材を介して前記チップ搭載部の前記上面上に搭載する工程;
(c)上面、および前記上面と反対側の下面を有するキャップ材を、前記下面が前記センサチップの前記第1主面と対向するように、第2接着材を介して前記センサチップの前記第1主面上に搭載する工程;
(d)前記センサチップの複数の第1電極パッドと複数のリードを複数のワイヤを介して電気的に接続する工程;
(e)前記センサチップ、および前記複数のワイヤを樹脂で封止し、封止体を形成する工程;
(f)前記封止体から露出した前記複数のリードのそれぞれの前記下面に金属層を形成する工程;
(g)前記複数の吊りリードおよび前記複数のリードのそれぞれと前記枠体との間をそれぞれ切断する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (3)
Publication Number | Publication Date |
---|---|
JP2010073765A true JP2010073765A (ja) | 2010-04-02 |
JP2010073765A5 JP2010073765A5 (ja) | 2011-09-22 |
JP5406487B2 JP5406487B2 (ja) | 2014-02-05 |
Family
ID=42205310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008237423A Active JP5406487B2 (ja) | 2008-09-17 | 2008-09-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5406487B2 (ja) |
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JP5406487B2 (ja) | 2014-02-05 |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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