JP2010067977A - ドープされた電圧阻止層を含むバラクタダイオード - Google Patents

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Abstract

【課題】増幅効率改善のための負荷変調方式で使用されるバラクタダイオードを提供する。
【解決手段】バラクタダイオードが、第1の伝導型を有するコンタクト層と、第1の伝導および第1の正味ドーピング濃度を有する、コンタクト層上の電圧阻止層と、電圧阻止層上の阻止接合と、キャリア注入接合から間隔を開けて配置された、電圧阻止層中の複数の個別ドープ領域とを含む。複数の個別ドープ領域は、第1の伝導型と、第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有し、複数の個別ドープ領域は、バラクタダイオードの空乏領域が阻止接合に加えられた逆バイアス電圧に応答して広がるときに、バラクタダイオードのキャパシタンスを変調するように構成されている。バラクタダイオードを形成する関連した方法も開示されている。
【選択図】図1

Description

本発明は、電子デバイスに関し、特に、増幅効率改善のための負荷変調方式で使用されるバラクタダイオードに関する。
高周波増幅器は、インピーダンス整合負荷、すなわち、増幅器の出力インピーダンスに等しい入力インピーダンスを持った負荷に、増幅器の出力が供給されるとき、最も効率よく動作する。しかし、高周波増幅器の出力インピーダンスは、増幅器の動作周波数と増幅器によって出力される電力との両方の関数である。したがって、所定の動作周波数で高い効率を得るためには、増幅器によって出力される電力に基づいて負荷のインピーダンスを適応させることが望ましい。例えば、いくつかのデジタル変調技術では、ピーク対平均電力の比が高い。RF電力モジュールの設計者は、ピーク出力電力における効率のために増幅器チェーンを最適化することを選ぶことがある。しかし、その場合に、平均電力レベルでの増幅器の効率は損なわれることがある。
バラクタダイオードは、バリキャップダイオード、可変キャパシタンスダイオード、および同調ダイオードとも呼ばれ、高周波増幅器用のインピーダンス整合変成器で可変リアクタンス素子として使用されることがある。バラクタダイオードのキャパシタンスは、ダイオードの逆バイアスレベルを調節することにより制御できる。バラクタダイオードは逆バイアスで動作するので、その動作中においては、限られた電流のみがダイオードを流れる。しかし、逆バイアスダイオードの空乏領域の厚さは印加バイアス電圧によって変化するので、ダイオードのキャパシタンスを制御することができる。従来のダイオード構造では、空乏領域の厚さは印加電圧の平方根に比例し、ダイオードのキャパシタンスは、空乏領域の厚さに逆比例する。したがって、通常のダイオードのキャパシタンスは、印加電圧の平方根に逆比例する。
バラクタの性能は、また、容量性リアクタンスと等価直列抵抗(ESR)の比として定義されるいわゆるQ値によって特徴付けられる。高いQ値(すなわち、低損失性)を実現するために、バラクタを形成用の材料は、低抵抗を維持しながら高い制御電圧に耐えることができなければならない。SiCまたはGaNを含む(ただし、これらに限定されない)ワイドバンドギャップ材料は、本質的に高電界強度を有し、これにより、高濃度ドープされた薄膜は高い破壊電圧を有することができる。したがって、そのような材料により、非常に高いQ値が低挿入損失で実現されるであろう。
米国特許出願公開第2007/0292999号明細書 米国特許第5,851,908号明細書 米国特許第6,107,142号明細書
ダイオードの電圧阻止領域に段階的なドーピング分布を設けることによって、シリコンまたはガリウム砒素ベースのバラクタダイオードのキャパシタンス−電圧関係を変える試みがいくつかなされている。段階的なドーピング分布は、一般に、エピタキシャル成長、拡散、または注入のいずれかを使用してこれまで実現された。しかし、再現可能に製造で使用されるプロセスの限界のために、複雑な段階的なドーピング分布を実現することは、実際には困難であると分かる。
いくつかの実施形態によるバラクタダイオードは、このデバイスの基板を含むことが可能な高濃度ドープコンタクト層と、第1の伝導型および第1の正味ドーピング濃度を有する、コンタクト層上の電圧阻止層と、電圧阻止層上の阻止接合と、キャリア注入接合から間隔を開けて配置された、電圧阻止層中の複数の個別ドープ領域とを含む。個別ドープ領域は、第1の伝導型と、第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有する。個別ドープ領域は、バラクタダイオードの空乏領域が阻止接合の両端間に印加される逆バイアス電圧に応答して広がるときに、バラクタダイオードのキャパシタンスを調節するように構成されている。個別に明確に区分けされたドーピング領域を含むいくつかの並列結合ダイオードを使用して、複雑な段階的ドーピング分布の近似が可能である。
複数の個別ドープ領域は、阻止接合から第1の距離の間隔を開けて配置された第1の個別ドープ領域と、キャリア注入接合から第2の距離の間隔を開けて配置された第2の個別ドープ領域とを含むことができ、第2の距離は第1の距離よりも大きい。
第1の個別ドープ領域は、阻止接合から第1の距離のところに第1の全電荷を供給することができ、第2の個別ドープ領域は、第1の全電荷以上である第2の全電荷を阻止接合から第2の距離のところに供給することができる。
第1の個別ドープ領域は、第1の正味ドーピング濃度を有することができ、第2の個別ドープ領域は、第1の正味ドーピング濃度よりも低い第2の正味ドーピング濃度を有することができる。
複数の個別ドープ領域は、阻止接合から、第2の距離よりも大きな第3の距離の間隔を開けて配置された第3の個別ドープ領域をさらに備えることができ、第3の個別ドープ領域は、第2の正味ドーピング濃度よりも低い第3の正味ドーピング濃度を有することができる。
複数の個別ドープ領域は、阻止接合から、第2の距離よりも大きな第3の距離の間隔を開けて配置された第3の個別ドープ領域をさらに含むことができる。
第1、第2、および第3の個別ドープ領域は、キャリア注入接合に平行な横方向で必ずしも重なり合っていないことがある。
このバラクタダイオードは、さらに、電圧阻止層上にショットキー金属コンタクトを含むことがあり、阻止接合はショットキー障壁接合を含むことがある。
このバラクタダイオードは、第1の伝導型と反対の第2の伝導型を有する第2の層を電圧阻止層上にさらに含むことができ、それによって阻止接合は、第2の層と電圧阻止層の間のP−N接合によって形成される。
電圧阻止層は、炭化珪素などのワイドバンドギャップ半導体材料を含むことができる。
本発明のいくつかの実施形態は、上述のようなバラクタダイオードを含む高周波増幅器用可変インピーダンス整合回路を実現する。
本発明のいくつかの実施形態によるバラクタダイオードを形成する方法は、第1の伝導型および第1の正味ドーピング濃度を有する電圧阻止層を形成するステップと、阻止接合から間隔を開けて配置された複数の個別ドープ領域を電圧阻止層中に形成するステップとを含む。阻止接合は、電圧阻止層上に形成される。個別ドープ領域は、第1の伝導型と、第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有し、複数の個別ドープ領域は、バラクタダイオードの空乏領域が印加逆バイアス電圧に応答して広がるときにバラクタダイオードのキャパシタンスを変調するように構成されている。
複数の個別ドープ領域を形成するステップは、電圧阻止層中へイオンを注入するステップを含むことができる。特に、複数の個別ドープ領域を形成するステップは、第1の注入エネルギーおよび第1のドーズ量で第1のイオンを選択的に注入して、阻止接合から第1の距離の間隔を開けて配置された第1の個別ドープ領域を形成し、第2の注入エネルギーおよび第2のドーズ量で第2のイオンを選択的に注入して、阻止接合から第1の距離よりも大きな第2の距離の間隔を開けて配置された第2の個別ドープ領域を形成するステップを含むことができる。
第1のイオンおよび第2のイオンを選択的に注入するステップは、第1および第2の個別ドープ領域がキャリア注入接合に平行な横方向で重なり合わないように、第1のイオンおよび第2のイオンを選択的に注入するステップを含むことができる。
第1の個別ドープ領域は、阻止接合から第1の距離のところに第1の全電荷を供給し、第2の個別ドープ領域は、第1の全電荷以上の第2の全電荷を阻止接合から第2の距離のところに供給する。
第1の個別ドープ領域は、第1の正味ドーピング濃度を有することができ、第2の個別ドープ領域は、第1の正味ドーピング濃度よりも低い第2の正味ドーピング濃度を有することができる。
電圧阻止層中へイオンを注入するステップは、電圧阻止層上に多レベル注入マスクを形成して、多レベル注入マスクを通して注入されたイオンが多レベル注入マスクの異なる厚さに対応して電圧阻止層中の異なる深さに位置付けされるように多層注入マスクを通して電圧阻止層中へイオンを注入するステップを含むことができる。
いくつかの実施形態によるバラクタダイオード構造は、第1の伝導型を有する共通コンタクト層と、第1の伝導型および第1の正味ドーピング濃度を有する、共通コンタクト層の第1の電圧阻止層と、第1の電圧阻止層上の第1の阻止接合と、第1の阻止接合から間隔を開けて配置された、第1の電圧阻止層中の第1の複数の個別ドープ領域とを含む。第1の複数の個別ドープ領域は、第1の伝導型と、第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有する。本構造は、第1の電圧阻止層から間隔を開けて配置され第1の伝導型および第3の正味ドーピング濃度を有する、共通コンタクト層上の第2の電圧阻止層と、第2の電圧阻止層上の第2の阻止接合と、第2の阻止接合から間隔を開けて配置された、第2の電圧阻止層中の第2の複数の個別ドープ領域とをさらに含む。第2の複数の個別ドープ領域は、第1の伝導型と、第3の正味ドーピング濃度よりも高い第4の正味ドーピング濃度とを有する。オーミックコンタクトが共通コンタクト層上にある。
本発明のさらなる理解を可能にするために含まれ、本出願の一部分に組み込まれ、本出願の一部分を構成する添付の図面は、本発明の特定の実施形態を示す。
本発明のいくつかの実施形態に従ったショットキーダイオード構造を示す断面図である。 本発明のいくつかの実施形態に従ったPINダイオード構造を示す断面図である。 本発明のいくつかの実施形態に従ったショットキーダイオード構造の製造を示す断面図である。 本発明のさらに他の実施形態に従ったショットキーダイオード構造を示す断面図である。 本発明のさらに他の実施形態に従ったショットキーダイオード構造を示す断面図である。 本発明のいくつかの実施形態に従った可変インピーダンス整合回路を含む高周波増幅器を示す回路図である。 本発明のいくつかの実施形態に従った構造を示す断面図であり、逆直列構成に接続された一対のショットキーダイオードを含む。
本発明の実施形態が示されている添付の図面を参照して、本発明の実施形態が以下でより完全に説明される。しかし、この発明は、多くの異なる形態で具体化することができるので、本明細書で説明される実施形態に限定されるように解釈してはならない。むしろ、これらの実施形態は、この開示が十分に完全なものであり、かつ本発明の範囲を当業者に完全に伝達できるように提供される。全体を通して、同様な数字は同様な要素を指している。
第1、第2などの用語が本明細書で様々な要素を説明するために使用されることがあるが、これらの要素は、これらの用語によって限定されるべきでないことが理解されよう。これらの用語は、1つの要素と他の要素を区別するために使用されるだけである。例えば、本発明の範囲から逸脱することなしに、第1の要素は第2の要素と呼ばれるかもしれないし、同様に第2の要素が第1の要素と呼ばれるかもしれない。本明細書で使用されるときに、用語「および/または」は、関連して列挙された事項の1つまたは複数の任意および全ての組合せを含む。
本明細書で使用される用語は、特定の実施形態だけを説明する目的のためのものであり、本発明を限定する意図でない。本明細書で使用されるときに、単数形である「1つ」および「その」は、背景が明確に示さない限り、複数形をもまた含むことが意図される。さらに、「備える」、「備えている」、「含む」および/または「含んでいる」の用語は、本明細書で使用されるとき、述べられた特徴、完全体、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことが理解されよう。
特に定義されない限り、本明細書で使用されるすべての用語は(技術的および科学的用語を含む)、本発明が属する分野における当業者により一般に理解されるのと同じ意味を持つ。さらに理解されることであろうが、本明細書で使用される用語は、この明細書および関連技術の背景におけるそれの意味と一致する意味を持つものとして解釈されるべきであり、本明細書で特にそのように定義されない限り、理想的な意味または過度に形式的な意味により解釈されない。
層、領域または基板のような要素が他の要素の「上に」ある、または他の要素の「上へ」広がるものとして言及されるとき、その要素は、他の要素の直ぐ上にあることがあり、または他の要素の直ぐ上へ広がることがあり、または介在する要素も存在することがあることが理解されよう。対照的に、要素が他の要素の「直ぐ上に」ある、または他の要素の「直ぐ上へ」広がるものとして言及されるとき、介在する要素は存在しない。また、要素が他の要素に「接続」または「結合」されていると言及されるとき、その要素は他の要素に直接に接続または結合されていることがあり、または、介在する要素が存在することがありうることが理解されよう。対照的に、ある要素が他の要素に「直接接続」または「直接結合」されると言及されるとき、介在する要素は存在しない。
「より下に」、「より上に」、「さらに上の」、「下の方の」、「水平の」、「横の」、「垂直の」、「上方に」、「下方に」、「の上に」その他のような相対的な用語は、図に示されるように、他の要素、層または領域に対する1つの要素、層または領域の関係を説明するために本明細書で使用されることがある。これらの用語は、図に示されるデバイスの向きのほかに、デバイスの異なる向きをも含む意図であることが理解されよう。
本発明の実施形態は、本明細書で、本発明の理想的な実施形態(および中間構造)の概略図である断面図を参照して説明される。図面において層および領域の厚さは、明確にするために誇張されていることがある。さらに、例えば製造技術および/または許容誤差の結果として、図の形からの変形が見込まれる。したがって、本発明の実施形態は、本明細書で図示された領域の特定の形に限定されるように解釈されるべきではなく、例えば製造に起因した形のずれを含みうる。例えば、長方形として図示された注入領域は、一般に、注入領域から非注入領域への不連続な変化ではなく、縁部に丸くなったまたは曲がった特徴および/または注入濃度の傾斜を有している。同様に、注入によって形成される埋込領域は、埋込領域と注入が行われた表面との間の領域におけるいくらかの注入となる。したがって、図に示された領域は本質的に概要であり、その形は、デバイスの領域の実際の形を図示することを意図せず、また、本発明の範囲を限定することを意図しない。
本発明のいくつかの実施形態は、n型またはp型のような伝導型を有するものとして特徴付けされる半導体層および/または領域を参照して説明される。n型またはp型は、その層および/または領域中の多数キャリア濃度を意味する。したがって、n型材料は、負に帯電した電子の多数平衡濃度を有し、一方でp型材料は、正に帯電した正孔の多数平衡濃度を有する。他の層または領域と比較して相対的に大きな(「+」)または小さな(「−」)多数キャリア濃度を示すために、ある材料は、「+」または「−」(n+、n−、p+、p−、n++、n−−、p++、p−−、または同様なもののように)を付けて示すことがある。しかし、そのような表示は、特定の濃度の多数または少数キャリアが、層または領域中に存在することを意味しない。
図1を参照すると、本発明のいくつかの実施形態に従ったショットキーダイオード構造10Aが示されている。ダイオード10Aは、高濃度にドープされることが可能なコンタクト層12と、コンタクト層12上の電圧阻止層14とを含む。電圧阻止層14は、低濃度にドープされることが可能である。いくつかの実施形態では、コンタクト層12および電圧阻止層14はn型である。しかし、本明細書で説明される様々な層の伝導型は逆にすることもできる。いくつかの実施形態では、コンタクト層12の正味ドーピング濃度は、約1×1017cm-3から約5×1019cm-3であり、一方、電圧阻止14層の正味ドーピング濃度は約1×1015cm-3から約2×1018cm-3である。特定の実施形態では、コンタクト層12の正味ドーピング濃度は、約5×1018cm-3から約5×1019cm-3であり、一方で、電圧阻止層14の正味ドーピング濃度は約2×1016cm-3から約2×1018cm-3である。電圧阻止層14の厚さは、所望の阻止電圧レベルを与えるように選択可能である。
金属陽極コンタクト16は、フィールド誘電体18によって画定された能動領域において、電圧阻止層14とショットキー接合J1を形成する。金属コンタクト16は、炭化珪素層とショットキー接合を形成することができるアルミニウム、チタンおよび/またはニッケルのような金属を含むことができる。陰極コンタクト(不図示)は、コンタクト層12に形成される。フィールドプレート、浮動ガードリング、および/または接合終端延長(junction termination extension)などの縁部終端(不図示)を接合の周りに形成して、接合の周辺部に集中する電界を弱めることができる。
いくつかの実施形態では、コンタクト層12は、炭化珪素、ダイヤモンドまたは、窒化ガリウム、窒化アルミニウムガリウム、その他などのIII族窒化物材料などのワイドバンドギャップ半導体のバルク単結晶を含む。炭化珪素の場合には、コンタクト層12は、3C、4H、6H、および15Rから選ばれたポリタイプを有することがあり、オンアクシス(on−axis)またはわずかにオフアクシス(off−axis)の方位を持つことがある。特定の実施形態では、コンタクト層12は、最大8°オフアクシスのオフアクシス方位を有する4H−または6H炭化珪素を含む。本明細書で使用されるときに、「ワイドバンドギャップ半導体」は、約2.5eVよりも大きなバンドギャップを有する半導体材料を意味し、少なくとも炭化珪素およびIII族窒化物を含む。
炭化珪素は、本発明の実施形態で使用するのに特に良い半導体材料である。炭化珪素(SiC)は、シリコン(Si)またはGaAsから製造されたデバイスよりも高温、ハイパワーおよび/または高周波で動作することができる電子デバイスの製造を可能にする優れた物理的および電子的特性を有することが、何年も前から知られている。2×106V/cmを超える高絶縁破壊電界、約2×107cm/secの高飽和電子ドリフト速度および約4.9W/cm−Kの高熱伝導率は、SiCが高周波、高電力用途に適していることを示す。特に、SiCのワイドバンドギャップ(6H−SiCの場合に約3.0eV)および高絶縁破壊電界のために、SiCは高電圧デバイスのための優れた選択である。本明細書で使用されるときに、「高周波」は、約30MHzよりも高い周波数を意味する。
特に、所定の厚さの電圧阻止層またはドリフト層の場合に、SiCベースのデバイスは、同程度のGaAsまたはSiデバイスよりも実質的に大きな電圧を阻止することができる。したがって、例えば、2μmのドリフト層厚さを有するSiCショットキーダイオードは、理論的には、破壊することなしに400Vよりも高い電圧に耐えることができるが、一方で、シリコンの同様なデバイスは約10倍のドリフト層厚さを必要とするだろう。いくつかの実施形態に従ったバラクタダイオード10Aの電圧定格は約50から200Vの範囲の電圧を有することができる。したがって、ドリフト層14が炭化珪素を含む実施形態では、ドリフト層14の厚さは2μm未満でもよい。
いくつかの実施形態では、コンタクト層12と電圧阻止層14の間の界面は、へテロ接合(すなわち、異なる材料間の接合)を含むことができる。例えば、いくつかの実施形態では、コンタクト層12は炭化珪素のバルク単結晶を含むことができ、電圧阻止層14はGaNなどのIII族窒化物のエピタキシャル層を含むことができる。しかし、いくつかの実施形態では、コンタクト層12と電圧阻止層14の間の界面は、ホモ接合(すなわち、同種の材料間の接合)を含むことができる。
バラクタダイオード10Aは、さらに、電圧阻止層14中に埋め込まれた複数の個別ドープ領域20A〜20Cを含む。個別ドープ領域20A〜20Cは、電圧阻止層14と同じ伝導型を有するが、電圧阻止層14と比べて異なるドーピング濃度を有している。特に、個別ドープ領域20A〜20Cは、n−電圧阻止層14中にデルタドープn+領域を含むことができる。個別ドープ領域20A〜20Cは、約1×1016cm-3から約5×1019cm-3の範囲において正味ドーピング濃度を有することができる。特定の実施形態では、個別ドープ領域20A〜20Cは、約1×1018cm-3から約5×1019cm-3の範囲において正味ドーピング濃度を有することができる。個別ドープ領域20A〜20Cのドーピング濃度は、ダイオード10Aが逆バイアスされたときに所望のキャパシタンス−電圧関係を与えるように選択することが可能である。
個別ドープ領域20A〜20Cは、互いに相互接続されないようにできる。特に、電圧阻止層14中の第1の深さにある個別ドープ領域20Aと電圧阻止層14中の第2の深さにある個別ドープ領域20Bとの間、または電圧阻止層14中の第2の深さにある個別ドープ領域20Bと電圧阻止層14中の第3の深さにある個別ドープ領域20Cとの間で相互接続がないようにできる。いくつかの実施形態では、電圧阻止層14中の同じ深さにある個別ドープ領域20A〜20Cは互いに接続することができる。
いくつかの実施形態では、個別ドープ領域20A〜20Cのドーピング濃度は、深さ(すなわち、接合J1からの距離)と共に変化することができる。例えば、いくつかの実施形態では、個別ドープ領域20A〜20Cのドーピング濃度は、接合J1からの距離と共に減少することができる。他の実施形態では、個別ドープ領域20A〜20Cのドーピング濃度は、接合J1からの距離と共に増加することができる。さらに他の実施形態では、個別ドープ領域20A〜20Cのドーピング濃度は、ほぼ同じにできる。
いくつかの実施形態では、同様の注入ドーズ量を用いて個別ドープ領域20A〜20Cを形成して、各領域の全電荷をほぼ同じにすることができる。しかし、より深く注入されたドーパントは、さらに大きく広がる傾向があるので(すなわち、注入物のストラグル(straggle)は注入深さと共に大きくなる傾向にある)、深く注入されたドーパントほど、atoms/cm3に関してより低濃度で分布することができる。
個別ドープ領域20A〜20Cを形成するためにイオン注入技術を使用することにより、使用される最大の注入エネルギーおよび注入種に基づいて、電圧阻止層14中の約0.5μmまでの任意の深さに個別ドープ領域20A〜20Cを配置することを可能にする。3つの異なる深さの個別ドープ領域20A〜20Cが図1に示されているが、さらに多く、またはさらに少ない個別ドープ領域20A〜20Cを形成することができることが理解されるであろう。個別ドープ領域20A〜20Cの数および/または位置は、ダイオード10Aが逆バイアスされたときに所望のキャパシタンス−電圧関係を与えるように選ぶことができる。
個別ドープ領域20A〜20Cは、使用される特定の注入エネルギーに従って約10から50nmまでの垂直方向厚さを有することができる。本明細書では、個別ドープ領域20A〜20Cの「厚さ」は、1×1015cm-3を超えるドーピング濃度を有する電圧阻止層14におけるドープ材料領域の垂直方向範囲を意味する。
いくつかの実施形態では、個別ドープ領域20A〜20Cによって供給される全電荷は、電圧阻止層14中の深さと共に変化することができる。例えば、個別ドープ領域20A〜20Cによって供給される全電荷は、ダイオード10Aの所望のキャパシタンス−電圧関係に従って、深さと共に減少または増加することができる。個別ドープ領域20A〜20Cのドーピング濃度を深さに基づいて変えることにより、および/または電圧阻止層14中の個別ドープ領域20A〜20Cの数、大きさおよび/または密度を深さに基づいて変えることによって、全電荷を変えることができる。
ダイオード10Aの空乏領域は、逆バイアスの増加につれて接合J1から外へ向かって広がるので、空乏領域は連続して個別ドープ領域20A〜20Cを囲み、ダイオード10Aのキャパシタンスはそれに応じて変化する。したがって、個別ドープ領域20A〜20Cの適切な配置およびドーピングによってダイオードのキャパシタンス−電圧関係を設計することができる。
図1に示すように、いくつかの実施形態では個別ドープ領域20A〜20Cは、横方向(すなわち、接合J1に平行な方向)で互いに重なり合わないようにできる。特に、単一の注入ステップを用いる製造技術は、横方向で互いに重なり合わない個別ドープ領域20A〜20Cを形成することができる。しかし、いくつかの実施形態では、個別ドープ領域20A〜20Cは、横方向で互いに重なり合うことができる。
個別ドープ領域20A〜20Cの存在により、ダイオード10Aのキャパシタンス−電圧関係が変化する。特に、ダイオード10A中の個別ドープ領域20A〜20Cの深さ、ドーピングおよび/またはレイアウトは、所望のキャパシタンス−電圧関係をダイオード10Aに与えるように選択することができる。図1に示すダイオード構造10Aは、異なる深さのデルタドープ分布からなる異なる実効キャパシタンスを有する複数の並列ダイオード構造を形成している。したがって、個別ドープ領域20A〜20Cを形成することによって、広いダイナミックレンジのキャパシタンスを有するバラクタダイオードを形成することができる。
個別ドープ領域20A〜20Cは、例えば、イオンの選択的注入によって、デルタドープ領域として電圧阻止層14中に形成することができる。特に、窒素および/または燐などのn型イオンは、最高約500KeVの注入エネルギーで炭化珪素へ注入することができ、これは最大約0.5μmの最大注入深さに対応する。さらに高い注入エネルギーが可能だが、さらに高いエネルギーの注入は、許容できないほど高いレベルのストラドル(straddle)をもたらすことがあり、これによって、個別ドープ領域20A〜20Cが垂直方向に広がりすぎるようになることがある。
炭化珪素が高電界強度であるために、個別ドープ領域20A〜20Cは、通常動作条件下でダイオード10Aのキャパシタンス−電圧特性に影響を及ぼすことができる深さで炭化珪素電圧阻止層の中に完全に形成することができる。
炭化珪素中へのイオン注入は、当業者によく知られているものであり、例えば、特許文献1、2、および3に記載されている。これらの出願公開および特許は本発明の譲受人に譲渡されており、それらの開示は参照して本明細書に組み込まれている。
電圧阻止層14中へドーパントを注入して個別ドープ領域20A〜20Cを形成した後、約1400℃から約1700℃の範囲の温度で約5分から約30分間、活性化アニールを行うことができる。
ワイドバンドギャップ材料に関して、耐えることができる大きな電界強度は、イオン注入を使用して個別ドープ領域20A〜20Cを電圧阻止層14全体にわたって配置することができることを意味する。これに比べて、同等の阻止電圧を有するSiまたはGaAsベースのデバイスの場合には、そのような材料において実現可能な注入深さは、電圧阻止層の全厚さの一部に注入されることのみを許容するであろう。電圧阻止層の厚さは複合ドープ領域の厚さと同等であるので、電圧に耐えるために過剰な厚さは必要でなく、そのためにデバイスの直列抵抗を大きくしないこととなりうる。
図2を参照すると、いくつかの実施形態に従ったPINダイオード構造10Bが示されている。同様の数字は同様の要素を指す。PINダイオード構造10Bでは、電圧阻止層14と反対の伝導型を有する高濃度ドープ層22が電圧阻止層14上に形成されて、電圧阻止層とP−N接合J2を形成している。オーミックコンタクト26が、ドープ層22上に形成される。逆バイアスに応答したPINダイオード構造10Bのキャパシタンスの変調は、図1のショットキーダイオード構造10Aに似ている。特に、複数の個別ドープ領域20A〜20Cは、電圧阻止層14中に形成される。ダイオード10Bの空乏領域は、逆バイアスの増加につれて接合J2から外に向かって広がるので、空乏領域は連続して個別ドープ領域20A〜20Cを囲み、ダイオード10Bのキャパシタンスはそれに応じて変化する。
図3は、いくつかの実施形態に従ったバラクタダイオードを形成する工程を示す。図に示すように、単一の注入ステップを使用して電圧阻止層14中に複数の個別ドープ領域20A〜20Cを形成することができる。多層注入マスク60が電圧阻止層14の表面上に形成される。多層注入マスク60は、第1の厚さを有し第1の個別ドープ領域20A(すなわち、最も浅い領域)に対応する複数の第1の段60Aと、第1の厚さよりも小さな第2の厚さを有し第2の個別ドープ領域20Bに対応する複数の第2の段60Bとを含む。多層注入マスク60は、さらに、第3の個別ドープ領域60C(最深の領域)に対応する少なくとも1つの開口60Cを含む。
イオン70が単一の注入ステップにおいてこの構造中に注入されたとき、第1の厚さt1を有する多層注入マスク60の一部分は、一部のイオンを完全に阻止する。しかし、t1よりも薄い第2の厚さt2を有するマスクの部分へ注入されたイオンは、電圧阻止層14中の第1の深さd1まで入り込むことができる(第1の個別ドープ領域20Aに対応する)。t2よりも薄い第3の厚さt3を有するマスクの部分へ注入された他のイオンは、電圧阻止層14中のd1よりも深い第2の深さd2まで入り込むことができる(第2の個別ドープ領域20Bに対応する)。さらに他のイオンは、マスク60の開口60Cを通過して、電圧阻止層14中のd2よりも深い第3の深さd3まで入り込むことができる(第3の個別ドープ領域20Cに対応する)。このようにして、個別ドープ領域20A〜20Cの各々を単一の注入ステップで形成することができ、これにより、製造コストおよび/または時間を減少できる可能性がある。
個別ドープ領域20A〜20Cは、別々のマスクおよび注入ステップを使用して異なる注入エネルギーで形成されうることが理解されよう。注入エネルギーおよびドーズ量は、電圧阻止層14中に所望の構成の個別ドープ領域20A〜20Cを形成するために、選択されることとなる。
図4Aおよび4Bは、本発明のさらに他の実施形態に従ったショットキーダイオード構造10C、10Dの断面図である。図4Aを参照すると、ショットキーダイオード構造10Cの個別ドープ領域20A’〜20C’は、共通の大きさおよびドーピングレベルを有し得るが、電圧阻止層14中に形成された個別ドープ領域の密度および/または数は、接合J1から距離と共に変えることができる。例えば、第1の個別ドープ領域20A’は接合から第1の距離d1のところに形成され、第2の個別ドープ領域20B’は接合から第2の距離d2のところに形成され、d2>d1であり、第3の個別ドープ領域20C’は接合から第3の距離d3のところに形成され、d3>d2である。さらに、第1の個別ドープ領域20A’は、第2の個別ドープ領域20B’の面積密度より高い面積密度で形成される。同様に、第2の個別ドープ領域20B’は、第3の個別ドープ領域20C’の面積密度より高い面積密度で形成される。
図4Bを参照すると、ショットキーダイオード構造10Dの個別ドープ領域20A”〜20C”は、電圧阻止層14中の異なる深さに形成されている。しかし、ダイオード構造10Dでは、個別ドープ領域20A”〜20C”は、横方向で重なり合っている。ドープ領域20A”〜20C”の正味ドーピング濃度および/または厚さは、深さと共に変化することができる。例えば、ドープ領域20A”〜20C”の正味ドーピング濃度は、接合J1から距離と共に減少することができる。
図5は、高周波信号を負荷34へ送り込む増幅器30を含む高周波増幅回路の回路図である。本発明のいくつかの実施形態に従った可変インピーダンス整合回路40が、増幅器30と負荷34の間に結合されて、増幅器30によって見込まれる負荷34の入力インピーダンスを調節する。可変インピーダンス整合回路40は、陰極が共通に接続されている逆直列構成に接続された、本発明の実施形態に従った一対のバラクタダイオード10’、10”を含む。制御端子42は、バラクタダイオード10’、10”の両方に逆バイアス電圧を供給し、ダイオードのキャパシタンスを変化させるために使用される。可変インピーダンス整合回路40は、所望のインピーダンス整合を実現するように構成された他のリアクタンス性要素を含むことができることが理解されるであろう。さらに、バラクタダイオードは、異なる構成で提供されることも可能であり、例えばキャパシタンスの同調範囲を広げるように直列に接続されたさらに他のダイオードを含むことができる。したがって、図5の回路は、単なる例示の実施形態として提供される。
図6は、本発明のさらに他の実施形態に従った一対のバラクタダイオード10’、10”を含む構造50を示す。バラクタダイオード10’、10”は、共通コンタクト層30上にそれぞれ電圧阻止層14を含み、さらに電圧阻止層14上にショットキーコンタクト16を含む。しかし、ダイオード10’、10”の1つまたは複数がPINダイオード構造を含みうることが理解されるであろう。共通コンタクト層30は、半絶縁性基板32によって支持され、半絶縁性基板32は半絶縁性炭化珪素を含むことができる。AlN、アルミナ、サファイア、その他などの他の絶縁性または半絶縁性材料が、基板32に使用することができる。
共通コンタクト層30は、電圧阻止層14と同じ伝導型を有することができ、電圧阻止層14よりも高いドーピング濃度を有することとなる。いくつかの実施形態では、共通コンタクト層30は炭化珪素または他のワイドバンドギャップ半導体のバルク単結晶を含むことができ、電圧阻止層14は炭化珪素または他のワイドバンドギャップ半導体のエピタキシャル層を含むことができる。いくつかの実施形態では、共通コンタクト層30は炭化珪素のバルク単結晶を含むことができ、電圧阻止層14はGaNなどのIII族窒化物のエピタキシャル層を含むことができ、その結果、共通コンタクト層30と電圧阻止層14の間の界面はヘテロ接合を形成することができる。しかし、いくつかの実施形態では、共通コンタクト層30および電圧阻止層14がホモ接合界面を形成することができる。
ダイオード10’、10”は共通コンタクト層12を共有するので、ダイオード10’、10”は逆直列構成で接続される。したがって、共通コンタクト層30上のオーム性コンタクト42を使用して、両方のダイオード10’、10”にバイアス電圧を供給することができる。
複数の個別ドープ領域20が、上述のやり方でそれぞれの電圧阻止層14中に形成されて、ダイオード10’、10”に適切なキャパシタンス変調特性を与える。同じまたは異なるキャパシタンス変調特性を有するように、ダイオード10’、10”において個別ドープ領域を形成することができる。
本発明の実施形態は、高効率RF電力増幅器で使用されるものとして説明されているが、いくつかの実施形態に従ったバラクタダイオードは、例えば、電圧制御発振器(VCO)、チューナブルフィルタ、移相器、能動アンテナなどの電圧制御インピーダンスが用いられるその他のアプリケーションにおいても用いることができる。
図面および明細書に、本発明の代表的な実施形態が開示され、また、特定の用語が使用されるが、これらの用語は、単に一般的な記述的な意味で使用されており、限定する目的のために使用されない。本発明の範囲は以下の特許請求の範囲において説明される。

Claims (22)

  1. 第1の伝導型を有するコンタクト層と、
    前記第1の伝導型および第1の正味ドーピング濃度を有する、前記コンタクト層上の電圧阻止層と、
    前記電圧阻止層上の阻止接合と、
    前記阻止接合から間隔を開けて配置された、前記電圧阻止層中の複数の個別ドープ領域と、
    を備え、
    前記複数の個別ドープ領域は、前記第1の伝導型と、前記第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有し、前記複数の個別ドープ領域は、前記バラクタダイオードの空乏領域が前記阻止接合に加えられた逆バイアス電圧に応答して広がるときに、前記バラクタダイオードのキャパシタンスを変調するように構成されている
    ことを特徴とするバラクタダイオード。
  2. 前記複数の個別ドープ領域は、前記阻止接合から第1の距離の間隔を開けて配置された第1の個別ドープ領域と、キャリア注入接合から第2の距離の間隔を開けて配置された第2の個別ドープ領域とを備え、前記第2の距離が前記第1の距離よりも大きいことを特徴とする請求項1に記載のバラクタダイオード。
  3. 前記第1の距離は約0.1から0.2μmであり、前記第2の距離は約0.2から0.3μmであることを特徴とする請求項2に記載のバラクタダイオード。
  4. 前記第1の個別ドープ領域は、前記阻止接合から前記第1の距離のところに第1の全電荷を供給し、前記第2の個別ドープ領域は、前記キャリア注入接合から前記第2の距離のところに第2の全電荷を供給し、前記第2の全電荷が前記第1の全電荷よりも多いことを特徴とする請求項2に記載のバラクタダイオード。
  5. 前記第1の個別ドープ領域は第1の正味ドーピング濃度を有し、前記第2の個別ドープ領域は第2の正味ドーピング濃度を有し、前記第2の正味ドーピング濃度は前記第1の正味ドーピング濃度よりも低いことを特徴とする請求項2に記載のバラクタダイオード。
  6. 前記複数の個別ドープ領域は、前記キャリア注入接合から第3の距離の間隔を開けて配置された第3の個別ドープ領域をさらに備え、前記第3の距離は前記第2の距離よりも大きく、前記第3の個別ドープ領域は第3の正味ドーピング濃度を有し、前記第3の正味ドーピング濃度は前記第2の正味ドーピング濃度よりも低いことを特徴とする請求項5に記載のバラクタダイオード。
  7. 前記複数の個別ドープ領域は、前記キャリア注入接合から第3の距離の間隔を開けて配置された第3の個別ドープ領域をさらに備え、前記第3の距離は前記第2の距離よりも大きいことを特徴とする請求項2に記載のバラクタダイオード。
  8. 前記第3の距離は約0.3から0.4μmであることを特徴とする請求項7に記載のバラクタダイオード。
  9. 前記第1、第2、および第3の個別ドープ領域は、前記キャリア注入接合に平行な横方向で重なり合っていないことを特徴とする請求項7に記載のバラクタダイオード。
  10. 前記電圧阻止層の厚さは、前記注入ドープ領域の全深さの2倍より小さいことを特徴とする請求項7に記載のバラクタダイオード。
  11. 前記電圧阻止層上にショットキー金属コンタクトをさらに備え、前記阻止接合はショットキー障壁接合を備えることを特徴とする請求項1に記載のバラクタダイオード。
  12. 前記第1の伝導型と反対の第2の伝導型を有する第2の層を前記電圧阻止層上にさらに備え、前記阻止接合は、前記第2の層と前記電圧阻止層の間にP−N接合を備えることを特徴とする請求項1に記載のバラクタダイオード。
  13. 前記電圧阻止層は炭化珪素を含むことを特徴とする請求項1に記載のバラクタダイオード。
  14. 請求項1に記載のバラクタダイオードを備えることを特徴とする高周波増幅器用の可変インピーダンス整合回路。
  15. バラクタダイオードを形成する方法であって、
    第1の伝導型および第1の正味ドーピング濃度を有する電圧阻止層を形成するステップと、
    キャリア注入接合から間隔を開けて配置された複数の個別ドープ領域を前記電圧阻止層中に形成するステップであって、前記複数の個別ドープ領域は、前記第1の伝導型と、前記第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有し、前記複数の個別ドープ領域は、前記バラクタダイオードの空乏領域が前記キャリア注入接合に加えられた逆バイアス電圧に応答して広がるときに、前記バラクタダイオードのキャパシタンスを変調するように構成されているステップと、
    前記電圧阻止層上に阻止接合を形成するステップと
    を含むことを特徴とするバラクタダイオードの形成方法。
  16. 前記複数の個別ドープ領域を形成する前記ステップは、前記電圧阻止層中へイオンを注入するステップを含むことを特徴とする請求項15に記載の方法。
  17. 前記複数の個別ドープ領域を形成する前記ステップは、
    第1の注入エネルギーおよび第1のドーズ量で第1のイオンを選択的に注入して、前記阻止接合から第1の距離の間隔を開けて配置された第1の個別ドープ領域を形成し、第2の注入エネルギーおよび第2のドーズ量で第2のイオンを選択的に注入して、前記キャリア注入接合から第2の距離の間隔を開けて配置された第2の個別ドープ領域を形成するステップを含み、前記第2の距離は前記第1の距離よりも大きいことを特徴とする請求項16に記載の方法。
  18. 第1のイオンおよび第2のイオンを選択的に注入する前記ステップは、前記第1および第2の個別ドープ領域が前記キャリア注入接合に平行な横方向で重なり合わないように、前記第1のイオンおよび前記第2のイオンを選択的に注入するステップを含むことを特徴とする請求項17に記載の方法。
  19. 前記第1の個別ドープ領域は、前記阻止接合から前記第1の距離のところに第1の全電荷を供給し、前記第2の個別ドープ領域は、前記キャリア注入接合から前記第2の距離のところに第2の全電荷を供給し、前記第2の全電荷は前記第1の全電荷よりも少ないことを特徴とする請求項17に記載の方法。
  20. 前記第1の個別ドープ領域は第1の正味ドーピング濃度を有し、前記第2の個別ドープ領域は第2の正味ドーピング濃度を有し、前記第2の正味ドーピング濃度は前記第1の正味ドーピング濃度よりも低いことを特徴とする請求項17に記載の方法。
  21. 前記電圧阻止層中へイオンを注入する前記ステップは、前記電圧阻止層上に多レベル注入マスクを形成するステップと、前記多層注入マスクを通して前記電圧阻止層中へイオンを注入するステップとを含み、前記多レベル注入マスクを通して注入されたイオンは、前記多レベル注入マスクの異なる厚さに対応して前記電圧阻止層中の異なる深さに位置付けされることを特徴とする請求項16に記載の方法。
  22. 第1の伝導型を有する共通コンタクト層と、
    前記第1の伝導型および第1の正味ドーピング濃度を有する、前記共通コンタクト層上の第1の電圧阻止層と、
    前記第1の電圧阻止層上の第1の阻止接合と、
    前記第1の阻止接合から間隔を開けて配置された、前記第1の電圧阻止層中の第1の複数の個別ドープ領域であって、前記第1の伝導型と、前記第1の正味ドーピング濃度よりも高い第2の正味ドーピング濃度とを有する第1の複数の個別ドープ領域と、
    前記第1の電圧阻止層から間隔を開けて配置され、前記第1の伝導型および第3の正味ドーピング濃度を有する、前記共通コンタクト層上の第2の電圧阻止層と、
    前記第2の電圧阻止層上の第2の阻止接合と、
    前記第2の阻止接合から間隔を開けて配置された、前記第2の電圧阻止層中の第2の複数の個別ドープ領域であって、前記第1の伝導型と、前記第3の正味ドーピング濃度よりも高い第4の正味ドーピング濃度とを有する第2の複数の個別ドープ領域と、
    前記共通コンタクト層上のオーミックコンタクトと
    を備えることを特徴とするバラクタダイオード構造。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017011060A (ja) * 2015-06-19 2017-01-12 住友電気工業株式会社 ショットキーバリアダイオード

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8536582B2 (en) * 2008-12-01 2013-09-17 Cree, Inc. Stable power devices on low-angle off-cut silicon carbide crystals
US20140124893A1 (en) * 2012-11-02 2014-05-08 Infineon Technologies Ag Varactor Diode, Electrical Device and Method for Manufacturing Same
CN107958939A (zh) * 2016-10-17 2018-04-24 南京励盛半导体科技有限公司 一种氮化鎵基异质结肖特基二极管结构
GB2561388B (en) * 2017-04-13 2019-11-06 Raytheon Systems Ltd Silicon carbide integrated circuit
GB2561390B (en) 2017-04-13 2020-03-11 Raytheon Systems Ltd Silicon carbide transistor
DE102017125162B4 (de) 2017-10-26 2023-12-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement, Verwendung eines Halbleiterbauelements
DE102018109242B4 (de) * 2018-04-18 2019-11-14 Infineon Technologies Dresden Gmbh Verfahren zum herstellen eines dotierten vergrabenen gebiets und eines dotierten kontaktgebiets in einem halbleiterkörper
CN113517355B (zh) * 2021-05-21 2023-07-21 浙江芯科半导体有限公司 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6453582A (en) * 1987-08-25 1989-03-01 Toko Inc Variable capacitance diode device
JPH07147420A (ja) * 1993-11-25 1995-06-06 Nec Corp 可変容量装置および該可変容量装置を有する半導体集積回路装置
JPH10200133A (ja) * 1997-01-14 1998-07-31 Tera Tec:Kk 可変容量ダイオードの製造方法
JP2000312013A (ja) * 1999-04-26 2000-11-07 Rohm Co Ltd ショットキーバリア半導体装置
JP2007534173A (ja) * 2004-04-22 2007-11-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造(調整可能半導体デバイス)
JP2008516441A (ja) * 2004-10-05 2008-05-15 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス及びその使用
JP2008527714A (ja) * 2005-01-06 2008-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 補償されたカソード・コンタクトを使用する1マスク超階段接合バラクタの形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL268758A (ja) 1960-09-20
DE1764556C3 (de) * 1968-06-26 1979-01-04 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zur Herstellung eines Sperrschichtkondensatorelements und danach hergestellte Sperrschichtkondensatorelemente
US3634798A (en) 1970-03-06 1972-01-11 Westinghouse Electric Corp Distribution transformer
US4876211A (en) 1988-08-09 1989-10-24 Hughes Aircraft Company Method for fabricating varactor diodes using ion implanation
JP2525753B2 (ja) 1991-11-13 1996-08-21 東光株式会社 半導体接合容量素子
SE9501310D0 (sv) * 1995-04-10 1995-04-10 Abb Research Ltd A method for introduction of an impurity dopant in SiC, a semiconductor device formed by the mehtod and a use of a highly doped amorphous layer as a source for dopant diffusion into SiC
US6107142A (en) 1998-06-08 2000-08-22 Cree Research, Inc. Self-aligned methods of fabricating silicon carbide power devices by implantation and lateral diffusion
JP2000082913A (ja) * 1998-09-07 2000-03-21 Matsushita Electric Ind Co Ltd アンテナ装置およびこれを用いた無線受信装置
JP3559971B2 (ja) * 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
US7102429B2 (en) 2002-06-28 2006-09-05 Motorola, Inc. RF amplifier with enhanced efficiency
DE602005002136T2 (de) 2004-04-26 2008-05-21 Dsm Ip Assets B.V. Verfahren zur herstellung von tocopherylacylaten
US7923818B2 (en) 2005-11-24 2011-04-12 Technische Universiteit Delft Varactor element and low distortion varactor circuit arrangement
US8049272B2 (en) 2006-06-16 2011-11-01 Cree, Inc. Transistors having implanted channel layers and methods of fabricating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6453582A (en) * 1987-08-25 1989-03-01 Toko Inc Variable capacitance diode device
JPH07147420A (ja) * 1993-11-25 1995-06-06 Nec Corp 可変容量装置および該可変容量装置を有する半導体集積回路装置
JPH10200133A (ja) * 1997-01-14 1998-07-31 Tera Tec:Kk 可変容量ダイオードの製造方法
JP2000312013A (ja) * 1999-04-26 2000-11-07 Rohm Co Ltd ショットキーバリア半導体装置
JP2007534173A (ja) * 2004-04-22 2007-11-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造(調整可能半導体デバイス)
JP2008516441A (ja) * 2004-10-05 2008-05-15 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス及びその使用
JP2008527714A (ja) * 2005-01-06 2008-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 補償されたカソード・コンタクトを使用する1マスク超階段接合バラクタの形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017011060A (ja) * 2015-06-19 2017-01-12 住友電気工業株式会社 ショットキーバリアダイオード

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