JP2010067349A - Light-emitting device and manufacturing method for light-emitting device - Google Patents
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Abstract
Description
本発明は、発光装置及び発光装置の製造方法に関する。 The present invention relates to a light emitting device and a method for manufacturing the light emitting device.
近年、携帯電話機などの電子機器の表示デバイスとして、自発光素子である複数のＥＬ（Electro Luminescence）発光素子をマトリクス状に配列したＥＬ発光パネルを適用したものが知られている。
ＥＬ発光素子は、例えば、ポリイミドからなる絶縁層に形成された開口部に露出する第一電極上に発光層が成膜されて、その発光層上に第二電極が積層されてなるものが知られており（例えば、特許文献１参照）、そのパネルにおいて各開口部がそれぞれ画素に相当する発光部分となり、複数のＥＬ発光素子によって発光領域が構成される。
For example, an EL light emitting device is known in which a light emitting layer is formed on a first electrode exposed in an opening formed in an insulating layer made of polyimide, and a second electrode is laminated on the light emitting layer. (For example, refer to Patent Document 1), each opening in the panel becomes a light emitting portion corresponding to a pixel, and a light emitting region is configured by a plurality of EL light emitting elements.
しかしながら、上記従来技術のＥＬ発光パネルにおいて、そのＥＬ発光パネルの発光領域を構成する複数のＥＬ発光素子のうち、ＥＬ発光素子が部分的に発光しない領域が生じてしまうことがあることがわかった。 However, it has been found that in the above-described conventional EL light emitting panel, a region where the EL light emitting element does not partially emit light among the plurality of EL light emitting elements constituting the light emitting region of the EL light emitting panel may occur. .
そこで、本発明の課題は、発光特性に優れた発光装置及び発光装置の製造方法を提供することである。 Therefore, an object of the present invention is to provide a light emitting device having excellent light emission characteristics and a method for manufacturing the light emitting device.
以上の課題を解決するため、本発明の一の態様は、
第一電極、前記第一電極上の少なくとも一層以上のキャリア輸送層、前記キャリア輸送層上の第二電極を有する発光装置であって、
基板の上面側に形成された前記第一電極に連通する開口部を有する隔壁と、
少なくとも前記隔壁を被覆する発光保護層と、
を備え、
前記発光保護層は、前記隔壁と前記キャリア輸送層との間に介在することを特徴としている。
好ましくは、前記発光保護層は、前記隔壁に起因する発光阻害要因を中和もしくは酸性にすることで、その発光阻害要因によるキャリア輸送層の輸送性劣化を改善させる。
また、好ましくは、前記発光保護層は、酸性材料によって形成されている。
また、好ましくは、前記隔壁は、ポジ型の感光性ポリイミド系樹脂材料を硬化してなる。
また、好ましくは、前記隔壁は、アルカリ性溶液によって現像されている。
In order to solve the above problems, one aspect of the present invention provides:
A light emitting device having a first electrode, at least one carrier transport layer on the first electrode, and a second electrode on the carrier transport layer,
A partition wall having an opening communicating with the first electrode formed on the upper surface side of the substrate;
An emission protective layer covering at least the partition;
With
The emission protective layer is interposed between the partition wall and the carrier transport layer.
Preferably, the light emission protection layer improves transportability deterioration of the carrier transport layer due to the light emission inhibition factor by neutralizing or acidifying the light emission inhibition factor due to the partition wall.
Preferably, the light emission protective layer is formed of an acidic material.
Preferably, the partition wall is formed by curing a positive photosensitive polyimide resin material.
Preferably, the partition wall is developed with an alkaline solution.
本発明の他の態様によれば、
第一電極、前記第一電極上の少なくとも一層以上のキャリア輸送層、前記キャリア輸送層上の第二電極を有する発光装置の製造方法であって、
基板の上面側に形成された前記第一電極に連通する開口部を有する隔壁を形成する隔壁形成工程と、
少なくとも前記隔壁を被覆し、前記隔壁に起因する発光阻害要因を封じ込める発光保護層を形成する発光保護層形成工程と、
前記第一電極及び前記発光保護層を覆う前記キャリア輸送層を形成するキャリア輸送層形成工程と、
を備えることを特徴としている。
According to another aspect of the invention,
A method of manufacturing a light emitting device having a first electrode, at least one carrier transport layer on the first electrode, and a second electrode on the carrier transport layer,
A partition forming step of forming a partition having an opening communicating with the first electrode formed on the upper surface side of the substrate;
A light emitting protective layer forming step of forming a light emitting protective layer that covers at least the partition and contains a light emission inhibiting factor caused by the partition;
A carrier transport layer forming step of forming the carrier transport layer covering the first electrode and the light emitting protective layer;
It is characterized by having.
好ましくは、前記発光保護層形成工程は、前記発光保護層となる材料を成膜する際に、その隔壁に起因する発光阻害要因を中和もしくは酸性にする工程を含む。
また、好ましくは、前記隔壁形成工程は、前記隔壁となる材料を、アルカリ性溶液で現像する工程を含み、前記発光保護層形成工程は、前記前記隔壁及び前記第一電極の表面に残留する前記アルカリ性溶液を中和もしくは酸性にする工程を含む。
Preferably, the light emitting protective layer forming step includes a step of neutralizing or acidifying a light emission inhibiting factor due to the partition when forming the material to be the light emitting protective layer.
Preferably, the partition forming step includes a step of developing a material to be the partition with an alkaline solution, and the light emitting protective layer forming step is the alkaline remaining on the surfaces of the partition and the first electrode. Including neutralizing or acidifying the solution.
本発明によれば、優れた発光特性を有する発光装置を実現することができる。 According to the present invention, a light emitting device having excellent light emission characteristics can be realized.
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
なお、本実施形態においては、発光装置を表示装置であるＥＬパネルに適用し、本発明について説明する。
Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.
In the present embodiment, the present invention will be described by applying the light emitting device to an EL panel which is a display device.
図１は、ＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。 FIG. 1 is a plan view showing an arrangement configuration of a plurality of pixels P in the EL panel 1, and FIG. 2 is a plan view showing a schematic configuration of the EL panel 1.
図１、図２に示すように、ＥＬパネル１には、例えば、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交する列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に、後述する画素電極８ａ、発光保護層８ｆ、正孔注入層８ｂ、インターレイヤー８ｃ、発光層８ｄ、対向電極８ｅが積層されて設けられている。
As shown in FIGS. 1 and 2, in the EL panel 1, for example, a plurality of pixels P each emitting R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern. ing.
In this EL panel 1, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along a column direction substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by the two signal lines 3 adjacent to the scanning lines 2 and the voltage supply lines 4 corresponds to the pixel P.
The EL panel 1 is provided with a bank 13 that is a grid-like partition wall so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. A plurality of substantially rectangular openings 13a surrounded by the banks 13 are formed for each pixel P, and a pixel electrode 8a, a light-emitting protective layer 8f, and a hole injection layer 8b, which will be described later, are formed in the openings 13a. The interlayer 8c, the light emitting layer 8d, and the counter electrode 8e are stacked.
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の一画素に相当する回路を示した回路図である。 FIG. 3 is a circuit diagram showing a circuit corresponding to one pixel of the EL panel 1 operating in the active matrix driving method.
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の一画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。 As shown in FIG. 3, the EL panel 1 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel P, a switch transistor 5 that is a thin film transistor, a drive transistor 6 that is a thin film transistor, a capacitor 7, and an EL element 8 are provided.
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。スイッチトランジスタ５及び駆動トランジスタ６は、ともにｎチャネル型でもよく、ともにｐチャネル型でもよく、一方がｎチャネル型で他方がｐチャネル型であってもよい。 In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. Note that the cathodes of the EL elements 8 of all the pixels P are maintained at a constant voltage Vcom (for example, grounded). Both the switch transistor 5 and the drive transistor 6 may be n-channel type, both may be p-channel type, one may be n-channel type, and the other may be p-channel type.
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。 Further, in the periphery of the EL panel 1, each scanning line 2 is connected to a scanning driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and each signal line 3 is connected to a data driver. The EL panel 1 is driven by these drivers by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の一画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。 Next, the circuit structure of the EL panel 1 and the pixel P will be described with reference to FIGS. Here, FIG. 4 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 5 is a cross-sectional view taken along the line V-V in FIG. 4, and FIG. It is arrow sectional drawing of the surface along the VI-VI line. In FIG. 4, electrodes and wiring are mainly shown.
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、当該画素に対応する走査線２及び電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。 As shown in FIG. 4, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, the capacitor 7 is disposed in the vicinity of the switch transistor 5, and the EL element 8 is disposed in the vicinity of the drive transistor 6. ing. In addition, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4 corresponding to the pixel.
図４〜図６に示すように、基板１０上の一面にゲート絶縁膜１１が成膜されており、スイッチトランジスタ５、駆動トランジスタ６及びそれら周囲のゲート絶縁膜１１の上に層間絶縁膜１２が成膜されている。信号線３はゲート絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４はゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。 As shown in FIGS. 4 to 6, a gate insulating film 11 is formed on one surface of the substrate 10, and an interlayer insulating film 12 is formed on the switch transistor 5, the drive transistor 6 and the surrounding gate insulating film 11. A film is formed. The signal line 3 is formed between the gate insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the gate insulating film 11 and the interlayer insulating film 12.
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、ゲート絶縁膜１１、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。 Further, as shown in FIGS. 4 and 6, the switch transistor 5 is a thin film transistor having an inverted staggered structure. The switch transistor 5 includes a gate electrode 5a, a gate insulating film 11, a semiconductor film 5b, a channel protective film 5d, impurity semiconductor films 5f and 5g, a drain electrode 5h, a source electrode 5i, and the like.
ゲート電極５ａは、基板１０とゲート絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜又はＭｏＮｂ合金膜からなる。また、ゲート電極５ａの上に絶縁性のゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１によってゲート電極５ａが被覆されている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂがゲート絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜又はＭｏＮｂ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが層間絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、層間絶縁膜１２によって覆われるようになっている。層間絶縁膜１２は、例えば、厚さが１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる。
The gate electrode 5 a is formed between the substrate 10 and the gate insulating film 11. The gate electrode 5a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film. An insulating gate insulating film 11 is formed on the gate electrode 5a, and the gate insulating film 11 covers the gate electrode 5a.
The gate insulating film 11 is made of, for example, silicon nitride or silicon oxide. An intrinsic semiconductor film 5b is formed on the gate insulating film 11 at a position corresponding to the gate electrode 5a, and the semiconductor film 5b is opposed to the gate electrode 5a with the gate insulating film 11 interposed therebetween.
The semiconductor film 5b is made of, for example, amorphous silicon or polycrystalline silicon, and a channel is formed in the semiconductor film 5b. An insulating channel protective film 5d is formed on the central portion of the semiconductor film 5b. The channel protective film 5d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 5f is formed on one end portion of the semiconductor film 5b so as to partially overlap the channel protective film 5d, and the impurity semiconductor film 5g is formed on the other end portion of the semiconductor film 5b. Is partially overlapped with the channel protective film 5d. The impurity semiconductor films 5f and 5g are formed on both ends of the semiconductor film 5b so as to be separated from each other. The impurity semiconductor films 5f and 5g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 5h is formed on the impurity semiconductor film 5f. A source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film.
An insulating interlayer insulating film 12 serving as a protective film is formed on the channel protective film 5d, the drain electrode 5h, and the source electrode 5i, and the channel protective film 5d, the drain electrode 5h, and the source electrode 5i are formed on the interlayer insulating film 12. It is covered by. The switch transistor 5 is covered with an interlayer insulating film 12. The interlayer insulating film 12 is made of, for example, silicon nitride or silicon oxide having a thickness of 100 nm to 200 nm.
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、ゲート絶縁膜１１、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。 4 and 5, the driving transistor 6 is a thin film transistor having an inverted staggered structure. The drive transistor 6 includes a gate electrode 6a, a gate insulating film 11, a semiconductor film 6b, a channel protective film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like.
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜又はＭｏＮｂ合金膜からなり、ゲート電極５ａと同様に基板１０とゲート絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなるゲート絶縁膜１１によって被覆されている。
このゲート絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂはゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜又はＭｏＮｂ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、保護膜となる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、層間絶縁膜１２によって覆われるようになっている。
The gate electrode 6a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film, and is formed between the substrate 10 and the gate insulating film 11 similarly to the gate electrode 5a. Has been. The gate electrode 6a is covered with a gate insulating film 11 made of, for example, silicon nitride or silicon oxide.
A semiconductor film 6b on which a channel is formed is formed on the gate insulating film 11 at a position corresponding to the gate electrode 6a, for example, by amorphous silicon or polycrystalline silicon. The semiconductor film 6b is opposed to the gate electrode 6a with the gate insulating film 11 interposed therebetween.
An insulating channel protective film 6d is formed on the central portion of the semiconductor film 6b. The channel protective film 6d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the channel protective film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the channel protective film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film.
An insulating interlayer insulating film 12 serving as a protective film is formed on the channel protective film 6d, the drain electrode 6h, and the source electrode 6i, and the channel protective film 6d, the drain electrode 6h, and the source electrode 6i are formed on the interlayer insulating film 12. It is covered by. The drive transistor 6 is covered with an interlayer insulating film 12.
キャパシタ７は、図４、図６に示すように、対向する一対の電極７ａ、７ｂ及びそれらの間に介在する誘導体としてのゲート絶縁膜１１を有している。そして、一方の電極７ａは、基板１０とゲート絶縁膜１１との間に形成され、他方の電極７ｂは、ゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。
なお、キャパシタ７の電極７ａは、駆動トランジスタ６のゲート電極６ａに一体に連なり接続されており、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに一体に連なり接続されている。また、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっている。
As shown in FIGS. 4 and 6, the capacitor 7 has a pair of electrodes 7a and 7b facing each other and a gate insulating film 11 as a derivative interposed therebetween. One electrode 7 a is formed between the substrate 10 and the gate insulating film 11, and the other electrode 7 b is formed between the gate insulating film 11 and the interlayer insulating film 12.
The electrode 7a of the capacitor 7 is integrally connected to the gate electrode 6a of the drive transistor 6, and the electrode 7b of the capacitor 7 is integrally connected to the source electrode 6i of the drive transistor 6. Further, the drain electrode 6 h of the drive transistor 6 is integrally connected to the voltage supply line 4.
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電膜であるゲートメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、ゲート絶縁膜１１等に一面に成膜された導電膜であるソース、ドレインメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
Note that the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6 are formed by forming a gate metal layer, which is a conductive film formed over the substrate 10, on the photolithography method. It is formed in a lump by shape processing by an etching method or the like.
The scanning line 2, the voltage supply line 4, the electrode 7b of the capacitor 7, the drain electrode 5h and the source electrode 5i of the switch transistor 5, and the drain electrode 6h and the source electrode 6i of the driving transistor 6 are all on the gate insulating film 11 and the like. The source and drain metal layers, which are formed conductive films, are formed by shape processing by a photolithography method, an etching method, or the like.
また、ゲート絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域に導電性のコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。このコンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。 In the gate insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap, and the gate electrode 6a. Conductive contact hole 11c is formed in a region where source electrode 5i and source electrode 5i overlap, and contact plugs 20a to 20c are buried in contact holes 11a to 11c, respectively. The contact plug 20a electrically connects the gate 5a of the switch transistor 5 to the scanning line 2, the contact plug 20b electrically connects the drain electrode 5h of the switch transistor 5 and the signal line 3, and the contact plug 20c electrically connects the switch transistor 5 to the signal line 3. The source electrode 5i and the electrode 7a of the capacitor 7 are electrically connected, and the source electrode 5i of the switch transistor 5 and the gate electrode 6a of the drive transistor 6 are electrically connected. The scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a without using the contact plugs 20a to 20c.
画素電極８ａは、ゲート絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。ＥＬパネル１が、ＥＬ素子８の光を基板１０から出射するボトムエミッション型の場合、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）の少なくともいずれかを含む。ＥＬパネル１が、ＥＬ素子８の光を後述する対向電極８ｅを透過して出射するトップエミッション型の場合、画素電極８ａは、上述した透明電極となる層及びその層の下にＡｌ膜やＡｌ合金膜等の光反射層の積層構造でもよい。このとき、光反射層は、ソース、ドレインメタル層によって形成されてもよい。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。 The pixel electrode 8 a is provided on the substrate 10 through the gate insulating film 11 and is formed independently for each pixel P. When the EL panel 1 is a bottom emission type that emits light from the EL element 8 from the substrate 10, the pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide. (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium-tin oxide (CTO) is included. In the case where the EL panel 1 is a top emission type in which light from the EL element 8 is transmitted through a counter electrode 8e described later, the pixel electrode 8a includes the layer to be the transparent electrode described above and an Al film or Al below the layer. A laminated structure of light reflecting layers such as an alloy film may be used. At this time, the light reflection layer may be formed of a source / drain metal layer. The pixel electrode 8a partially overlaps the source electrode 6i of the driving transistor 6, and the pixel electrode 8a and the source electrode 6i are connected.
そして、図４〜図６に示すように、層間絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及びゲート絶縁膜１１を覆うように形成されている。
この層間絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、層間絶縁膜１２は平面視して格子状に形成されている。
4 to 6, the interlayer insulating film 12 includes the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the peripheral portion of the pixel electrode 8a, and the electrode of the capacitor 7. 7b and the gate insulating film 11 are formed.
An opening 12a is formed in the interlayer insulating film 12 so that the center of each pixel electrode 8a is exposed. Therefore, the interlayer insulating film 12 is formed in a lattice shape in plan view.
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上及び後述するバンク１３の表面上にわたって形成された発光保護層８ｆと、発光保護層８ｆの上に形成されたキャリア輸送層としての正孔注入層８ｂと、正孔注入層８ｂの上に形成されたキャリア輸送層の一部として機能するインターレイヤー８ｃと、インターレイヤー８ｃの上に形成された発光層８ｄと、発光層８ｄの上に形成された第二電極としての対向電極８ｅとを備えている。対向電極８ｅは全画素Ｐに共通のカソードであり、全画素Ｐに連続する単一電極として形成されている。 As shown in FIGS. 4 and 5, the EL element 8 includes a pixel electrode 8a as a first electrode serving as an anode, a light-emitting protective layer 8f formed over the pixel electrode 8a and a surface of a bank 13 described later. A hole injection layer 8b as a carrier transport layer formed on the light emitting protection layer 8f, an interlayer 8c functioning as a part of the carrier transport layer formed on the hole injection layer 8b, and an interlayer A light emitting layer 8d formed on the light emitting layer 8c and a counter electrode 8e as a second electrode formed on the light emitting layer 8d are provided. The counter electrode 8e is a cathode common to all the pixels P, and is formed as a single electrode continuous to all the pixels P.
発光保護層８ｆは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる層である。
このＰＥＤＯＴ／ＰＳＳからなる発光保護層８ｆは、全画素Ｐ（画素電極８ａ）に連続するように成膜されており、画素電極８ａ及びバンク１３の全面を被覆している。
特に、発光保護層８ｆは、正孔注入層８ｂが直接画素電極８ａとバンク１３の上に形成されないように、正孔注入層８ｂと画素電極８ａの間および正孔注入層８ｂとバンク１３の間に介在する層である。
この発光保護層８ｆは低抵抗の導電性高分子であるため、厚さ方向に順バイアス電圧が印加されると、画素電極８ａから正孔注入層８ｂに正孔を輸送する機能を有し、さらにバンク１３の成分が正孔注入層８ｂに移動しないように遮蔽する機能を有している。
The light emission protection layer 8f is a layer made of, for example, PEDOT (poly (ethylenedioxy) thiophene) that is a conductive polymer and PSS (polystyrene sulfonate) that is a dopant.
The light emission protection layer 8f made of PEDOT / PSS is formed so as to be continuous with all the pixels P (pixel electrodes 8a), and covers the entire surfaces of the pixel electrodes 8a and the banks 13.
In particular, the light emission protection layer 8f is formed between the hole injection layer 8b and the pixel electrode 8a and between the hole injection layer 8b and the bank 13 so that the hole injection layer 8b is not directly formed on the pixel electrode 8a and the bank 13. It is an intervening layer.
Since the emission protection layer 8f is a low-resistance conductive polymer, it has a function of transporting holes from the pixel electrode 8a to the hole injection layer 8b when a forward bias voltage is applied in the thickness direction. Furthermore, it has a function to shield the components of the bank 13 from moving to the hole injection layer 8b.
正孔注入層８ｂは、例えば、遷移金属酸化物からなる層であって、画素電極８ａから発光層８ｄに向けて正孔を注入するキャリア注入層である。この正孔注入層８ｂには、遷移金属酸化物である酸化モリブデン、酸化バナジウム、酸化タングステン、酸化チタン等を用いることができ、特に酸化モリブデンであることが好ましい。
この正孔注入層８ｂは、バンク１３及びバンク１３の開口部１３ａ内の全面に相当する発光保護層８ｆの上面全域に成膜されている。
The hole injection layer 8b is a layer made of a transition metal oxide, for example, and is a carrier injection layer that injects holes from the pixel electrode 8a toward the light emitting layer 8d. For the hole injection layer 8b, molybdenum oxide, vanadium oxide, tungsten oxide, titanium oxide, or the like, which is a transition metal oxide, can be used, and molybdenum oxide is particularly preferable.
The hole injection layer 8b is formed over the entire upper surface of the emission protective layer 8f corresponding to the entire surface of the bank 13 and the opening 13a of the bank 13.
インターレイヤー８ｃは、例えば、ポリフルオレン系材料からなる電子輸送抑制層であって、電子が発光層８ｄから正孔注入層８ｂ側へ移動することを抑制する機能を有する。 The interlayer 8c is, for example, an electron transport suppression layer made of a polyfluorene-based material, and has a function of suppressing movement of electrons from the light emitting layer 8d to the hole injection layer 8b.
発光層８ｄは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する有機材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料等の共役二重結合ポリマーからなり、対向電極８ｅから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは、それぞれ発光層８ｄの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。 The light emitting layer 8d includes an organic material that emits one of R (red), G (green), and B (blue) for each pixel P. For example, a conjugate of polyfluorene-based light-emitting material, polyphenylene vinylene-based light-emitting material, or the like. This layer is made of a double bond polymer and emits light when the electrons supplied from the counter electrode 8e are recombined with the holes injected from the hole injection layer 8b. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8d. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction.
対向電極８ｅは、ＥＬパネル１がボトムエミッション型の場合、例えば、Ｍｇ、Ｃａ、Ｂａ、Ｌｉ等の仕事関数が４．０ｅＶ以下、好ましくは３．０ｅＶ以下であり、３０ｎｍ以下の厚さの低仕事関数層と、シート抵抗を下げるために低仕事関数層上に設けられた厚さが１００ｎｍ以上のＡｌ膜やＡｌ合金膜等の光反射層との積層構造でもよい。
また、ＥＬパネル１がトップエミッション型の場合、対向電極８ｅは、上記低仕事関数層と、その低仕事関数層上に設けられた、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）等からなる透明導電層との積層構造でもよい。
この対向電極８ｅは全ての画素Ｐに共通した電極であり、発光層８ｄなどとともにバンク１３を覆っている。
When the EL panel 1 is a bottom emission type, the counter electrode 8e has a work function of, for example, Mg, Ca, Ba, Li, or the like of 4.0 eV or less, preferably 3.0 eV or less, and a low thickness of 30 nm or less. A laminated structure of a work function layer and a light reflection layer such as an Al film or an Al alloy film having a thickness of 100 nm or more provided on the low work function layer in order to reduce the sheet resistance may be used.
Further, when the EL panel 1 is a top emission type, the counter electrode 8e is provided with the low work function layer and the low work function layer, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, A laminated structure with a transparent conductive layer made of indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), cadmium-tin oxide (CTO), or the like may be used.
The counter electrode 8e is an electrode common to all the pixels P and covers the bank 13 together with the light emitting layer 8d and the like.
バンク１３は、層間絶縁膜１２上に形成された隔壁であって、例えば、感光性のポリイミド系樹脂材料など、絶縁性の樹脂材料からなる。バンク１３は、インターレイヤー８ｃや発光層８ｄを湿式法により形成するに際して、インターレイヤー８ｃや発光層８ｄとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに流出しないようにする隔壁として機能するものである。 The bank 13 is a partition formed on the interlayer insulating film 12, and is made of an insulating resin material such as a photosensitive polyimide resin material. When forming the interlayer 8c and the light emitting layer 8d by a wet method, the bank 13 prevents the liquid material in which the material for the interlayer 8c and the light emitting layer 8d is dissolved or dispersed in a solvent from flowing out to the adjacent pixels P. It functions as a partition wall.
そして、バンク１３および層間絶縁膜１２によって発光部位となる発光層８ｄが画素Ｐごとに仕切られている。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンがストライプパターンの場合、図１４に示すように、バンク１３が同色画素に沿って縦方向にストライプ状に配列され、層間絶縁膜１２は、図４と同様に、画素電極８ａを囲むようにして画素電極８ａの露出する開口部１２ａが設けられていればよい。
このバンク１３の開口部１３ａ内において、発光保護層８ｆ、正孔注入層８ｂ、インターレイヤー８ｃ、発光層８ｄが、画素電極８ａ上に順次積層されている。
例えば、図５に示すように、バンク１３の開口部１３ａ内における画素電極８ａ上には発光保護層８ｆが積層され、発光保護層８ｆ上には正孔注入層８ｂが積層されている。
そして、各開口部１３ａにおける正孔注入層８ｂ上に、インターレイヤー８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が形成され、インターレイヤー８ｃとして積層されている。
さらに、各開口部１３ａにおけるインターレイヤー８ｃ上に、発光層８ｄとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が形成され、発光層８ｄとして積層されている。
なお、この発光層８ｄとバンク１３を被覆するように対向電極８ｅが設けられている（図５参照）。ＥＬ素子８は、インターレイヤー８ｃを設けずに正孔注入層８ｂ上に直接発光層８ｄを積層した構造であってもよく、発光層８ｄの他に電子注入層があってもよい。
The light emitting layer 8d serving as a light emitting portion is partitioned for each pixel P by the bank 13 and the interlayer insulating film 12. When the R (red), G (green), and B (blue) pattern of the pixel P is a stripe pattern, the banks 13 are arranged in stripes in the vertical direction along the same color pixels as shown in FIG. As in FIG. 4, the insulating film 12 only needs to be provided with an opening 12 a that exposes the pixel electrode 8 a so as to surround the pixel electrode 8 a.
In the opening 13a of the bank 13, a light emitting protective layer 8f, a hole injection layer 8b, an interlayer 8c, and a light emitting layer 8d are sequentially stacked on the pixel electrode 8a.
For example, as shown in FIG. 5, a light emission protective layer 8f is laminated on the pixel electrode 8a in the opening 13a of the bank 13, and a hole injection layer 8b is laminated on the light emission protective layer 8f.
Then, a liquid film containing a material for forming the interlayer 8c is applied on the hole injection layer 8b in each opening 13a, and the substrate 10 is heated to dry the liquid material to form a film. It is formed and laminated as an interlayer 8c.
Further, a liquid film containing a material that becomes the light emitting layer 8d is applied on the interlayer 8c in each opening 13a, and the substrate 10 is heated to dry the liquid material to form a compound film. The light emitting layer 8d is laminated.
A counter electrode 8e is provided so as to cover the light emitting layer 8d and the bank 13 (see FIG. 5). The EL element 8 may have a structure in which the light emitting layer 8d is directly stacked on the hole injection layer 8b without providing the interlayer 8c, and may have an electron injection layer in addition to the light emitting layer 8d.
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次オン電圧が印加されることで、これら走査線２に接続されたスイッチトランジスタ５が順次選択される。
各走査線２がそれぞれ選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の発光輝度を維持するようになっている。
The EL panel 1 is driven as follows to emit light.
In a state where a voltage of a predetermined level is applied to all the voltage supply lines 4, the switch transistor 5 connected to the scan lines 2 is sequentially selected by sequentially applying an ON voltage to the scan lines 2 by the scan driver. The
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Since it is on, a voltage of a level corresponding to the gradation is applied to the gate electrode 6a of the drive transistor 6.
The potential difference between the gate electrode 6a and the source electrode 6i of the drive transistor 6 is determined according to the voltage applied to the gate electrode 6a of the drive transistor 6, and the magnitude of the drain-source current in the drive transistor 6 is determined. The EL element 8 emits light with brightness according to the drain-source current.
Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge according to the voltage applied to the gate electrode 6a of the driving transistor 6 is stored in the capacitor 7 and the driving transistor 6 The potential difference between the gate electrode 6a and the source electrode 6i is maintained.
For this reason, the drive transistor 6 keeps the drain-source current having the same current value as that at the time of selection, and maintains the light emission luminance of the EL element 8.
次に、ＥＬパネル１の製造方法について説明する。 Next, a method for manufacturing the EL panel 1 will be described.
基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィーによりパターニングして信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａを形成する。
次いで、プラズマＣＶＤによって窒化シリコン等のゲート絶縁膜１１を堆積する。
次いで、半導体膜５ｂ、６ｂとなるアモルファスシリコン等の半導体層、チャネル保護膜５ｄ、６ｄとなる窒化シリコン等の絶縁層を連続して堆積後、フォトリソグラフィーによってチャネル保護膜５ｄ、６ｄをパターン形成し、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇとなる不純物層を堆積後、フォトリソグラフィーによって不純物層及び半導体層を連続してパターニングして不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成する。
そして、フォトリソグラフィーによって、ゲート絶縁膜１１に、ＥＬパネル１の一辺に位置する走査ドライバに接続するための各走査線２の外部接続端子を開口するコンタクトホール（図示せず）及びコンタクトホール１１ａ〜１１ｃを形成する。次いで、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃを形成する。このコンタクトプラグの形成工程は省略されてもよい。
次いで、ＥＬパネル１がボトムエミッション型の場合、ＩＴＯ等の透明導電膜を堆積してからパターニングして画素電極８ａを形成する。このとき、画素電極８ａは、一側辺周縁が不純物半導体膜６ｇの一側辺周縁上に重なるように形成されている。その後、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉとなるソース、ドレインメタル層を堆積して適宜パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉを形成する。このとき、画素電極８ａの上記一側辺周縁上にソース電極６ｉの一側辺周縁が重なって相互に接続されている。
ＥＬパネル１がトップエミッション型の場合、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成して、引き続きソース、ドレインメタル層を堆積後、パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉに加えて、画素電極８ａが形成される領域に光反射膜を形成してもよい。光反射膜は、ソース電極６ｉと連続して形成されていることになる。その後、ＩＴＯ等の透明導電膜を堆積してからパターニングして画素電極８ａを光反射膜上に形成する。ここで、ソース電極６ｉの一側辺周縁上に画素電極８ａの一側辺周縁が重なって相互に接続されている。
また、ＥＬパネル１がトップエミッション型の場合、ソース、ドレインメタル層以外の他の光反射膜（銀又はＡｌ等）を用いてもよい。この場合、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成後、上記他の光反射膜及びＩＴＯ等の透明導電膜を連続して堆積してから、フォトリソグラフィーによって一括してともに画素電極８ａの形状にパターニングし、次いで、ソース、ドレインメタル層を堆積後、パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉを形成してもよい。ここで電極８ａの一側辺周縁上にソース電極６ｉの一側辺周縁画素が重なって相互に接続されている。また、上記他の光反射膜を堆積後にパターニングしてからＩＴＯ等の透明導電膜を堆積してからパターニングしてもよい。このとき、透明導電膜をウェットエッチングする際のエッチャントで上記他の光反射膜が浸食される恐れがある場合、上記他の光反射膜の上面のみならず側面にも透明導電膜が残るように上記他の光反射膜より一回り大きく透明導電膜をパターニングすればよい。また、光反射膜を透明導電膜とともに画素電極８ａの一部として構成する必要がなければ、画素電極形成領域において、上記他の光反射膜、透明絶縁膜、透明導電膜の三層構造になるようにしてもよい。
A gate metal layer is deposited on the substrate 10 by sputtering and patterned by photolithography to form the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6.
Next, a gate insulating film 11 such as silicon nitride is deposited by plasma CVD.
Next, a semiconductor layer such as amorphous silicon to be the semiconductor films 5b and 6b and an insulating layer such as silicon nitride to be the channel protection films 5d and 6d are successively deposited, and then the channel protection films 5d and 6d are patterned by photolithography. After the impurity layers to become the impurity semiconductor films 5f, 5g, 6f, 6g are deposited, the impurity layers and the semiconductor layers are successively patterned by photolithography to form impurity semiconductor films 5f, 5g, 6f, 6g, and semiconductor films 5b, 6b. Form.
Then, by photolithography, contact holes (not shown) and contact holes 11a to 11a are formed in the gate insulating film 11 to open external connection terminals of the scanning lines 2 for connection to the scanning driver located on one side of the EL panel 1. 11c is formed. Next, contact plugs 20a to 20c are formed in the contact holes 11a to 11c. This contact plug forming step may be omitted.
Next, when the EL panel 1 is a bottom emission type, a transparent conductive film such as ITO is deposited and then patterned to form the pixel electrode 8a. At this time, the pixel electrode 8a is formed such that one side edge is overlapped with one side edge of the impurity semiconductor film 6g. Thereafter, the drain electrode 5h and the source electrode 5i of the switch transistor 5 and the source and drain metal layers to be the drain electrode 6h and the source electrode 6i of the driving transistor 6 are deposited and appropriately patterned to form the scanning line 2, the voltage supply line 4, An electrode 7b of the capacitor 7, a drain electrode 5h and a source electrode 5i of the switch transistor 5, and a drain electrode 6h and a source electrode 6i of the driving transistor 6 are formed. At this time, the peripheral edge of one side of the source electrode 6i overlaps with the peripheral edge of the one side of the pixel electrode 8a and is connected to each other.
When the EL panel 1 is a top emission type, the impurity semiconductor films 5f, 5g, 6f, 6g, and the semiconductor films 5b, 6b are formed, and then the source and drain metal layers are deposited and then patterned, and the scanning line 2, voltage In addition to the supply line 4, the electrode 7 b of the capacitor 7, the drain electrode 5 h and source electrode 5 i of the switch transistor 5, and the drain electrode 6 h and source electrode 6 i of the driving transistor 6, a light reflecting film is formed in the region where the pixel electrode 8 a is formed. It may be formed. The light reflecting film is formed continuously with the source electrode 6i. Thereafter, a transparent conductive film such as ITO is deposited and then patterned to form the pixel electrode 8a on the light reflecting film. Here, the one side edge of the pixel electrode 8a overlaps the one side edge of the source electrode 6i and is connected to each other.
In addition, when the EL panel 1 is a top emission type, a light reflection film (silver or Al) other than the source and drain metal layers may be used. In this case, after forming the impurity semiconductor films 5f, 5g, 6f and 6g and the semiconductor films 5b and 6b, the other light reflecting film and the transparent conductive film such as ITO are continuously deposited, and then collectively by photolithography. Both are patterned into the shape of the pixel electrode 8a, and then the source and drain metal layers are deposited and then patterned to form the scanning line 2, the voltage supply line 4, the electrode 7b of the capacitor 7, the drain electrode 5h of the switch transistor 5, and the source The electrode 5i and the drain electrode 6h and the source electrode 6i of the driving transistor 6 may be formed. Here, pixels on one side edge of the source electrode 6i overlap with each other on one side edge of the electrode 8a and are connected to each other. Alternatively, the other light reflecting film may be patterned after being deposited and then a transparent conductive film such as ITO may be deposited before patterning. At this time, if there is a possibility that the other light reflecting film may be eroded by the etchant when the transparent conductive film is wet etched, the transparent conductive film remains on the side surface as well as the upper surface of the other light reflecting film. What is necessary is just to pattern a transparent conductive film one size larger than the said other light reflection film. Further, if it is not necessary to configure the light reflecting film together with the transparent conductive film as a part of the pixel electrode 8a, the three-layer structure of the other light reflecting film, the transparent insulating film, and the transparent conductive film is formed in the pixel electrode forming region. You may do it.
次いで、図７に示すように、スイッチトランジスタ５や駆動トランジスタ６等を覆うように、気相成長法により窒化シリコン等の絶縁膜を成膜し、その絶縁膜をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを有する層間絶縁膜１２を形成する。この開口部１２ａとともに、図示しない走査線２の外部接続端子、ＥＬパネル１の一辺に位置するデータドライバに接続するための各信号線３の外部接続端子及び電圧供給線４の外部接続端子をそれぞれ開口する複数のコンタクトホールを形成する。 Next, as shown in FIG. 7, an insulating film such as silicon nitride is formed by vapor deposition so as to cover the switch transistor 5, the driving transistor 6 and the like, and the insulating film is patterned by photolithography to form a pixel. An interlayer insulating film 12 having an opening 12a through which the central portion of the electrode 8a is exposed is formed. Together with the opening 12a, an external connection terminal of the scanning line 2 (not shown), an external connection terminal of each signal line 3 for connecting to a data driver located on one side of the EL panel 1, and an external connection terminal of the voltage supply line 4 are respectively provided. A plurality of contact holes to be opened are formed.
次いで、図８に示すように、ポリイミド系の感光性樹脂材料（１３）を基板１０の上面側に成膜して、プリベークを行う。
例えば、本実施形態の場合、ポジ型の感光性ポリイミド系樹脂材料である、東レ株式会社製「フォトニースＤＷ−１０００」をスピンコートにて成膜した後、プリベークを行った。
Next, as shown in FIG. 8, a polyimide-based photosensitive resin material (13) is formed on the upper surface side of the substrate 10 and prebaked.
For example, in the case of this embodiment, “Photo Nice DW-1000” manufactured by Toray Industries, Inc., which is a positive photosensitive polyimide resin material, was formed by spin coating and then pre-baked.
次いで、図９に示すように、成膜した感光性樹脂材料（１３）にフォトマスクを用いて露光を行った後に現像処理して、画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する。
例えば、本実施形態の場合、成膜された感光性樹脂材料（１３）を所定のマスクパターンで露光処理後、水酸化テトラメチルアミン（ＴＭＡＨ）水溶液で現像処理することにより、開口部１３ａに相当する部分の樹脂材料を溶出させて開口部１３ａを形成し、バンク１３を形成した。なお、現像液としてのＴＭＡＨ水溶液は、アルカリ性の水溶液である。
そして、バンク１３の表面や画素電極８ａの表面に付着しているＴＭＡＨ水溶液を洗い流すように水洗した後、バンク１３が形成された基板１０を乾燥して、１８０℃〜２５０℃でポストベークを行うことで、バンク１３を焼成する。
Next, as shown in FIG. 9, the formed photosensitive resin material (13) is exposed to light using a photomask and then developed to form a lattice bank having openings 13a through which the pixel electrodes 8a are exposed. 13 is formed.
For example, in the case of the present embodiment, the formed photosensitive resin material (13) is exposed to light with a predetermined mask pattern, and then developed with an aqueous tetramethylamine hydroxide (TMAH) solution, thereby corresponding to the opening 13a. The portion of the resin material to be eluted was eluted to form the opening 13a, and the bank 13 was formed. The TMAH aqueous solution as the developer is an alkaline aqueous solution.
Then, after washing with water so that the TMAH aqueous solution adhering to the surface of the bank 13 and the surface of the pixel electrode 8a is washed away, the substrate 10 on which the bank 13 is formed is dried and post-baked at 180 ° C. to 250 ° C. Thus, the bank 13 is fired.
次いで、図１０に示すように、バンク１３と、そのバンク１３の開口部１３ａ内に露出する画素電極８ａを被覆する発光保護層８ｆを形成する。
ここで、本実施形態において現像液に使用したＴＭＡＨは、バンク１３の表面等に吸着されやすく残留しやすい。特に、アルカリ性を呈するＴＭＡＨが、バンク１３や画素電極８ａの表面に残留してしまっている状態で、そのバンク１３や画素電極８ａ上に酸化モリブデン層などの正孔注入層８ｂを成膜した場合、その正孔注入層８ｂがＴＭＡＨの作用により変質してしまうことがある。つまり、正孔注入層８ｂを変質させてしまうＴＭＡＨは発光阻害要因となり、変質した正孔注入層８ｂの正孔注入性が悪化してしまうことで、ＥＬ素子８の発光に不具合が生じてしまうことがある。そのため、そのバンク１３や画素電極８ａの表面を発光保護層８ｆで被覆して、バンク１３及び画素電極８ａの表面に残留しているＴＭＡＨを、正孔注入層８ｂに作用させないようにする必要がある。
そして、例えば、バンク１３と画素電極８ａの表面に、強酸性のＰＳＳをドーパントとして含む導電性高分子のＰＥＤＯＴを成膜して発光保護層８ｆを形成する。例えば、本実施形態の場合、株式会社シュタルク社製「ＣＨ８０００」を１／１０に純水で希釈した溶液をスピンコート法で塗布し、１８０℃〜２００℃で乾燥して４〜５ｎｍの厚みを有する発光保護層８ｆを形成した。発光保護層８ｆを形成する前に、バンク１２及び画素電極８ａの表面に親液処理を施してもよい。
Next, as shown in FIG. 10, a light emitting protective layer 8 f that covers the bank 13 and the pixel electrode 8 a exposed in the opening 13 a of the bank 13 is formed.
Here, the TMAH used in the developer in the present embodiment is likely to be adsorbed on the surface of the bank 13 or the like and easily remains. In particular, when the hole injection layer 8b such as a molybdenum oxide layer is formed on the bank 13 or the pixel electrode 8a in a state where the alkaline TMAH remains on the surface of the bank 13 or the pixel electrode 8a. The hole injection layer 8b may be altered by the action of TMAH. That is, TMAH that alters the hole injection layer 8b becomes a light emission inhibiting factor, and the hole injection property of the altered hole injection layer 8b is deteriorated, thereby causing a problem in light emission of the EL element 8. Sometimes. Therefore, it is necessary to cover the surface of the bank 13 and the pixel electrode 8a with the light emission protection layer 8f so that TMAH remaining on the surface of the bank 13 and the pixel electrode 8a does not act on the hole injection layer 8b. is there.
Then, for example, a PEDOT of a conductive polymer containing strongly acidic PSS as a dopant is formed on the surface of the bank 13 and the pixel electrode 8a to form the light emission protective layer 8f. For example, in the case of this embodiment, a solution obtained by diluting “CH8000” manufactured by Stark Co., Ltd. to 1/10 with pure water is applied by a spin coating method, and dried at 180 ° C. to 200 ° C. to obtain a thickness of 4 to 5 nm. A light emitting protective layer 8f having the same was formed. Before forming the light emission protective layer 8f, the surface of the bank 12 and the pixel electrode 8a may be subjected to lyophilic treatment.
特に、この発光保護層８ｆを成膜する際に塗布する材料溶液は、ＰＳＳを含有する酸性溶液であるので、バンク１３や画素電極８ａの表面にアルカリ性のＴＭＡＨが残留している場合、そのＴＭＡＨを中和もしくは酸性にすることが可能であり、発光阻害要因となるＴＭＡＨを低減あるいは消滅させることができ、ＴＭＡＨを減滅することができる。
つまり、この発光保護層８ｆを形成することによって、発光保護層８ｆでＴＭＡＨを封じ込めるようにして、ＴＭＡＨが残留している恐れのあるバンク１３と画素電極８ａに、直接正孔注入層８ｂを形成させないようにすることができる。更に、発光保護層８ｆを成膜する過程において、残留ＴＭＡＨを中和処理することができるので、より一層ＴＭＡＨが正孔注入層８ｂに作用しないようにすることが可能になる。
In particular, since the material solution applied when forming the light emitting protective layer 8f is an acidic solution containing PSS, if alkaline TMAH remains on the surface of the bank 13 or the pixel electrode 8a, the TMAH Can be neutralized or acidified, TMAH, which is a light emission inhibiting factor, can be reduced or eliminated, and TMAH can be reduced.
That is, by forming the light emission protection layer 8f, the hole injection layer 8b is directly formed in the bank 13 and the pixel electrode 8a where TMAH may remain so that the light emission protection layer 8f can contain TMAH. You can avoid it. Furthermore, since the residual TMAH can be neutralized in the process of forming the light emitting protective layer 8f, it is possible to further prevent TMAH from acting on the hole injection layer 8b.
次いで、図１１に示すように、スパッタリング法、真空蒸着法などにより、酸化モリブデンなどからなる遷移金属酸化物層を成膜して、画素電極８ａ上の発光保護層８ｆ上からバンク１３表面上の発光保護層８ｆ上にわたって連続した正孔注入層８ｂを形成する。
例えば、本実施形態の場合、酸化モリブデンを蒸着法で３０ｎｍの厚みに成膜して、バンク１３及びバンク１３の開口部１３ａ内の全面に相当する発光保護層８ｆを覆う正孔注入層８ｂを形成した。
Next, as shown in FIG. 11, a transition metal oxide layer made of molybdenum oxide or the like is formed by sputtering, vacuum deposition, or the like, and the light emission protection layer 8f on the pixel electrode 8a to the bank 13 surface. A continuous hole injection layer 8b is formed over the light emitting protection layer 8f.
For example, in the case of this embodiment, the hole injection layer 8b is formed by depositing molybdenum oxide to a thickness of 30 nm by an evaporation method and covering the bank 13 and the light emitting protective layer 8f corresponding to the entire surface of the opening 13a of the bank 13. Formed.
次いで、図１２に示すように、バンク１３の開口部１３ａ内における正孔注入層８ｂ上に、インターレイヤー８ｃを構成する有機材料が水、或いは、テトラリン、テトラメチルベンゼン、メシチレン等の有機溶媒に溶解または分散された液状体を、分離した複数の液滴として吐出するインクジェット方式又は連続した液流を流し出すノズルプリント方式により塗布し乾燥させることで、正孔注入層８ｂ上にインターレイヤー８ｃを積層して形成する。
更に、図１２に示すように、バンク１３の開口部１３ａ内におけるインターレイヤー８ｃ上に、発光層８ｄを構成するポリパラフェニレンビニレン系あるいはポリフルオレン系の有機発光材料が水或いはテトラリン、テトラメチルベンゼン、メシチレン等の有機溶媒に溶解または分散された液状体をインクジェット方式又はノズルプリント方式により塗布し乾燥させることで、インターレイヤー８ｃ上に発光層８ｄを積層して形成する。なお、本実施形態の場合、発光試験用として緑色のポリフルオレン系発光材料をキシレンに溶かした溶液を開口部１３ａ内のインターレイヤー８ｃ上に塗布して発光層８ｄを形成した。また、インターレイヤー８ｃを設けずに正孔注入層８ｂ上に直接発光層８ｄを積層した構造であってもよく、発光層８ｄの他に電子注入層があってもよい。
Next, as shown in FIG. 12, on the hole injection layer 8b in the opening 13a of the bank 13, the organic material constituting the interlayer 8c is made of water or an organic solvent such as tetralin, tetramethylbenzene, or mesitylene. The interlayer 8c is formed on the hole injection layer 8b by applying and drying the dissolved or dispersed liquid material by an ink jet method for discharging the separated liquid droplets as a plurality of separated droplets or a nozzle printing method for discharging a continuous liquid flow. It is formed by stacking.
Further, as shown in FIG. 12, on the interlayer 8c in the opening 13a of the bank 13, the polyparaphenylene vinylene-based or polyfluorene-based organic light-emitting material constituting the light-emitting layer 8d is water or tetralin, tetramethylbenzene. Then, a liquid material dissolved or dispersed in an organic solvent such as mesitylene is applied by an ink jet method or a nozzle print method and dried to form a light emitting layer 8d on the interlayer 8c. In the case of the present embodiment, a light emitting layer 8d was formed by applying a solution obtained by dissolving a green polyfluorene-based light emitting material in xylene on the interlayer 8c in the opening 13a for a light emission test. Further, the light emitting layer 8d may be directly stacked on the hole injection layer 8b without providing the interlayer 8c, and an electron injection layer may be provided in addition to the light emitting layer 8d.
次いで、図５に示すように、バンク１３上における正孔注入層８ｂの上面と、バンク１３の開口部１３ａ内の発光層８ｄの上面に、対向電極８ｅを一面に成膜し、発光層８ｄを覆う対向電極８ｅを形成する。
例えば、本実施形態の場合、Ｃａを蒸着法で３０ｎｍの厚みに成膜した後、さらに、低抵抗であり安定した性状を有するＡｌを蒸着法で５００ｎｍの厚みに成膜して、対向電極８ｅを形成した。
そして、この対向電極８ｅが成膜されたことで、ＥＬ素子８が形成されて、ＥＬパネル１が製造される。
Next, as shown in FIG. 5, a counter electrode 8e is formed on the upper surface of the hole injection layer 8b on the bank 13 and the upper surface of the light emitting layer 8d in the opening 13a of the bank 13 to form a light emitting layer 8d. A counter electrode 8e is formed to cover
For example, in the case of the present embodiment, after depositing Ca to a thickness of 30 nm by the vapor deposition method, further depositing Al having a low resistance and stable properties to a thickness of 500 nm by the vapor deposition method, the counter electrode 8e. Formed.
Then, by forming the counter electrode 8e, an EL element 8 is formed, and the EL panel 1 is manufactured.
このように、酸化モリブデン層を成膜して正孔注入層８ｂを形成することに先立って、バンク１３と、そのバンク１３の開口部１３ａに露出する画素電極８ａの表面に酸性材料を含む発光保護層８ｆを成膜することによって、バンク１３や画素電極８ａ上に残留するアルカリ性のＴＭＡＨを中和もしくは酸性にして除去することができる。更に、形成された発光保護層８ｆは、正孔注入層８ｂと画素電極８ａの間および正孔注入層８ｂとバンク１３の間に介在することとなって、ＴＭＡＨが残留している恐れのあるバンク１３と画素電極８ａに、正孔注入層８ｂを接触させないようにすることができる。 Thus, prior to forming the hole injection layer 8b by forming the molybdenum oxide layer, light emission including an acidic material on the surface of the bank 13 and the pixel electrode 8a exposed to the opening 13a of the bank 13 is performed. By forming the protective layer 8f, the alkaline TMAH remaining on the bank 13 and the pixel electrode 8a can be neutralized or acidified and removed. Furthermore, the formed light emitting protective layer 8f is interposed between the hole injection layer 8b and the pixel electrode 8a and between the hole injection layer 8b and the bank 13, and TMAH may remain. The hole injection layer 8b can be prevented from contacting the bank 13 and the pixel electrode 8a.
以上のように、この発光保護層８ｆを形成することによれば、正孔注入層８ｂに、その正孔注入層８ｂを変質させてしまう発光阻害要因となるＴＭＡＨを作用させないようにすることが可能となるので、良好な状態の正孔注入層８ｂを有するＥＬ素子８を備えるＥＬパネル１を製造することができる。 As described above, by forming the light emission protective layer 8f, it is possible to prevent TMAH, which is a light emission inhibiting factor that alters the hole injection layer 8b, from acting on the hole injection layer 8b. Therefore, the EL panel 1 including the EL element 8 having the hole injection layer 8b in a good state can be manufactured.
（実施例１）
パターニングされた複数のＩＴＯが形成されたガラス基板上に、窒化シリコンからなる層間絶縁膜をパターン形成し、全面にポジ型の感光性ポリイミド系樹脂材料（フォトニースＤＷ−１０００ 東レ株式会社製）を、スピンコートにて１〜５μｍの厚さに堆積した後、ホットプレートによって感光性ポリイミド系樹脂材料を堆積したガラス基板に１２０℃で２分間プリベークを行った。その後、露光工程においてｇｈ混合線を５０〜１００ｍＪ／ｃｍ２、５〜１０秒の条件で隔壁非形成領域の感光性ポリイミド系樹脂材料に照射し、２．３〜２．５％ＴＭＡＨ溶液でガラス基板を現像後、純水で洗浄し、スピン乾燥を行った。次いでガラス基板をクリーンオーブンで１８０〜３２０℃で２時間ポストベークを行って開口部１３ａを有するバンク１３を形成した。バンク１３表面及びＩＴＯ上にわたってＰＥＤＯＴ：ＰＳＳ酸性溶液（ＣＨ８０００ 株式会社シュタルク社製）の１／１０希釈水溶液を塗布し、１８０〜２００℃で乾燥後、４〜５ｎｍの発光保護層を被膜した。発光保護層の表面に、酸化モリブデンを蒸着法によって３０ｎｍの厚さに成膜した。次いでインターレイヤー、ポリフルオレン系の発光層（６５ｎｍ厚）を順次成膜後、カソードとしてＣａを３０ｎｍ、Ａｌを５００ｎｍ連続して蒸着成膜した。
そして、正孔注入層８ｂの下層側に介在させたＥＬパネル１の発光試験を行ったところ、図１３（ｂ）に示すように、ＥＬパネル１の各画素Ｐを構成するＥＬ素子８が好適に発光することを確認することができた。
これに対し、発光保護層８ｆを成膜せずに、他の条件を実施例１と同じにして正孔注入層８ｂを形成したＥＬパネルの発光試験を行ったところ、図１３（ａ）に示すように、そのＥＬパネルのランダムな箇所においてＥＬ素子８が部分的に発光しない領域、いわゆるダークスポットが生じてしまうことが確認された。これは、アルカリ性を呈するＴＭＡＨ等の発光阻害要因が、酸化モリブデンなどからなる正孔注入層８ｂを変質させてしまい、その変質した正孔注入層８ｂの正孔注入性が悪化してしまうことで、発光しないＥＬ素子８が生じてしまうためである。
Example 1
An interlayer insulating film made of silicon nitride is patterned on a glass substrate on which a plurality of patterned ITOs are formed, and a positive photosensitive polyimide resin material (Photo Nice DW-1000 manufactured by Toray Industries, Inc.) is formed on the entire surface. After depositing to a thickness of 1 to 5 μm by spin coating, pre-baking was performed at 120 ° C. for 2 minutes on a glass substrate on which a photosensitive polyimide resin material was deposited by a hot plate. Thereafter, in the exposure process, the photosensitive polyimide resin material in the partition wall non-formation region was irradiated with a gh mixed line at 50 to 100 mJ / cm 2 for 5 to 10 seconds, and glass was formed with a 2.3 to 2.5% TMAH solution. The substrate was developed, washed with pure water, and spin-dried. Next, the glass substrate was post-baked in a clean oven at 180 to 320 ° C. for 2 hours to form a bank 13 having an opening 13a. A 1/10 diluted aqueous solution of PEDOT: PSS acidic solution (CH8000, manufactured by Stark Co., Ltd.) was applied over the surface of the bank 13 and ITO, dried at 180 to 200 ° C., and then a 4 to 5 nm luminescent protective layer was coated. Molybdenum oxide was formed to a thickness of 30 nm on the surface of the light-emitting protective layer by vapor deposition. Subsequently, an interlayer and a polyfluorene-based light emitting layer (thickness: 65 nm) were sequentially formed, and then, as a cathode, 30 nm of Ca and 500 nm of Al were continuously vapor deposited.
And when the light emission test of the EL panel 1 interposed on the lower layer side of the hole injection layer 8b was performed, as shown in FIG. 13B, the EL elements 8 constituting each pixel P of the EL panel 1 are suitable. It was confirmed that light was emitted.
On the other hand, when the EL panel in which the hole injection layer 8b was formed under the same conditions as in Example 1 without forming the light emission protective layer 8f, a light emission test was performed. As shown, it was confirmed that a region where the EL element 8 does not emit light, that is, a so-called dark spot, is generated at a random location of the EL panel. This is because the emission inhibiting factor such as TMAH exhibiting alkalinity changes the hole injection layer 8b made of molybdenum oxide or the like, and the hole injection property of the altered hole injection layer 8b is deteriorated. This is because an EL element 8 that does not emit light is generated.
以上の結果から、アルカリ性のＴＭＡＨを現像液として使用してバンク１３を形成した後に、酸化モリブデンなどからなる正孔注入層８ｂを形成するに際し、その正孔注入層８ｂの形成前に、発光保護層８ｆを成膜するＥＬパネルの製造方法は、発光特性に優れたＥＬパネル（発光装置）を製造することを可能にする技術であるといえる。
また、その製造方法に基づいて発光保護層８ｆを成膜した後に正孔注入層８ｂを形成したＥＬパネル１は、発光特性に優れた発光装置であるといえる。
From the above results, after forming the bank 13 using alkaline TMAH as a developing solution, when forming the hole injection layer 8b made of molybdenum oxide or the like, before the formation of the hole injection layer 8b, the light emission protection is performed. It can be said that the EL panel manufacturing method for forming the layer 8f is a technique that makes it possible to manufacture an EL panel (light emitting device) having excellent light emission characteristics.
Further, it can be said that the EL panel 1 in which the hole injection layer 8b is formed after forming the light emission protective layer 8f based on the manufacturing method is a light emitting device having excellent light emission characteristics.
（実施例２）
パターニングされた複数のＩＴＯが形成されたガラス基板上に、窒化シリコンからなる層間絶縁膜をパターン形成し、全面にポジ型の感光性ポリイミド系樹脂材料（フォトニースＤＷ−１０００ 東レ株式会社製）を、スピンコートにて１〜５μｍの厚さに堆積した後、ホットプレートによって感光性ポリイミド系樹脂材料を堆積したガラス基板に１２０℃で２分間プリベークを行った。その後、露光工程においてｇｈ混合線を５０〜１００ｍＪ／ｃｍ２、５〜１０秒の条件で隔壁非形成領域の感光性ポリイミド系樹脂材料に照射し、２．３〜２．５％ＴＭＡＨ溶液でガラス基板を現像後、純水で洗浄し、スピン乾燥を行った。次いでガラス基板をクリーンオーブンで１８０〜３２０℃で２時間ポストベークを行って開口部を有するバンクを形成した。バンク表面及びＩＴＯ上にわたって発光保護層として酸化ゲルマニウム（ＧｅＯ２）をスパッタ２ｎｍの厚さで成膜後、実施例１と同様に、発光保護層の表面に、酸化モリブデンを蒸着法によって３０ｎｍの厚さに成膜し、次いでインターレイヤー、発光層（６５ｎｍ厚）を順次成膜後、カソードとしてＢａを３ｎｍ、Ａｌを５００ｎｍ連続して蒸着成膜した。酸化ゲルマニウムによってバンクの成分が酸化モリブデンに移動することを遮蔽することによって、ダークスポットが成長しないことが確認できた。
(Example 2)
An interlayer insulating film made of silicon nitride is patterned on a glass substrate on which a plurality of patterned ITOs are formed, and a positive photosensitive polyimide resin material (Photo Nice DW-1000 manufactured by Toray Industries, Inc.) is formed on the entire surface. After depositing to a thickness of 1 to 5 μm by spin coating, pre-baking was performed at 120 ° C. for 2 minutes on a glass substrate on which a photosensitive polyimide resin material was deposited by a hot plate. Thereafter, in the exposure process, the photosensitive polyimide resin material in the partition wall non-formation region was irradiated with a gh mixed line at 50 to 100 mJ / cm 2 for 5 to 10 seconds, and glass was formed with a 2.3 to 2.5% TMAH solution. The substrate was developed, washed with pure water, and spin-dried. Next, the glass substrate was post-baked in a clean oven at 180 to 320 ° C. for 2 hours to form a bank having an opening. After film formation of germanium oxide (GeO 2 ) with a thickness of 2 nm as a light-emitting protective layer over the bank surface and ITO, as in Example 1, molybdenum oxide was deposited on the surface of the light-emitting protective layer to a thickness of 30 nm by vapor deposition. Then, an interlayer and a light emitting layer (thickness: 65 nm) were sequentially formed, and then Ba was deposited as a cathode at a thickness of 3 nm and Al was evaporated as a cathode at a thickness of 500 nm. It was confirmed that the dark spots did not grow by blocking the migration of the bank components to molybdenum oxide by germanium oxide.
このように、酸化ゲルマニウム（ＧｅＯ２）からなる発光保護層８ｆであっても、正孔注入層８ｂと画素電極８ａの間および正孔注入層８ｂとバンク１３の間に介在することによって、発光保護層８ｆでＴＭＡＨを封じ込めるようにして、ＴＭＡＨが残留している恐れのあるバンク１３と画素電極８ａに、正孔注入層８ｂを接触させないようにすることができる。
そして、ＧｅＯ２からなる発光保護層８ｆは正孔注入性を有しているので、正孔注入層８ｂに積層された際には、発光保護層８ｆは正孔注入層の一部として機能し、さらに、正孔注入層８ｂに発光阻害要因であるＴＭＡＨを作用させないようにすることが可能となり、良好な状態の正孔注入層８ｂを有するＥＬ素子８を備えるＥＬパネル１を製造することができる。
Thus, even the light emission protective layer 8 f made of germanium oxide (GeO 2 ) emits light by being interposed between the hole injection layer 8 b and the pixel electrode 8 a and between the hole injection layer 8 b and the bank 13. By protecting TMAH with the protective layer 8f, the hole injection layer 8b can be prevented from contacting the bank 13 and the pixel electrode 8a where TMAH may remain.
Since the light emitting protective layer 8f made of GeO 2 has a hole injection property, the light emitting protective layer 8f functions as a part of the hole injection layer when laminated on the hole injection layer 8b. Further, it is possible to prevent TMAH, which is a light emission inhibiting factor, from acting on the hole injection layer 8b, and to manufacture the EL panel 1 including the EL element 8 having the hole injection layer 8b in a good state. it can.
なお、本発明は上記実施形態に限られるものではない。
例えば、発光保護層８ｆは、ＰＥＤＯＴ／ＰＳＳが成膜された層であることに限らず、例えば、ホール注入性を妨げない酸化シリコン（ＳｉＯ２）などの金属酸化物（ＩＶ族元素の酸化物）が数ｎｍ成膜された層であってもよい。酸化シリコンを発光保護層８ｆとしたＥＬパネル１の製造方法は、酸化ゲルマニウムのＥＬパネル１の製法と同様であるので、説明は省略する。
The present invention is not limited to the above embodiment.
For example, the light-emitting protective layer 8f is not limited to a layer on which PEDOT / PSS is formed, and for example, a metal oxide (an oxide of a group IV element) such as silicon oxide (SiO 2 ) that does not hinder hole injection properties ) May be a layer having a thickness of several nm. Since the manufacturing method of the EL panel 1 using silicon oxide as the light-emitting protective layer 8f is the same as the manufacturing method of the EL panel 1 made of germanium oxide, the description thereof is omitted.
なお、以上の実施の形態において、発光装置を表示装置であるＥＬパネルに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、例えば、露光装置、光アドレッシング装置、照明装置などに本発明を適用してもよい。 In the above embodiment, the case where the light emitting device is applied to an EL panel which is a display device has been described as an example. However, the present invention is not limited to this, and for example, an exposure device, an optical addressing device, The present invention may be applied to a lighting device or the like.
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。 In addition, it is needless to say that other specific detailed structures can be appropriately changed.
１ ＥＬパネル（発光装置）
８ ＥＬ素子
８ａ 画素電極（第一電極）
８ｂ 正孔注入層（キャリア輸送層）
８ｃ インターレイヤー
８ｄ 発光層
８ｅ 対向電極（第二電極）
８ｆ 発光保護層
１０ 基板
１１ ゲート絶縁膜
１２ 層間絶縁膜
１３ バンク（隔壁）
１３ａ 開口部
1 EL panel (light emitting device)
8 EL element 8a Pixel electrode (first electrode)
8b Hole injection layer (carrier transport layer)
8c Interlayer 8d Light emitting layer 8e Counter electrode (second electrode)
8f Light-emitting protective layer 10 Substrate 11 Gate insulating film 12 Interlayer insulating film 13 Bank (partition wall)
13a opening
Claims (8)
基板の上面側に形成された前記第一電極に連通する開口部を有する隔壁と、
少なくとも前記隔壁を被覆する発光保護層と、
を備え、
前記発光保護層は、前記隔壁と前記キャリア輸送層との間に介在することを特徴とする発光装置。 A light emitting device having a first electrode, at least one carrier transport layer on the first electrode, and a second electrode on the carrier transport layer,
A partition wall having an opening communicating with the first electrode formed on the upper surface side of the substrate;
An emission protective layer covering at least the partition;
With
The light-emitting device, wherein the light-emitting protective layer is interposed between the partition wall and the carrier transport layer.
基板の上面側に形成された前記第一電極に連通する開口部を有する隔壁を形成する隔壁形成工程と、
少なくとも前記隔壁を被覆し、前記隔壁に起因する発光阻害要因を封じ込める発光保護層を形成する発光保護層形成工程と、
前記第一電極及び前記発光保護層を覆う前記キャリア輸送層を形成するキャリア輸送層形成工程と、
を備えることを特徴とする発光装置の製造方法。 A method of manufacturing a light emitting device having a first electrode, at least one carrier transport layer on the first electrode, and a second electrode on the carrier transport layer,
A partition formation step of forming a partition having an opening communicating with the first electrode formed on the upper surface side of the substrate;
A light emitting protective layer forming step of forming a light emitting protective layer that covers at least the partition and contains a light emission inhibiting factor caused by the partition;
A carrier transport layer forming step of forming the carrier transport layer covering the first electrode and the light emitting protective layer;
A method for manufacturing a light-emitting device.
前記発光保護層形成工程は、前記前記隔壁及び前記第一電極の表面に残留する前記アルカリ性溶液を中和もしくは酸性にする工程を含む、
ことを特徴とする請求項６に記載の発光装置の製造方法。 The partition forming step includes a step of developing the material to be the partition with an alkaline solution,
The light emitting protective layer forming step includes a step of neutralizing or acidifying the alkaline solution remaining on the surfaces of the partition walls and the first electrode.
The method for manufacturing a light emitting device according to claim 6.
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