JP2010062348A - 炭化珪素半導体基板とその製造方法 - Google Patents

Abstract

【課題】低価格で低抵抗な炭化珪素半導体基板とその製造方法を提供すること。
【解決手段】０．０５μｍから２．００μｍの範囲の厚さを有する炭化珪素半導体基板の薄層１ｃと、該薄層１ｃの一方の主面に堆積される半導体機能領域形成用炭化珪素半導体層７と、前記薄層１ｃの他方の主面に堆積され支持基板となるグラファイト層４と該グラファイト層４の表面にコーティングされる炭化珪素組成薄膜５ａとを備える炭化珪素半導体基板とする。
【選択図】 図１

Description

本発明は、炭化珪素半導体基板とその製造方法にかかり、特には炭化珪素半導体装置を安価に製造するための炭化珪素半導体基板とその製造方法の改良に関わる。

既に広く知られているように、炭化珪素結晶を半導体材料として用いた半導体装置は、次世代のパワー半導体素子（以下パワーデバイス）として期待されている。一方、シリコン半導体（以下Ｓｉと略）を用いた通常のパワーデバイスは、インバータや電力制御などの大電力を扱う電気回路に多く用いられるデバイスであり、ＭＯＳＦＥＴ、ＩＧＢＴおよびダイオードなどがある。しかし、Ｓｉパワーデバイスの半導体特性の改良は既に究極的とも言えるレベルに達しており、パワーデバイスでは、もはや、シリコン単結晶の物性値に依存する特性限界に近づいている。

これに対して、炭化珪素半導体（以下ＳｉＣ）は、前記シリコン半導体（以下Ｓｉと略）に比べると、絶縁破壊電界が一桁高いだけでなく、バンドギャップが２．９倍、熱伝導率は３．２倍、真性半導体となる温度が３〜４倍のように物性値の優位性が極めて高いので、特にパワーデバイス材料としての観点から前述のＳｉをはるかに超える特性限界を期待できる。また、前記ＳｉＣ（特に４Ｈ−ＳｉＣという結晶多形に属するもの）を用いたパワーデバイスは、特に高耐圧で、かつ低オン抵抗を有するデバイスとしても期待され、近年多種類の半導体パワーデバイスの製品化へのアプローチがなされている。現在までに、たとえば、ダイオードなどの整流デバイス、トランジスタ、サイリスタなどのスイッチングデバイスなどの様々な構造の半導体素子が試作されている。特に、ショットキーバリアダイオードは製品化に至っている。

前記スイッチングデバイスの中でも、特にＳｉＣ−ＭＯＳＦＥＴ（特にトレンチ型絶縁ゲート電界効果トランジスタ）は、トレンチゲート構造とチャネルを有するユニットパターンの微細化とによりチャネル密度を高くできるので、オン抵抗をさらに低減できるという特徴があり、特に注目されている。
その製造方法は、通常のＳｉ製パワーデバイスの製造方法とおおよそ同様であり、ＳｉＣ半導体基板（以下ＳｉＣ基板と略すこともある）に異方性エッチングによりトレンチを形成後、エッチングマスクとして用いた酸化膜を除去し、ゲート絶縁膜を形成した後、トレンチ内をゲート電極となる多結晶シリコンで埋める。その後、ソース・ドレインの各電極を形成してトレンチ型ＳｉＣ−ＭＯＳＦＥＴとする製造方法である。

しかし、ＳｉＣデバイスの問題点はＳｉデバイスに比べて高価格なことである。その結果、その用途はこれまで力率改善回路（ＰＦＣ回路）など限定的なものであった。現在のＳｉデバイスをＳｉＣデバイスに置き換えて広く普及させるためには、ＳｉＣデバイスの低価格化が必要である。ＳｉＣデバイスのコストを詳しく検討すると、ＳｉＣエピタキシャル層を成長させるための種結晶基板でもある厚いＳｉＣ基板の材料コストの占める比率が高く、ＳｉＣ基板の低価格化が必須の課題であることが分った。

一方、厚いＳｉＣ基板から薄いＳｉＣ層を剥離し、さらに異なる素材層を複合させた支持基板を作成する方法が公知技術になっている。この方法はＳｉのＳＯＩ基板作成技術として知られるスマートカット（ＳｍａｒｔＣｕｔ：登録商標）法により厚いＳｉＣ基板から薄いＳｉＣ層を剥離して、別に用意したＳｉＣ基板上にＷＳｉ_２層を介して貼り付けるというものである（非特許文献１）。

さらに、前記ＳｉＣ基板は、現状では転位欠陥に代表される多くの欠陥を内在させており、かつ、この欠陥の存在が避けられないため、大面積デバイスを作成すると歩留まりが低くなるという問題もある。そこで小面積デバイスでも大電流を流すことができるように、デバイスをできるかぎり低抵抗化することが重要となる。しかし、その際の問題は、現在の入手可能なＳｉＣ基板は、その抵抗をさらに低抵抗化することが難しいことである。その理由は、抵抗率が２×１０^−２〜３×１０^−２Ωｃｍ程度である現状のＳｉＣ基板に対して、ドーピング濃度をさらに上げれば、抵抗率自体は下がるが、同時にＳｉＣ基板内に積層欠陥が多数増加発生し、デバイスの歩留まりが急激に低下するようなＳｉＣ基板になるからである。そこで基板抵抗を下げるためにＳｉデバイスで既に実施されているように基板の厚さを薄くすることが考えられるが、ＳｉＣ基板は、オーミックな金属電極の形成のため１０００℃の熱処理プロセスを必要とするため、薄膜化すると、前記熱処理の際に膨張係数差による応力で割れて歩留まりが低下する惧れが高い。さらに、そもそもＳｉＣ結晶はダイヤモンドに次いで硬い材料であり化学的にも安定であるため、当初の数百μｍの厚いＳｉＣ基板を研磨やドライエッチングにより薄膜化するのには数百μｍ近く削る必要があるため長時間を要し、プロセスコストが増大するという問題がある。そこで低抵抗かつ低価格なＳｉＣ基板が得られる新しい製造方法が求められている。

厚いＳｉＣ基板を薄くするために、厚いＳｉＣ支持基板の表面側に水素イオンやヘリウムのような希ガスイオンを注入することにより平均イオン侵入深度位置に脆弱層を形成し、この脆弱層を形成した側のＳｉＣ支持基板の表面に半導体機能領域を形成するためのＳｉＣエピタキシャル層を堆積させた後、前記脆弱層で分離することにより、ＳｉＣ支持基板を薄くする製造方法については知られている（特許文献１、２）。
Ｆ． Ｌｅｔｅｒｔｒｅ， ｅｔ ａｌ， Ｍａｔ． Ｒｅｓ． Ｆｏｒｕｍ， ３８９−３９３， ２００２ ｐｐ． １５１−１５４（ｆｉｇ４ａ） 特表２００６−５２８５９２号公報（図８、段落０１２１） 特表２００５−５２８５９３号公報（図９、段落０１２７）

しかしながら、前記非特許文献１に記載の方法では剥離した基板表面の再研磨やクリーニングが必要であることから、かならずしも低価格なＳｉＣ基板の製造方法とは言えない。また支持基板がＳｉＣ基板であることから前述と同様な理由で低抵抗化も望めないという問題がある。
また、前記特許文献１、２に記載の方法では、ＳｉＣエピタキシャル層の厚さは、通常１００μｍ以下であるので、ＳｉＣエピタキシャル層形成後のウエハ厚が薄くなりすぎて、前述のようにそのウエハの厚さのままで半導体装置のウエハプロセスに流すとウエハ反りやウエハの応力割れにより歩留まりが低下する惧れがある。

本発明は、このような点に鑑みてなされたものであり、本発明の目的は、低価格で低抵抗な炭化珪素半導体基板とその製造方法を提供することである。

本発明は、０．０５μｍから２．００μｍの範囲の厚さを有する炭化珪素半導体基板の薄層と、該薄層の一方の主面に堆積される半導体機能領域形成用炭化珪素半導体層と、前記薄層の他方の主面に堆積され支持基板となるグラファイト層と、該グラファイト層の表面にコーティングされる炭化珪素組成薄膜とを備える炭化珪素半導体基板とするものである。

また本発明は、前記薄層と前記グラファイト層との間に炭素リッチ層を介する前述の炭化珪素半導体基板とすることもできる。
また本発明は、前記グラファイト層の表面にコーティングされる炭化珪素組成薄膜に代えて、多孔質カーボン層に炭化珪素半導体を充填させた炭化珪素充填層がコーティングされている前述の炭化珪素半導体基板としてもよい。

本発明は、炭化珪素半導体基板のいずれか一方の主面から所定の深さに埋め込み酸化膜を形成する第１工程と、該埋め込み酸化膜を形成した側の前記炭化珪素半導体基板の主面にグラファイト層を積層する第２工程と、該グラファイト層の表面に保護用の炭化珪素組成薄膜を形成する第３工程と、その後、高温加熱し、前記埋め込み酸化膜を除去して前記埋め込み酸化膜より下側の炭化珪素半導体基板を分離する第４工程と、残存する炭化珪素半導体基板の露出面に半導体機能領域形成用炭化珪素半導体層を堆積形成する第５工程を有する炭化珪素半導体基板の製造方法とするものである。

さらにまた、本発明は、前記第２工程を、前記埋め込み酸化膜を形成した側の前記炭化珪素半導体基板の主面に不活性ガス雰囲気で熱処理を施し、シリコン原子を蒸発させて炭素リッチ層を形成した後、グラファイト層を積層する工程とする前述の炭化珪素半導体基板の製造方法としてもよい。
さらにまた、本発明は、前記第３工程を、前記グラファイト層の表面に多孔質カーボン層を設け、該多孔質カーボン層に炭化珪素半導体を充填させて形成される保護用の炭化珪素充填膜を前記グラファイト層の表面に形成する工程とする前述の炭化珪素半導体基板の製造方法とすることもできる。

前述の本発明によれば、低価格で低抵抗な炭化珪素半導体基板とその製造方法を提供することができる。

図１〜図４は本発明にかかる炭化珪素半導体基板と、それぞれ異なる実施例の製造方法を説明するために主要な製造工程毎に示す炭化珪素半導体基板の断面図である。
以下、本発明にかかる炭化珪素半導体基板とその製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

本発明の炭化珪素半導体基板は、半導体機能領域を作り込むためのＳｉＣエピタキシャル層を備えたＳｉＣ／Ｃの複合基板である。また支持基板でもあり、厚く、高価格で、高抵抗なＳｉＣ基板を、薄くしたＳｉＣ基板層とグラファイト層（ＳｉＣ／Ｃと略記することがある）とを積層により複合させた支持基板（以下複合基板と略記することもある）を用いることにより、前記炭化珪素半導体基板の低価格化、低抵抗化を図るものである。

以下、実施例１にかかる炭化珪素半導体基板の製造方法について図１を参照して説明する。まず主面が概ね＜１１−２０＞方向である、ｎ型（窒素ドープ）で不純物濃度が５×１０^１８ｃｍ^−３の４Ｈ−ＳｉＣ基板などのα−ＳｉＣ基板（ａ面基板）１ａを用意する（図１（ａ））。その一方の表面に酸素イオンを２×１０^１６ｃｍ^−２〜２×１０^１８ｃｍ^−２の範囲から選ばれる、たとえば、４×１０^１７ｃｍ^−２のドーズ量で、表面から０．１μｍの深さにイオン注入領域２ａの注入のピークが来るように打ち込む（図１（ｂ））。イオン注入によるＳｉＣ結晶へのダメージを抑えるため、注入時の基板温度をここでは５００℃とした。酸素イオン注入時の欠陥形成をできるだけ避けるための基板温度は５００℃〜１０００℃の温度範囲から選ばれることが望ましい。

ここで、α−ＳｉＣ基板について、前述のようにａ面基板１ａを用いるのはイオン注入時の積層欠陥形成を防ぐためである。ＳｉＣ（特にα−ＳｉＣ）はＳｉと異なり結晶周期構造の違う多数の結晶多形（ポリタイプ）が存在する。一般的に市販されている主面が概ね＜０００１＞方向のα−ＳｉＣ基板は主面方向に平行に周期性を持つため、高ドーズイオン注入によりある深さでアモルファス化して周期構造が失われると、再結晶化する際に周期構造が狂い、容易に積層欠陥が形成されてしまう。しかし、本発明にかかるａ面基板１ａは主面方向に垂直に周期構造を持つため、ある深さで周期構造が失われても、その上下の正常な周期構造の情報を参考にして結晶性が回復し、積層欠陥の形成を防ぐことができる。

また、イオン注入領域２ａの注入イオンのピークは０．０５〜２．０μｍの深さの範囲にあることが望ましい。あまり深いとイオンの加速エネルギーを上げねばならず結晶に与えるダメージが大きくなり結晶欠陥が増加し、あまり浅いと酸化した際にＳｉＣ表面まで酸化されてしまうからである。
次に、体積比１％以下の微量の酸素、たとえば、０．５％の酸素を含む不活性ガス、たとえば、アルゴン中で１３００〜１３９０℃の温度範囲から選ばれる、たとえば１３５０℃で４時間保持する熱処理を行い、ＳｉＣ基板１ａの表面から０．１μｍの深さに５０ｎｍの厚さの埋め込み酸化膜２ｂを形成する（図１（ｃ））。この熱処理はＳｉのＳＯＩ基板作成法として一般に知られているＳＩＭＯＸ法と同様である。以降、前記埋め込み酸化膜２ｂより上側層の薄いＳｉＣ基板部分をＳｉＣ基板層１ｂと呼称する。同じく下側のＳｉＣ基板部分をＳｉＣ下側基板１ｃと呼称する。

続いて、メタンもしくはプロパンを用いた化学気相蒸着法（ＣＶＤ法）により前記ＳｉＣ基板層１ｂの表面に熱分解グラファイト層４を成長させる（図１（ｄ））。詳細には、１０００℃、１３．３ｋＰａの雰囲気でＡｒ希釈したメタンを流して２０時間加熱することにより前記熱分解グラファイト層４を前記ＳｉＣ基板層１ｂの表面に２００μｍの厚さに成長させる。続いて、この熱分解グラファイト層４の表面に、前記Ａｒを水素に切り替えて、１４００℃程度に昇温後、モノシラン、プロパンを用いたＣＶＤ法によりＳｉＣ組成薄膜５ａを１μｍ以下の厚さで成長させる（図１（ｅ））。この場合のＳｉＣ組成薄膜５ａは多結晶または非晶質でもよく、グラファイト層４をその後のデバイス作成で必要な酸化プロセスから保護できればよい。

その後、１４７０℃以上の高温、たとえば、１７００℃で、体積比１％以下のモノシランを含む、Ａｒなどの不活性ガス中で加熱して前記埋め込み酸化膜２ｂを蒸発させて除去し、前記ＳｉＣ下側基板１ｃと、前記ＳｉＣ基板層１ｂとグラファイト層４とＳｉＣ組成薄膜５ａとからなる複合基板６ａとを分離する（図１（ｆ））。前述のモノシランの混合はＳｉＣ表面からＳｉが蒸発することによる表面荒れを防ぐためである。この時、１７００℃の昇温により酸素イオン注入時の残存ダメージの除去もされる。その後、残ったＳｉＣ下側基板１ｃは再度、次の複合基板作成に用いることができるので材料コスト面からメリットがある。このようにして得られるＳｉＣ／Ｃの複合基板６ａは、ＳｉＣ基板層１ｂの、除去された埋め込み酸化膜との界面側の表面にＳｉＣエピタキシャル層７を成長させることで、ＳｉＣ半導体機能領域を作成するための半導体基板として用いることができる（図１（ｇ））。ＳｉＣ／Ｃの複合基板６ａの裏面にはＳｉＣ組成薄膜５ａがコーティングされているが、これは高抵抗であるため、裏面電極作成前に例えば、ＲＩＥ（反応性イオンエッチング）などにより除去する必要がある。

ところで、前記図１（ｄ）に示すように実施例１でグラファイト層４を形成する際、ＳｉＣ基板層１ｂの表面へのグラファイト層４の密着性が不十分でグラファイト層４が剥離することがある。実施例２は、そのようなグラファイト層４の剥離を防止するような改善方法を示すものである。以下、実施例２について、図２を参照して説明する。
前記図１（ｃ）のように埋め込み酸化膜２ｂを形成した後、１３３．３Ｐａ以下に減圧したＡｒ雰囲気中で１３００〜１４５０℃の範囲、たとえば、１４００℃に昇温してＳｉＣ基板層１ｂの表面から１０ｎｍの深さまでのシリコン原子を蒸発させ、炭素リッチ層８を形成する（図２（ａ））。その後、１０００℃、１３．３ｋＰａの雰囲気でＡｒ希釈したメタンを流して２０時間加熱し、熱分解グラファイト層４を２００μｍの厚さにＣＶＤ法により成膜する（図２（ｂ））。その後は実施例１と同様にして、複合基板６ｂをＳｉＣ下側基板１ｃから分離する。このようにすると、グラファイト層４を堆積させる下地表面がＳｉＣ基板層１ｂのままの表面の場合よりも密着性のよいグラファイト層４を形成すことができる。

このようにして得られたＳｉＣ／Ｃ複合基板６ｂは、実施例１と同様に、ＳｉＣエピタキシャル層７を成長させることで、ＳｉＣ半導体機能領域を作成するための半導体基板として用いることができる。

また、前記実施例１の図１（ｅ）に示すように、グラファイト層４の表面にＣＶＤ法を用いてＳｉＣ組成薄膜５ａをコーティングした場合、ＳｉＣ組成薄膜５ａとグラファイト層４の密着性が不十分でＳｉＣ組成薄膜５ａが剥離することがある。実施例３は、そのようなＳｉＣ組成薄膜５ａの剥離を防止するような改善方法についてであり、図３を用いて説明する。前記実施例１の図１（ｄ）と同様にグラファイト層４を積層した後、７５０℃で３０分の加熱をして酸化することにより、グラファイト層４の表面から１μｍ程度の厚さに、直径１ｎｍ程度の微細な細孔を多数形成して多孔質化させた多孔質カーボン層９を形成する（図３（ａ））。これは一般的な酸化性ガス賦活処理と同様である。続いて、ＣＶＤ法により水素希釈したモノシランとプロパンを流して１４００℃で加熱することにより生成されるＳｉＣを、グラファイト層４の表面に設けた前記細孔に充填し、ＳｉＣ充填層５ｂを形成する（図３（ｂ））。このようにしてグラファイト層４の表面を、前記実施例１の場合のように剥がれることもあるＳｉＣ組成薄膜５ａに代えて、剥がれることのないＳｉＣ充填層５ｂでコーティングし、耐酸化性能を持たせることができる。なお耐酸化性能が不十分な場合は、さらにその上にＣＶＤ法により前記ＳｉＣ組成薄膜５ａをコーティングするとよい（図３（ｃ））。このようにすると下地がグラファイト層４のみの場合よりも密着性のよい薄いＳｉＣ層でコーティングすことができる。その後は実施例１、２と同様にして、複合基板６ｃをＳｉＣ下側基板１ｃから分離する。

このようにして得られたＳｉＣ／Ｃの複合基板６ｃは、実施例１と同様に、ＳｉＣエピタキシャル層７を成長させることで、ＳｉＣ半導体機能領域を作成するための半導体基板として用いることができる。

前記実施例１、２、３で説明した作成したＳｉＣ／Ｃの複合基板６ａ、６ｂ、６ｃを用いて、従来のＳｉＣ基板とほぼ同様のウエハプロセスで半導体デバイスを形成することができる。その具体例として、ショットキーバリアダイオードを作成する工程を図４を用いて説明する。まず、ＳｉＣ／Ｃの複合基板６ａのＳｉＣ基板層１ｂ側の表面に、ＳｉＣエピタキシャル層７を成長させる。このＳｉＣエピタキシャル層７の表面に局所的なイオン注入と熱処理によって、ガードリング１０などのチップの周辺耐圧構造１１を形成する（図４（ａ））。続いて、ＳｉＣエピタキシャル層７の表面にＳｉＯ_２膜などの保護膜１２を積層する（図４（ｂ））。その後、保護膜１２にコンタクトホールを開け、ニッケル、チタン、モリブデンなどからなるショットキー接触性金属電極１３をコンタクトホールでＳｉＣエピタキシャル層７の表面に接触するように形成する（図４（ｃ））。次に裏面のＳｉＣ組成薄膜５ａを反応性イオンエッチング（ＲＩＥ）などで除去する（図４（ｄ））。続いて裏面にニッケル、チタン、クロム、パラジウムなどからなるオーミック電極膜１４を蒸着する（図４（ｅ））。最後にダイヤモンドブレードソーを用いたダイシングによりチップ化する（図４（ｆ））。ここで、前記ＳｉＣ／Ｃの複合基板６ａを用いるプロセス上の利点は、従来のＳｉＣ基板では必須であった裏面電極蒸着後の熱処理がグラファイト層への電極蒸着のため、不要なことである。この熱処理は従来はＳｉＣ基板裏面のＳｉＣと電極金属間のオーミックコンタクトを得るために行なわれるが、１０００℃程度の高温が必要であるため、ＳｉＣ基板の結晶欠陥部での電極金属の拡散や、熱ストレスによる基板割れによりデバイスの歩留まりが低下することが問題となっていた。これに対し、本発明のＳｉＣ／Ｃの複合基板６ａでは裏面がグラファイト層なので熱処理せずにオーミックコンタクトが得られ、デバイスの歩留まりを低下させずに済むメリットがある。以上の実施例４の説明では本発明の炭化珪素半導体基板を用いたショットキーバリアダイオードの製造方法を述べたが、その他のパワーデバイスとして、ＭＯＳＦＥＴ、ＩＧＢＴなどについても、それらの製造方法自体は公知の製法であるので説明を省略するが、容易に作成することができる。

以下では、本発明の半導体基板にかかるＳｉＣ／Ｃの複合基板が従来のＳｉＣ基板より低抵抗かつ低価格であることを説明する。まず抵抗について述べる。グラファイト層は２次元的な炭素の層状構造が分子間力により幾重にも積み重なったものであるが、層状構造の面内と、層間で抵抗率が異なる。すなわち、面内の抵抗率は４×１０^−５〜７×１０^−５Ωｃｍであるが、層間の抵抗率は２×１０^−２〜３×１０^−２Ωｃｍである。しかし、現状のＳｉＣ基板の抵抗率は前述のように、２×１０^−２〜３×１０^−２Ωｃｍであるので、ＳｉＣ基板上に成長したグラファイト層がいずれの方向を向いて堆積していても、現状のＳｉＣ基板と同程度か、それより低い抵抗が得られることになる。

次に、本発明にかかる炭化珪素半導体基板のコストについて説明する。まず従来の炭化珪素半導体基板の問題点である半導体基板価格が高い理由は、長軸の結晶ロッドを成長させるために２２００℃以上の高温で数十時間保持する必要があり、電力消費量が甚大であること、ＳｉＣ結晶がダイヤモンド、炭化ホウ素などに次ぐ高硬度のため、カット、研磨に時間がかかること、結晶成長中の避けられない欠陥発生により歩留まりが悪いことが主な原因である。本発明の炭化珪素半導体基板は前述の問題点に対して、次の利点がある。第一に本発明の炭化珪素半導体基板にかかるＳｉＣ／Ｃの複合基板のうち実質的な支持基板としての機能を有する部分が熱分解グラファイト層である。このグラファイト層は１０００℃程度の比較的低温で成長させることができるため、電力消費量を抑えることができる。また、第二に本発明の炭化珪素半導体基板にかかるＳｉＣ／Ｃの複合基板では埋め込み酸化膜の蒸発によって、厚いＳｉＣ基板を部分的に剥離するため、カットや研磨の工程を省略することが可能である。また、第三に本発明の炭化珪素半導体基板にかかるＳｉＣ／Ｃの複合基板では、グラファイト層の上に直接、半導体機能領域形成用ＳｉＣ層を成膜するのではなく、薄いＳｉＣ基板層を挟んでグラファイト層とは反対側の面に半導体機能領域形成用ＳｉＣ層を成膜しているため、半導体特性に影響の大きい半導体機能領域形成用ＳｉＣ層の結晶性を気にする必要が無く、歩留まりを上げることができる。本発明の半導体基板の製造方法で採用した埋め込み酸化膜形成プロセスはコスト増要因になり得るが、埋め込み酸化膜形成プロセス自体は既にＳｉでもＳＯＩ基板作成のために用いられている既存技術であり、コスト低減は比較的容易と考えられる。また、従来のＳｉＣ結晶ロッド成長では、ロッドの長さが半導体基板の取れ枚数を決めるが、本発明の半導体基板の製造方法では、熱分解グラファイト成長装置の同時処理枚数（バッチ枚数）が半導体基板の取れ枚数を決めるため、生産枚数の拡大が困難に見える。しかし従来の結晶成長法と異なり結晶性を気にする必要が無いことから、成長速度を増したり、同時処理枚数を増やして装置のスループットを改善することは比較的容易である。以上の複合効果により半導体基板の製造コストを従来よりも下げることができる。

本発明の実施例１にかかるＳｉＣ／Ｃ複合基板の製造方法を示す半導体基板の断面図である。 本発明の実施例２にかかるＳｉＣ／Ｃ複合基板の製造方法を示す半導体基板の断面図である。 本発明の実施例３にかかるＳｉＣ／Ｃ複合基板の製造方法を示す半導体基板の断面図である。 本発明にかかるＳｉＣ／Ｃ複合基板を用いたショットキーバリアダイオードの製造方法を示す半導体基板の断面図である。

符号の説明

１ａ ：α−ＳｉＣ基板、炭化珪素半導体基板、ａ面基板、ＳｉＣ基板
１ｂ ：ＳｉＣ基板層、薄層
１ｃ ：ＳｉＣ下側基板
２ａ ：酸素イオン注入領域
２ｂ ：埋め込み酸化膜
４ ：グラファイト層
５ａ ：ＳｉＣ組成薄膜、炭化珪素組成薄膜
５ｂ ：ＳｉＣ充填層、炭化珪素充填層
６ａ、６ｂ、６ｃ ：複合基板
７ ：ＳｉＣエピタキシャル層、半導体機能領域形成用炭化珪素半導体層
８ ：炭素リッチ層
９ ：多孔質カーボン層
１０ ：ガードリング
１１ ：周辺耐圧構造
１２ ：表面保護層
１３ ：表面電極
１４ ：裏面電極。

Claims (6)

1. ０．０５μｍから２．００μｍの範囲の厚さを有する炭化珪素半導体基板の薄層と、該薄層の一方の主面に堆積される半導体機能領域形成用炭化珪素半導体層と、前記薄層の他方の主面に堆積され支持基板となるグラファイト層と該グラファイト層の表面にコーティングされる炭化珪素組成薄膜とを備えることを特徴とする炭化珪素半導体基板。
2. 前記薄層と前記グラファイト層との間に炭素リッチ層を介することを特徴とする請求項１記載の炭化珪素半導体基板。
3. 前記グラファイト層の表面にコーティングされる炭化珪素組成薄膜に代えて、多孔質カーボン層に炭化珪素半導体を充填させた炭化珪素充填層がコーティングされていることを特徴とする請求項１記載の炭化珪素半導体基板。
4. 炭化珪素半導体基板のいずれか一方の主面から所定の深さに埋め込み酸化膜を形成する第１工程と、該埋め込み酸化膜を形成した側の前記炭化珪素半導体基板の主面にグラファイト層を積層する第２工程と、該グラファイト層の表面に保護用の炭化珪素組成薄膜を形成する第３工程と、その後、高温加熱し、前記埋め込み酸化膜を除去して前記埋め込み酸化膜より下側の炭化珪素半導体基板を分離する第４工程と、残存する炭化珪素半導体基板の露出面に半導体機能領域形成用炭化珪素半導体層を堆積形成する第５工程を有することを特徴とする炭化珪素半導体基板の製造方法。
5. 前記第２工程を、前記埋め込み酸化膜を形成した側の前記炭化珪素半導体基板の主面に不活性ガス雰囲気で熱処理を施し、シリコン原子を蒸発させて炭素リッチ層を形成した後、グラファイト層を積層する工程とすることを特徴とする請求項４記載の炭化珪素半導体基板の製造方法。
6. 前記第３工程を、前記グラファイト層の表面に多孔質カーボン層を設け、該多孔質カーボン層に炭化珪素半導体を充填させて形成される保護用の炭化珪素充填膜を前記グラファイト層の表面に形成する工程にすることを特徴とする請求項４記載の炭化珪素半導体基板の製造方法。