JP2010057005A

JP2010057005A - Ｄｌｌ回路

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Publication number: JP2010057005A
Application number: JP2008221064A
Authority: JP
Inventors: Fumiyuki Yamane; 根史之山
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Current assignee: Toshiba Corp
Priority date: 2008-08-29
Filing date: 2008-08-29
Publication date: 2010-03-11
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Abstract

【課題】ＬＳＩを使用するユーザに制約を課すことなく、ＬＳＩを使用するユーザ毎に異なる様々なＥＭＩ防止機能の要求に対応するために、電磁放射が生じる周波数とその周波数における電磁放射強度を制御する。
【解決手段】ＤＬＬ回路は、入力信号に基づいて同期基準信号を生成する入力回路１０１と、同期基準信号を遅延する第１遅延部１０２と、第１遅延部１０２によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路１０３と、同期基準信号と同期対象信号との位相差を比較する位相比較回路１０５と、位相比較回路１０５の比較結果に基づいて第１遅延部１０２の出力信号を選択する第１制御回路１０６と、同期基準信号又は同期対象信号を遅延する第２遅延部１０４と、所定の設定情報を記憶する設定情報記憶回路１０８と、位相比較回路１０５の比較結果が所定の範囲内である場合に、設定情報記憶回路１０８に記憶された設定情報に基づいて第２遅延部１０４の出力信号を選択する第２制御回路１０７と、を備えている。
【選択図】図１

Description

本発明は、ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）回路に関し、特に、電磁放射ノイズの強度を低減する機能を有するＤＬＬ回路に関する。

電子機器に搭載されるＬＳＩは、消費電力又は動作周波数の大きさに応じて電磁波を放出する。電磁波は、電磁放射ノイズとして電子機器全体に悪影響を及ぼす。電磁放射ノイズの主な原因は、ＬＳＩに設けられたＤＬＬ回路及び当該ＤＬＬ回路の出力信号（以下、「ＤＬＬ出力信号」という）を使用しているその他の回路から発生する電磁波である。特に、ＤＬＬ出力信号を使用しているその他の回路からは、強い電磁波が発生する。

一方、近年の電子機器の高機能化及び集積技術の向上に伴い、電子機器に搭載されるＬＳＩの消費電力及び動作周波数、並びに集積密度及び数が増加している。その結果、ＬＳＩから放出される電磁波の強度（以下、「電磁放射強度」という）が増加し、電磁放射ノイズが電子機器に与える影響を無視できなくなってきている。

一般的なＬＳＩは、ＤＬＬ回路を備えている。ＤＬＬ回路がロック状態にある場合（すなわち、ＤＬＬ回路及びＤＬＬ回路を備えたＬＳＩが動作状態にある場合）には、ＤＬＬ回路のＤＬＬ出力信号の周波数は一定の値（ＤＬＬＬｏｃｋ周波数）を示す。その結果、ＤＬＬＬｏｃｋ周波数の電磁放射強度が非常に強くなる。

特許文献１には、広範囲に調整可能な遅延時間の最小遅延時間（最小スルーレート）を抑えるＤＬＬ回路が開示されている。しかし、特許文献１は、ＤＬＬ回路に起因する電磁放射ノイズを低減する手段については開示していない。

従って、従来のＤＬＬ回路では、ＤＬＬ回路及びＤＬＬ回路を備えたＬＳＩの電磁放射強度が強くなり、当該ＬＳＩを備えた電子機器が電磁放射ノイズによって悪影響を受けるという問題があった。

また、従来のＤＬＬ回路及び当該ＤＬＬ回路を備えたＬＳＩでは、特定の動作周波数において電磁放射強度のピークが現れる。この電磁波放射強度のピーク値は極めて大きいので、このＬＳＩを搭載する電子機器は、このＬＳＩから生じる電磁放射によって悪影響を受ける。したがって、ＤＬＬ回路を備えたＬＳＩには、ＥＭＩ（Ｅｌｅｃｔｒｏ−ＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）防止機能が求められる。

しかしながら、ＬＳＩを搭載する電子機器の仕様によってＥＭＩ防止機能に求められる内容が異なるので、柔軟なＥＭＩ防止機能（たとえば、電磁波放射の周波数分布のシフト機能や形状制御機能）を有するチップを採用しなければ、ＬＳＩを使用するユーザに様々な制約を課すことになる。
特開２００４−２６０６６３号公報

本発明の目的は、ＬＳＩを使用するユーザに制約を課すことなく、ＬＳＩを使用するユーザ毎に異なる様々なＥＭＩ防止機能の要求に対応するために、電磁放射が生じる周波数とその周波数における電磁放射強度を制御するためのＤＬＬ回路を提供することである。

本発明の第１態様によれば、
入力信号に基づいて同期基準信号を生成する入力回路と、
前記同期基準信号を遅延する第１遅延部と、
前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路と、
前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御回路と、
前記同期基準信号又は前記同期対象信号を遅延する第２遅延部と、
所定の設定情報を記憶する設定情報記憶回路と、
前記位相比較回路の比較結果が所定の範囲内である場合に、前記設定情報記憶回路に記憶された設定情報に基づいて前記第２遅延部の出力信号を選択する第２制御回路と、を備えることを特徴とするＤＬＬ回路が提供される。

本発明によれば、ＬＳＩを使用するユーザに制約を課すことなく、ＬＳＩを使用するユーザ毎に異なる様々なＥＭＩ防止機能の要求に対応するために、電磁放射が生じる周波数とその周波数における電磁放射強度を制御することができる。

以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。

はじめに、本発明の実施例１について説明する。本発明の実施例１は、設定情報に基づいて選択信号を生成する選択信号生成回路を有するＤＬＬ回路の例である。

まず、本発明の実施例１に係るＤＬＬ回路の構成について図１を参照して説明する。図１は、本発明の実施例１に係るＤＬＬ回路の構成を示すブロック図である。

図１に示すように、本発明の実施例１のＤＬＬ回路は、入力回路１０１、第１遅延部１０２、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５、第１制御回路１０６、第２制御回路１０７、及び設定情報記憶回路１０８を備えている。

図１に示すように、入力回路１０１は、外部回路（図示せず）、第１遅延部１０２のＤｅｌａｙＬｉｎｅ１０２１（後述する）、及び位相比較回路１０５に接続されている。また、入力回路１０１は、外部回路（図示せず）からＤＬＬ入力信号（２０１）を入力し、そのＤＬＬ入力信号（２０１）から同期の基準となる同期基準信号（２０２）を生成し、第１遅延部１０２及び位相比較回路１０５に出力するようになっている。

図１に示すように、第１遅延部１０２は、ＤｅｌａｙＬｉｎｅ１０２１と、選択回路１０２２と、を備えている。ＤｅｌａｙＬｉｎｅ１０２１と選択回路１０２２は、複数の信号線を介してシリアル接続されている。

図１に示すように、ＤｅｌａｙＬｉｎｅ１０２１は、入力回路１０１及び遅延回路１０２２に接続されている。また、ＤｅｌａｙＬｉｎｅ１０２１は、入力回路１０１から出力された同期基準信号（２０２）を入力し、所定の遅延時間分だけ遅延させて遅延同期基準信号（２０３）を生成するようになっている。

図１に示すように、選択回路１０２２は、外部回路（図示せず）、ＤｅｌａｙＬｉｎｅ１０２１、タイミングオフセット回路１０３、及び第１制御回路１０６に接続されている。また、選択回路１０２２は、第１制御回路１０６から出力された制御信号（２０７）（後述する）に従って、ＤｅｌａｙＬｉｎｅ１０２１から出力された遅延同期基準信号（２０３）の中からＤＬＬ出力信号（２０４）を選択し、外部回路（図示せず）に出力するようになっている。

図１に示すように、タイミングオフセット回路１０３は、外部回路（図示せず）、第１遅延部１０２の選択回路１０２２、及び第２遅延部１０４に接続されている。また、タイミングオフセット回路１０３は、選択回路１０２２から出力されたＤＬＬ出力信号（２０４）を入力し、同期位置を調整して同期対象信号（２０５）を生成し、第２遅延部１０４に出力するようになっている。

図１に示すように、第２遅延部１０４は、５個の遅延回路１０４１乃至１０４５と、位相比較対象選択回路１０４６と、を備えている。各遅延回路１０４１乃至１０４５は、位相比較対照選択回路１０４６にシリアル接続されている。

図１に示すように、各遅延回路１０４１乃至１０４５は、タイミングオフセット回路１０３及び位相比較対象選択回路１０４６に接続されている。また、各遅延回路１０４１乃至１０４５は、それぞれ、異なる遅延時間（Ｄ１乃至Ｄ５）を有する。例えば、ＬＳＩに搭載されるプロセッサの動作周波数が１ＧＨｚである場合には、Ｄ１＝２０ｐｓ、Ｄ２＝４０ｐｓ、Ｄ３＝６０ｐｓ、Ｄ４＝８０ｐｓ、Ｄ５＝１００ｐｓである。また、各遅延回路１０４１乃至１０４５は、それぞれ、タイミングオフセット回路１０３から出力された同期対象信号（２０５）を入力し、所定の遅延時間（Ｄ１乃至Ｄ５）分だけ遅延させて遅延同期対象信号（２０８１乃至２０８５）を生成し、位相比較対象選択回路１０４６に出力するようになっている。なお、遅延回路１０４１乃至１０４５の数は、２個以上であれば幾つでも良い。

図１に示すように、位相比較対象選択回路１０４６は、遅延回路１０４１乃至１０４５及び位相比較回路１０５に接続されている。また、位相比較対象選択回路１０４６は、第２制御回路１０７の選択信号生成回路１０７３（後述する）から出力された選択信号（２１４）に従って、各遅延回路１０４１乃至１０４５から出力された遅延同期対象信号（２０８１乃至２０８５）の中から第２遅延部１０４の出力信号としての選択遅延同期対象信号（２０９）を選択し、位相比較回路１０５に出力するようになっている。

図１に示すように、位相比較回路１０５は、入力回路１０１、第２遅延部１０４の位相比較対象選択回路１０４６、及び第１制御回路１０６に接続されている。また、位相比較回路１０５は、入力回路１０１から出力された同期基準信号（２０２）及び位相比較対象選択回路１０４６から出力された選択遅延同期対象信号（２０９）を入力し、両者の位相を比較し、比較結果（２０６）を第１制御回路１０６に出力するようになっている。

図１に示すように、第１制御回路１０６は、第１遅延部１０２の選択回路１０２２、位相比較回路１０５、及び第２制御回路１０７のサイクルカウンタ１０７１（後述する）に接続されている。また、第１制御回路１０６は、位相比較回路１０５から出力された比較結果（２０６）を入力し、比較結果（２０６）に従って、選択回路１０２２を制御するための制御信号（２０７）を生成し、選択回路１０２２に出力するようになっている。また、第１制御回路１０６は、比較結果（２０６）に応じてサイクルカウンタ１０７１（後述する）をイネーブル状態にするためのサイクルカウンタイネーブル信号（２１０）を生成し、サイクルカウンタ１０７１（後述する）に出力するようになっている。なお、ＤＬＬ回路は、第１制御回路１０６によってサイクルカウンタイネーブル信号（２１０）が生成されたときには、いわゆる「ロック状態」となる。

図１に示すように、第２制御回路１０７は、サイクルカウンタ１０７１と、比較回路１０７２と、選択信号生成回路１０７３と、を備えている。また、第２制御回路１０７は、設定情報記憶回路１０８に接続されている。

図１に示すように、サイクルカウンタ１０７１は、第１制御回路１０６及び比較回路１０７２に接続されている。また、サイクルカウンタ１０７１は、第１制御回路１０６から出力されたサイクルカウンタイネーブル信号（２１０）に応じてサイクル数のカウントを開始し、サイクルカウント値（２１２）を比較回路１０７２に出力するようになっている。また、サイクルカウンタ１０７１は、比較回路１０７２の比較結果（２１２）が一致するときには、サイクルカウント値をリセットするようになっている。

図１に示すように、比較回路１０７２は、サイクルカウンタ１０７１及び選択信号生成回路１０７３に接続されている。また、比較回路１０７２は、サイクルカウンタ１０７１から出力されたサイクルカウント値（２１２）と所定の遅延回路の切替サイクル設定値（２１１）とを比較し、比較結果（２１３）を選択信号生成回路１０７３に出力するようになっている。

図１に示すように、選択信号生成回路１０７３は、比較回路１０７２及び位相比較対象選択回路１０４６に接続されている。また、選択信号生成回路１０７３は、比較回路１０７２から出力された比較結果（２１３）に従って、位相比較対象選択回路１０４６を制御するための選択信号（２１４）を生成し、位相比較対象選択回路１０４６に出力するようになっている。ここで、選択信号生成回路１０７３は、ロック状態のときには、直前に選択された遅延回路の次に遅延時間の長い遅延回路（例えば、直前に遅延回路１０４３が選択されていた場合には、遅延回路１０４４）から出力された遅延同期対象信号（２０８３）を選択するための選択信号（２１４）を生成する。一方、選択信号生成回路１０７３は、アン・ロック状態のときには、アン・ロック出力信号情報１０８ａに示された遅延同期対象信号（２０８３）を選択するための選択信号（２１４）を生成する。なお、選択信号生成回路１０７３は、直前に選択された遅延回路の次に遅延時間の短い遅延回路から出力された遅延同期対象信号を選択するための選択信号（２１４）を生成しても良い。また、選択信号生成回路１０７３は、直前に選択された遅延回路が最短の遅延時間（又は最長の遅延時間）を有する遅延回路であった場合には、最長の遅延時間（又は最短の遅延時間）を有する遅延回路から出力された遅延同期対象信号を選択するための選択信号（２１４）を生成しても良い。

図１に示すように、設定情報記憶回路１０８は、第２制御回路１０７に接続されている。また、設定情報記憶回路１０８は、アン・ロック出力信号情報１０８ａ、オン・オフ情報１０８ｃ、及び一時停止期間情報１０８ｄを記憶している。アン・ロック出力信号情報１０８ａは、アン・ロック状態のとき（すなわち、ＤＬＬ回路がロック状態にないとき）に選択すべき第２遅延部１０４の出力信号を示す設定情報である。オン・オフ情報１０８ｃは、第２制御回路１０７のオン又はオフを示す設定情報である。一時停止期間情報１０８ｄは、第２制御回路の動作の一時停止期間を示す設定情報である。設定情報記憶回路１０８に記憶された各設定情報１０８ａ乃至１０８ｄの設定は、本発明の実施例１に係るＤＬＬ回路を搭載したＬＳＩ上で動作するソフトウエア又は設定情報記憶回路１０８のピン（図示せず）によって行われる。

次に、本発明の実施例１に係るＤＬＬ回路の処理について図２及び図３を参照して説明する。図２は、本発明の実施例１の選択遅延同期対象信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。図３は、本発明の実施例１に係る電磁波放射強度の周波数分布を示すグラフである。

はじめに、図２に示すように、アン・ロック状態である場合には（Ｓ２０１−Ｎｏ）、選択信号生成回路１０７３は、設定情報記憶回路１０８に記憶されたアン・ロック出力信号情報１０８ａを参照し、そのアン・ロック出力信号情報１０８ａに示された選択遅延同期対象信号（２０８１）乃至（２０８５）を選択するための選択信号（２１４）を生成し、位相比較対象選択回路１０４６に出力する（Ｓ２０２）。このとき、位相比較対象選択回路１０４６は、アン・ロック出力信号情報１０８ａに示された選択遅延同期対象信号（２０８１）乃至（２０８５）を選択し、位相比較回路１０５に出力する。

一方、ロック状態である場合には（Ｓ２０１−Ｙｅｓ）、第１制御回路１０６は、「サイクルカウンタイネーブル信号（２１０）」を生成する（Ｓ２０３）。続いて、サイクルカウンタ１０７は、サイクルカウントを開始する（Ｓ２０４）。続いて、選択信号生成回路１０７３は、比較回路１０７２から出力された「比較結果（２１３）」が一致を示す場合に（Ｓ２０５−Ｙｅｓ）、「選択信号（２１４）」を生成する（Ｓ２０６）。続いて、サイクルカウンタ１０７は、サイクルカウント値をリセットする（Ｓ２０７）。続いて、位相比較対象選択回路１０４６は、直前に選択された遅延回路とは異なる遅延回路（例えば、直前に選択された遅延回路の次に遅延時間の長い遅延回路）から出力された選択遅延同期対象信号を選択する（Ｓ２０８）。

Ｓ２０１乃至Ｓ２０８は、終了信号が検出されるまで繰り返される（Ｓ２０９−Ｎｏ）。

一方、Ｓ２０２又はＳ２０８の後に終了信号が検出された場合には（Ｓ２０９−Ｙｅｓ）、本発明の実施例１の選択遅延同期対象信号生成処理は終了する。終了信号は、ＬＳＩがスリープ状態に移行する場合、リセットされる場合、及び省電力モードに以降する場合に検出される。なお、省電力モードでは、本発明の実施例１のＤＬＬ回路は、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５及び第２制御回路１０７の動作を止める。このとき、第１遅延部１０２は、一定の周波数で「ＤＬＬ出力信号（２０４）」を出力する。

本発明の実施例１では、アン・ロック状態のときの第２遅延部１０４の出力信号は、設定情報記憶回路１０８に記憶されたアン・ロック出力信号情報１０８ａに基づいて定まる。したがって、ユーザは、アン・ロック出力信号情報１０８ａを任意に設定することによって、電磁波放射強度の周波数分布を任意に変更することができる。例えば、図３（Ａ）に示すように、ターゲット動作周波数で電磁波放射強度のピークの上端が現れるようにすることもできるし、図３（Ｂ）に示すように、ターゲット動作周波数で電磁波放射強度のピークの下端が現れるようにすることもできるし、図３（Ｃ）に示すように、ターゲット動作周波数と電磁波放射強度のピークの中心がずれるようにすることもできる。

なお、本発明の実施例１の変形例では、第２制御回路１０７は、設定情報記憶回路１０８に記憶されたオン・オフ情報１０８ｃがオンを示しているときに限り、動作しても良い。この場合には、設定情報記憶回路１０８に記憶されたオン・オフ情報１０８ｃがオンを示しているときに限り、図２の処理が行われる。

また、本発明の実施例１のその他の変形例では、図２のＳ２０４において、サイクルカウンタ１０７１は、設定情報記憶回路１０８に記憶された一時停止期間情報１０８ｄに示された期間だけカウントを一時停止しても良い。この場合には、位相比較対象選択回路１０４６は、直前に選択していた選択遅延同期対象信号（２０８１）乃至（２０８５）を継続して選択する。

また、本発明の実施例１のその他の変形例では、図４に示すように、入力回路１０１と、第１遅延部１０２、タイミングオフセット回路１０３、及び位相比較回路１０５と、の間に同期基準信号を遅延させる第２遅延部１０４が設けられ、その第２遅延部１０４に第２制御回路１０７が接続され、その第２制御回路１０７に設定情報記憶回路１０８が接続されていても良い。

また、本発明の実施例１のその他の変形例では、図５に示すように、ＤＬＬ回路の出力側にＤＬＬ出力信号を遅延させる第２遅延部１０４が設けられ、その第２遅延部１０４に第２制御回路１０７が接続され、その第２制御回路１０７に設定情報記憶回路１０８が接続されていても良い。

本発明の実施例１によれば、第２制御回路１０７が、設定情報記憶回路１０８に記憶された設定情報１０８ａ乃至１０８ｄに基づいて動作するので、ＬＳＩの用途や動作状況毎にＤＬＬ回路に対する電磁放射強度の周波数分布をシフトすることができる。

次に、本発明の実施例２について説明する。本発明の実施例２は、複数の切替サイクル設定値の中から選択される遅延回路に対応する切替サイクル設定値を選択する切替サイクル選択回路を有するＤＬＬ回路の例である。なお、本発明の実施例１と同様の内容についての説明は省略する。

まず、本発明の実施例２に係るＤＬＬ回路の構成について図６を参照して説明する。図６は、本発明の実施例２に係るＤＬＬ回路の構成を示すブロック図である。

図６に示すように、本発明の実施例２のＤＬＬ回路は、入力回路１０１、第１遅延部１０２、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５、第１制御回路１０６、第２制御回路１０７、設定情報記憶回路１０８、及び切替サイクル選択回路１０９を備えている。入力回路１０１、第１遅延部１０２、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５、及び第１制御回路１０６は、本発明の実施例１と同様である。

図６に示すように、第２制御回路１０７は、サイクルカウンタ１０７１と、比較回路１０７２と、選択信号生成回路１０７３と、を備えている。サイクルカウンタ１０７１は、本発明の実施例１と同様である。

図６に示すように、比較回路１０７２は、サイクルカウンタ１０７１、選択信号生成回路１０７３、及び切替サイクル選択回路１０９に接続されている。また、比較回路１０７２は、サイクルカウンタ１０７１から出力されたサイクルカウント値（２１２）と切替サイクル選択回路１０９によって選択された切替サイクル設定値１０８ｅ乃至１０８ｉとを比較し、比較結果（２１３）を選択信号生成回路１０７３に出力するようになっている。

図６に示すように、選択信号生成回路１０７３は、比較回路１０７２、位相比較対象選択回路１０４６、及び切替サイクル選択回路１０９に接続されている。また、選択信号生成回路１０７３は、比較回路１０７２から出力された比較結果（２１３）に従って、位相比較対象選択回路１０４６を制御するための選択信号（２１４）を生成し、位相比較対象選択回路１０４６及び切替サイクル選択回路１０９に出力するようになっている。

図６に示すように、設定情報記憶回路１０８は、切替サイクル選択回路１０９に接続されている。また、設定情報記憶回路１０８は、複数の切替サイクル設定値１０８ｅ乃至１０８ｉを記憶している。各切替サイクル設定値１０８ｅ乃至１０８ｉは、それぞれ、第２遅延部１０４１の遅延回路１０４１乃至１０４５に対応する設定情報であって、第２制御回路１０７の比較回路１０７２の切替サイクルを示す値である。設定情報記憶回路１０８に記憶された各設定情報１０８ｅ乃至１０８ｉの設定は、本発明の実施例２に係るＤＬＬ回路を搭載したＬＳＩ上で動作するソフトウエア又は設定情報記憶回路１０８のピン（図示せず）によって行われる。

図６に示すように、切替サイクル選択回路１０９は、第２制御回路１０７の比較回路１０７２及び選択信号生成回路１０７３、並びに設定情報記憶回路１０８に接続されている。また、切替サイクル選択回路１０９は、第２遅延部１０７の選択信号生成回路１０７３から出力された選択信号（２１４）に基づいて、選択遅延同期対象信号（２０９）に対応する切替サイクル設定値１０８ｅ乃至１０８ｉを設定情報記憶回路１０８から読み出し、比較回路１０７２に出力するようになっている。

次に、本発明の実施例２に係るＤＬＬ回路の処理について図７及び図８を参照して説明する。図７は、本発明の実施例２の選択遅延同期対象信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。図８は、本発明の実施例２に係る電磁波放射強度の周波数分布を示すグラフである。

はじめに、図７に示すように、ロック状態でない場合には（Ｓ７０１−Ｎｏ）、位相比較対象選択回路１０４６は、標準遅延回路（例えば、遅延回路１０４３）から出力された選択遅延同期対象信号（例えば、「選択遅延同期対象信号（２０８３）」）を選択する（Ｓ７０２）。

一方、図７に示すように、ロック状態である場合には（Ｓ７０１−Ｙｅｓ）、第１制御回路１０６は、「サイクルカウンタイネーブル信号（２１０）」を生成する（Ｓ７０３）。続いて、サイクルカウンタ１０７は、サイクルカウントを開始する（Ｓ７０４）。続いて、選択信号生成回路１０７３は、比較回路１０７２から出力された「比較結果（２１３）」が一致を示す場合に（Ｓ７０５−Ｙｅｓ）、「選択信号（２１４）」を生成する（Ｓ７０６）。続いて、サイクルカウンタ１０７は、サイクルカウント値をリセットする（Ｓ７０７）。続いて、位相比較対象選択回路１０４６は、直前に選択された遅延回路とは異なる遅延回路（例えば、直前に選択された遅延回路の次に遅延時間の長い遅延回路）から出力された選択遅延同期対象信号を選択する（Ｓ７０８）。

Ｓ７０１〜Ｓ７０８は、終了信号が検出されるまで繰り返される（Ｓ７０９−Ｎｏ）。

一方、Ｓ７０２又はＳ７０８の後に終了信号が検出された場合には（Ｓ７０９−Ｙｅｓ）、本発明の実施例２の選択遅延同期対象信号生成処理は終了する。終了信号は、ＬＳＩがスリープ状態に以降する場合、リセットされる場合、及び省電力モードに以降する場合に検出される。なお、省電力モードでは、本発明の実施例２のＤＬＬ回路は、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５及び第２制御回路１０７の動作を止める。このとき、第１遅延部１０２は、一定の周波数で「ＤＬＬ出力信号（２０４）」を出力する。

本発明の実施例２では、ロック状態のときの第２遅延部１０４の出力信号は、設定情報記憶回路１０８に記憶された切替サイクル設定値１０８ｅ乃至１０８ｉに基づいて定まる。したがって、ユーザは、切替サイクル設定値１０８ｅ乃至１０８ｉを任意に設定することによって、電磁波放射強度の周波数分布を任意に変更することができる。例えば、図８（Ａ）に示すように、ターゲット動作周波数の前後で電磁波放射強度のピークが現れるようにすることもできるし、図８（Ｂ）に示すように、ターゲット動作周波数より低い帯域で電磁波放射強度のピークが現れ、周波数が高くなるにつれて電磁波放射強度が低くなるようにすることもできる。

なお、本発明の実施例２の変形例では、図９に示すように、設定情報記憶回路１０８は、本発明の実施例１と同様に、設定情報１０８ａ乃至１０８ｄを記憶しても良い。この場合には、設定情報記憶回路１０８は、第２制御回路１０７にも接続されている。また、図７のＳ７０２において、図２のＳ２０２と同様の処理が行われる。

また、本発明の実施例２のその他の変形例では、図１０に示すように、入力回路１０１と、第１遅延部１０２、タイミングオフセット回路１０３、及び位相比較回路１０５と、の間に同期基準信号を遅延させる第２遅延部１０４が設けられ、その第２遅延部１０４に第２制御回路１０７が接続され、その第２制御回路１０７に切替サイクル選択回路１０９が接続され、その切替サイクル選択回路１０９に設定情報記憶回路１０８が接続されても良い。

また、本発明の実施例１のその他の変形例では、図１１に示すように、ＤＬＬ回路の出力側にＤＬＬ出力信号を遅延させる第２遅延部１０４が設けられ、その第２遅延部１０４に第２制御回路１０７が接続され、その第２制御回路１０７に切替サイクル選択回路１０９が接続され、その切替サイクル選択回路１０９に設定情報記憶回路１０８が接続されていても良い。

本発明の実施例２によれば、切替サイクル選択回路１０９が、設定情報記憶回路１０８に記憶された切替サイクル設定値１０８ｅ乃至１０８ｉを選択して、比較回路１０７２に出力するので、ＬＳＩの用途や動作状況毎にＤＬＬ回路に対する電磁放射強度の周波数分布の形状を制御することができる。

本発明の実施例１に係るＤＬＬ回路の構成を示すブロック図である。本発明の実施例１の選択遅延同期対象信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。本発明の実施例１に係る電磁波放射強度の周波数分布を示すグラフである。本発明の実施例１の変形例に係るＤＬＬ回路の構成を示すブロック図である。本発明の実施例１の変形例に係るＤＬＬ回路の構成を示すブロック図である。本発明の実施例２に係るＤＬＬ回路の構成を示すブロック図である。本発明の実施例２の選択遅延同期対象信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。本発明の実施例２に係る電磁波放射強度の周波数分布を示すグラフである。本発明の実施例２の変形例に係るＤＬＬ回路の構成を示すブロック図である。本発明の実施例２の変形例に係るＤＬＬ回路の構成を示すブロック図である。本発明の実施例２の変形例に係るＤＬＬ回路の構成を示すブロック図である。

符号の説明

１０１入力回路
１０２第１遅延部
１０２１ＤｅｌａｙＬｉｎｅ
１０２２選択回路
１０３タイミングオフセット回路
１０４第２遅延部
１０４１〜１０４５遅延回路
１０４６位相比較対象選択回路
１０５位相比較回路
１０６第１制御回路
１０７第２制御回路
１０７１サイクルカウンタ
１０７２比較回路
１０７３選択信号生成回路
１０８設定情報記憶回路
１０９切替サイクル選択回路

Claims

入力信号に基づいて同期基準信号を生成する入力回路と、
前記同期基準信号を遅延する第１遅延部と、
前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路と、
前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御回路と、
前記同期基準信号又は前記同期対象信号を遅延する第２遅延部と、
所定の設定情報を記憶する設定情報記憶回路と、
前記位相比較回路の比較結果が所定の範囲内である場合に、前記設定情報記憶回路に記憶された設定情報に基づいて前記第２遅延部の出力信号を選択する第２制御回路と、を備えることを特徴とするＤＬＬ回路。
前記設定情報記憶回路は、アン・ロック状態のときに選択すべき前記第２遅延部の出力信号を示す設定情報を記憶する請求項１に記載のＤＬＬ回路。
前記設定情報記憶回路は、前記第２遅延部の出力信号の選択期間を示す設定情報を記憶する請求項１又は２に記載のＤＬＬ回路。
前記設定情報記憶回路は、前記第２制御回路のオン又はオフを示す設定情報を記憶する請求項１乃至３の何れか１項に記載のＤＬＬ回路。
前記設定情報記憶回路は、前記第２制御回路の一時停止期間を示す設定情報を記憶する請求項１乃至４の何れか１項に記載のＤＬＬ回路。