JP2010056977A - 半導体集積回路およびその動作方法 - Google Patents

Abstract

【課題】入力インタフェースでペイロードデータのサンプリングに適切なクロック信号の位相を選択するデータサンプリングユニットの消費電力を低減する。
【解決手段】半導体集積回路９は、入力インタフェース５と内部コア回路７２、７３、７５とを具備する。入力インタフェース５は、ヒステリシス回路４５とデータサンプリングユニット４を含む。ヒステリシス回路４５は第１と第２の入力スレッシュホールドＶthL、ＶthHの間の入力信号をスリープ命令として検出する。データサンプリングユニット４は同期信号に従って適切なサンプリングクロック信号の位相を選択して、ペイロードデータをサンプリングする。スリープ命令が検出された場合には、スリープ信号は内部コア回路７２、７３、７５とデータサンプリングユニット４にも供給され、低消費電力状態に制御される、
【選択図】図１

Description

本発明は、内部コア回路と外部からの入力信号が供給される入力インタフェースとを具備する半導体集積回路およびその動作方法に関し、特に外部から供給されるペイロードデータのサンプリングに適切なサンプリングクロック信号の位相を選択するデータサンプリングユニットの消費電力を低減するのに有効な技術に関するものである。

近年の携帯電話端末では、ベースハンドＬＳＩ(Base Band Large Scale Integrated circuit、ベースバンドＩＣとも呼ばれる)と無線周波数集積回路(ＲＦＩＣ：Radio Frequency Integrated Circuit)との間のディジタルインタフェースが注目されている。

ＢＢＬＳＩとＲＦＩＣの間のディジタルシリアルインタフェースの１つの規格である規格ＤｉｇＲＦ ｖ３はＭＩＰＩ(Mobile Industry Processor Interface Alliance)と言う団体のDigRF Working Croupと呼ばれる組織で標準化が行われている。この規格は、ＧＳＭ、ＥＤＧＥ、ＷＣＤＭＡ等の用途を対象としている。尚、ＧＳＭはGlobal System for Mobile Communicationの略であり、ＥＤＧＥはEnhance Data for GSM Evolution； Enhanced Data for GPRSの略であり、ＷＣＤＭＡはWideband Code Division Multiple Accessの略である。

また、規格ＤｉｇＲＦ ｖ３では、ＲＦＩＣとＢＢＬＳＩとはそれぞれのインタフェースの差動アナログ信号をシングルエンドディジタル信号に変換するもので、送信データおよび受信データのインタフェースはロースイング制御インピーダンス差動対で電力消費と不所望な放出とを低減する一方、高いデータレートで高い信頼度のデータ転送を提供する。ピーク・ツー・ピークの差動電圧は０．９ボルトで、最小差動電圧は１００ミリボルトである。送信データおよび受信データのインタフェースのラインドライバとラインレシーバとは電力節約のためスリープモードを有して、フレーム期間と比較して長いインタフレームギャップの間にスリープモードとなる。スリープモードに移行するため、ラインドライバはフレームの最終ビットの直後のビット期間にてハイレベル“１”をアサートして、その後にラインドライバはインタフェースの差電圧が−５ｍＶから＋２０ｍＶまでに低減されたコモンモード電圧に維持された低電力状態に移行する。ラインレシーバのヒステリシスは、レシーバＩＣの内部回路へのハイレベル“１”の表示を確実なものとする。また、スリープモードから出るためには、新しいフレームの同期シーケンスの最初のビットの開始前に少なくとも８ビット期間(高速クロックの場合)または１ビット期間(低速または中速クロックの場合)の間に、ラインドライバはローレベルを駆動するものである。

また、規格ＤｉｇＲＦ ｖ３によれば、受信データインタフェースと送信データインタフェースとの高速スピードモードで使用される３１２ＭＨｚデータクロックを生成するために、ＲＦＩＣおよびベースバンドＬＳＩの両者で高速インタフェースクロック発生器が必要とされている。

更に、規格ＤｉｇＲＦ ｖ３によれば、送信データおよび受信データの伝送は複数のフレームに分割され、各フレームは同期とヘッダーとペイロードの３つのフィールドを含んでいる。同期フィールドは１６ビットの所定コード“１０１０１００００１００１０１１”の同期パターンを含み、リンクの受信側に入力データをサンプリングするための適切なクロックの位相を選択させるために使用される。ヘッダーフィールドは８ビットで構成され、サイズ、フレームの論理チャンネルタイプ、送信データと受信データの方向で異なった機能を持つ信号ビットの情報を含んでいる。ペイロードフィールドは８ビット、３２ビット、６４ビット、９６ビット、１２８ビット、２５６ビット、５１２ビットの７種類のデータサイズを持つようになっている。

下記非特許文献１には、携帯電話のＲＦＩＣがＡ／Ｄ変換器とＤ／Ａ変換器とを内蔵することによって、ＲＦトランシーバチップで生成されるディジタル信号が電磁気放出(ＥＭＣ：Electromagnetic Emission)によるＲＦ信号の劣化や電源電圧のスパイクを発生することなくベースバンドチップに転送される高速ディジタルインタフェースが記載されている。この高速ディジタルインタフェースは、一対の伝送線と、この一対の伝送線を駆動するための差動ドライバと、一対の伝送線の差電圧を検出するための差動レシーバから構成される。差動ドライバは、差動プッシュプルとこの差動プッシュプルと電源電圧との間に接続された電流源とによって構成されている。差動レシーバは、１００Ωの受動終端抵抗と、ヒステリシス付きの比較器と、ＣＭＯＳプッシュプルドライバとによって構成されている。この伝送は、著者によってＲ−ＬＶＤＳ(Reduced-Low-Voltage-Differential-Signaling)と呼ばれている。

Ｋ． Ｃｈａｂｒａｋ ｅｔ ａｌ， "Ｄｅｓｉｇｎ ｏｆ ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ｌｏｗ−Ｐｏｗｅｒ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｍｕｌｔｉ−Ｓｔａｎｄａｒｄ Ｍｏｂｉｌｅ Ｔｒａｎｓｃｅｉｖｅｒ ＲＦＩＣ‘ｓ ｉｎ ０．１３μｍ ＣＭＯＳ"，２００５ Ｔｈｅ Ｅｕｒｏｐｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｗｉｒｅｌｅｓｓ Ｔｅｃｎｏｌｏｇｙ， ３−４ Ｏｃｔｏｂｅｒ ２００５， ＰＰ．２１７−２２０．

本発明者等は本発明に先立って、ＷＣＤＭＡとＥＤＧＥとのデュアルモードの送受信機能をサポートする無線周波数集積回路(以下、ＲＦＩＣと言う)の研究・開発に従事した。このＲＦＩＣの入力インタフェースユニットとして、ベースバンドＬＳＩとの高速データ転送を可能とする低振幅差動信号と低消費電力を可能とするスリープモードを利用する上述の規格ＤｉｇＲＦ ｖ３に準拠するディジタルインタフェースが採用されることになった。

本発明者等は、ディジタルインタフェースを有するＲＦＩＣの更なる低消費電力化の検討を下記のように行ったものである。

ＲＦＩＣを低消費電力化のスリープモードに遷移するため、ラインドライバとしてのベースバンドＬＳＩはディジタルインタフェースの差電圧を−５ｍＶから＋２０ｍＶまでに低減されたコモンモード電圧に設定するものである。従って、このＲＦＩＣのディジタルインタフェースは、−５ｍＶ〜＋２０ｍＶの電圧範囲に設定されるコモンモード電圧を検出する必要がある。良く知られているように、特定の電圧範囲の検出は、２つの入力スレッシュホールドを持つヒステリシス回路の使用によって可能とすることができる。

一方、上述の規格ＤｉｇＲＦ ｖ３によれば、スリープモードからウェークアップするためには、新しいフレームの同期シーケンスの最初のビットの開始前に少なくとも８ビット期間(高速クロック)または１ビット期間(低速または中速クロック)の間にラインドライバはローレベルを出力するものである。また、スリープモードからアクティブモードに遷移したＲＦＩＣはベースバンドＬＳＩから供給される１６ビットの同期フィールドを受信して、１６ビットの所定コードの同期パターンから受信入力データのサンプリングに適切なクロックの位相を選択する必要がある。１６ビットの所定コードの同期パターンは、“１０１０１００００１００１０１１”である。ウェークアップのためのローレベルも、上述の２つの入力スレッシュホールドを持つヒステリシス回路を使用することによって検出することかできる。また、同期パターンからサンプリングクロックの適切な位相の選択には、何らかの同期回路が必要である。

本発明者等は、ベースバンドＬＳＩからＲＦＩＣに供給されるディジタルインタフェース(規格ＤｉｇＲＦ ｖ３準拠)の高速・低振幅差動信号をサンプリングするためのデータサンプリングユニットをスリープモードへの遷移のためのコモンモード電圧を検出すると伴に低振幅差動信号を受信するＬＶＤＳディジタルインタフェース内部に取り込むことを検討した。その結果、ＲＦＩＣの入力インタフェースユニットとしてのＬＶＤＳディジタルインタフェースでは、スリープモードへの遷移のためのコモンモード電圧の検出とウェークアップのためのローレベル電圧の検出とが可能となると伴に、１６ビットの同期フィールドの受信による高速・低振幅差動信号の受信入力データのサンプリングに適切なクロックの位相の選択が可能となる。尚、ＬＶＤＳは、低振幅差動信号を処理可能なLow-Voltage Differential Signalingの略である。

ベースバンドＬＳＩからＲＦＩＣに供給されるディジタルインタフェースの高速・低振幅差動ディジタル送信ベースバンド信号は、ＬＶＤＳディジタルインタフェースのヒステリシス回路とデータサンプリングユニットとによって大振幅ディジタル送信ベースバンド信号に変換されることができる。その後、大振幅ディジタル送信ベースバンド信号は、ＲＦＩＣの内部の送信用Ｄ／Ａ変換器によってアナログ送信ベースバンド信号に変換されることができる。アナログ送信ベースバンド信号はＲＦＩＣの内部コア回路部分の送信回路に供給され、送信回路ではアナログ送信ベースバンド信号は例えば送信電圧制御発振器から生成されるＲＦローカル信号によるダイレクトアップコンバージョンによってＲＦ送信信号に変換される。ＲＦ送信信号は、ＲＦＩＣの外部のＲＦ電力増幅器とデュプレクサとアンテナ等を介して携帯電話の通信基地局に送信されることができる。

このようにＬＶＤＳディジタルインタフェースのヒステリシス回路とデータサンプリングユニットと送信用Ｄ／Ａ変換器との採用によって、ＲＦＩＣの内部コア回路の送信回路は過去のアナログ・インタフェース時代のＲＦＩＣの内部回路の設計資産をそのまま利用することができる。すなわち、ＲＦＩＣの入力インタフェースユニットとしてのＬＶＤＳディジタルインタフェースのヒステリシス回路がスリープモードを検出した場合には、送信用Ｄ／Ａ変換器とＲＦＩＣの内部コア回路とをスリープモードに設定することによってＲＦＩＣを低消費電力状態とすることが可能となる。

本発明者等は更にＲＦＩＣの入力インタフェースユニットとしてのＬＶＤＳディジタルインタフェースの検討を進めた結果、次のような問題が明らかとされたものである。

それは、１６ビットの所定コードの同期パターンから受信入力データのサンプリングに適切なクロックの位相を選択するためのデータサンプリングユニットの消費電力の問題であった。すなわち、上述したようにデータサンプリングユニットをＲＦＩＣの入力インタフェースユニットとしてのＬＶＤＳディジタルインタフェース内部に取り込むことによって、ＬＶＤＳディジタルインタフェースのヒステリシス回路がスリープモードを検出しても、ＬＶＤＳディジタルインタフェース内部に取り込まれたデータサンプリングユニットはスリープモードに設定されることなく、大きな消費電力のアクティブモードに維持されることになった。

特に、１６ビットの同期パターンからサンプリングに適切なクロックの位相を選択するためのデータサンプリングユニットでのデータ処理量が大きいことが、第１の原因であることが明らかとされた。

また、高速の同期検出のためには相互に位相が異なった複数のクロック信号により同期パターンのデータを並列にサンプリングすることがデータサンプリングユニットにて必要であり、並列サンプリングによってデータ処理量が大きいことが、第２の原因であることも明らかとされた。

本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。

従って、本発明の目的とするところは、外部から入力信号が供給される入力インタフェースを具備して、前記入力信号として供給されるペイロードデータのサンプリングに適切なサンプリングクロック信号の位相を選択するデータサンプリングユニットを前記入力インタフェースに含んでなる半導体集積回路において、スリープモードでの消費電力を低減することにある。

また、本発明の他の目的とするところは、並列サンプリング動作を実行するデータサンプリングユニットの消費電力を適切なサンプリングクロック信号の位相が選択された以降に低減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な半導体集積回路(９)は、外部から入力信号が供給される入力インタフェース(５)と、前記入力インタフェースによる前記入力信号の受信により前記入力インタフェースから生成される信号データが供給される内部コア回路(７２、７３、７５)とを具備する。

前記入力インタフェース(５)は、ヒステリシス回路(４５)とデータサンプリングユニット(４)とを含むものである。

前記ヒステリシス回路(４５)は第１と第２の入力スレッシュホールド(ＶthL、ＶthH)を有し、前記第１と第２の入力スレッシュホールドの間の所定の電圧範囲を有する前記入力信号を前記ヒステリシス回路はスリープ命令として検出する。

前記データサンプリングユニット(４)は前記入力信号として供給される同期信号に従ってデータのサンプリングに適切なサンプリングクロック信号の位相を選択して、当該選択された位相を持つサンプリングクロック信号を使用することにより前記データサンプリングユニット(４)は前記入力信号に含まれるペイロードデータをサンプリングする。

前記入力インタフェース(５)の前記ヒステリシス回路(４５)が前記スリープ命令を検出した場合には、前記ヒステリシス回路(４５)から生成されるスリープ信号は前記内部コア回路(７２、７３、７５)に供給され、前記スリープ信号に応答して前記内部コア回路はスリープモードに制御される。

前記ヒステリシス回路(４５)から生成される前記スリープ信号が前記入力インタフェース(５)の前記データサンプリングユニット(４)にも供給されることによって、前記スリープ信号に応答して前記データサンプリングユニット(４)はスリープモードに制御されることを特徴とする(図１参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、外部から入力信号が供給される入力インタフェースを具備して、前記入力信号として供給されるペイロードデータのサンプリングに適切なサンプリングクロック信号の位相を選択するデータサンプリングユニットを前記入力インタフェースに含んでなる半導体集積回路において、スリープモードでの消費電力を低減することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態による代表的な半導体集積回路(９)は、外部から入力信号が供給される入力インタフェース(５)と、前記入力インタフェースによる前記入力信号の受信により前記入力インタフェースから生成される信号データが供給される内部コア回路(７２、７３、７５)とを具備する。

前記入力インタフェース(５)は、ヒステリシス回路(４５)とデータサンプリングユニット(４)とを含むものである。

前記入力インタフェース(５)の前記ヒステリシス回路(４５)は第１入力スレッシュホールド(ＶthL)と第２入力スレッシュホールド(ＶthH)とを有することによって、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の所定の電圧範囲を有する前記入力信号を前記ヒステリシス回路(４５)はスリープ命令として検出するものである。

前記入力インタフェース(５)の前記データサンプリングユニット(４)は前記入力信号として供給される同期信号のデータパターンに従ってデータのサンプリングに適切なサンプリングクロック信号の位相を選択して、当該選択された位相を持つサンプリングクロック信号を使用することにより前記データサンプリングユニット(４)は前記入力信号に含まれるペイロードデータをサンプリングするものである。

前記入力インタフェース(５)の前記ヒステリシス回路(４５)が前記スリープ命令を検出した場合には、前記ヒステリシス回路(４５)から生成されるスリープ信号が前記内部コア回路(７２、７３、７５)に供給されて、前記スリープ信号に応答して前記内部コア回路はスリープモードに制御される。

前記ヒステリシス回路(４５)から生成される前記スリープ信号が前記入力インタフェース(５)の前記データサンプリングユニット(４)にも供給されることによって、前記スリープ信号に応答して前記データサンプリングユニット(４)はスリープモードに制御されることを特徴とする(図１参照)。

前記実施の形態によれば、前記半導体集積回路(９)のスリープモードでは、前記内部コア回路(７２、７３、７５)がスリープモードに制御されるばかりか、前記入力インタフェース(５)に含まれた前記データサンプリングユニット(４)も前記ヒステリシス回路(４５)から生成されるスリープ信号によりスリープモードに制御されるものである。従って、前記実施の形態によって入力インタフェースを具備して、ペイロードデータのサンプリングに適切なサンプリングクロック信号の位相の選択のためのデータサンプリングユニットを入力インタフェースに含む半導体集積回路のスリープモードでの消費電力を低減することができる。

好適な実施の形態による半導体集積回路では、前記データサンプリングユニット(４)は、複数のデータサンプリング回路(２１、２２、２３、２４)とクロック選択データ判定回路(２５)とを含む。

前記複数のデータサンプリング回路(２１、２２、２３、２４)は、相互に位相の異なった複数のクロック信号(ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４)によって前記同期信号(Sync)の前記データパターン(“１０１０”)を並列にサンプリングするものである。

前記クロック選択データ判定回路(２５)は、前記複数のデータサンプリング回路(２１、２２、２３、２４)から出力される複数の出力信号に応答して複数のクロック信号選択信号(ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４)を生成することにより、前記ペイロードデータのサンプリングに使用する前記サンプリングクロック信号を生成するために前記複数のクロック信号(ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４)から１つのクロック信号(ＣＬＫ２)を基準クロック信号(ＣＬＫ)として選択するものである。

前記基準クロック信号(ＣＬＫ)の選択の後に、前記複数のデータサンプリング回路(２１、２２、２３、２４)の中では前記選択された前記１つのクロック信号(ＣＬＫ２)を生成するための１つのデータサンプリング回路(２２)が活性化される一方、選択されなかった他のクロック信号(ＣＬＫ１、ＣＬＫ３、ＣＬＫ４)を生成するための他のデータサンプリング回路(２２)が非活性化されることを特徴とする(図１２参照)。

前記好適な実施の形態によれば、並列サンプリング動作を実行するデータサンプリングユニット(４)の消費電力を適切なサンプリングクロック信号の位相が選択された以降に低減することが可能となる。

他の好適な実施の形態による半導体集積回路では、前記データサンプリングユニット(４)は前記サンプリングクロックによってサンプリングされた前記ペイロードデータをメモリ(７１)に格納するものである。

前記メモリへの前記ペイロードデータの格納の完了に応答して、前記データサンプリングユニット(４)はデータエンド信号を生成するものである。

前記入力インタフェース(５)は、前記ヒステリシス回路(４５)から生成される前記スリープ信号と前記データサンプリングユニット(４)から生成される前記データエンド信号とが供給されことによりスリープ移行信号を生成するスリープ判定回路(６)を更に含むものである。

前記スリープ判定回路(６)は、前記スリープ信号と前記データエンド信号との両者がアサートされることに応答して、前記スリープ移行信号をアサートするものである。

前記スリープ判定回路(６)によってアサートされた前記スリープ移行信号に応答して、前記内部コア回路(７２、７３、７５)と前記データサンプリングユニット(４)とは前記スリープモードに制御されることを特徴とする(図３参照)。

また、その例示的な実施の形態によれば、前記入力信号に含まれるヘッダーのデータサイズ情報に基づき、前記データサンプリングユニット(４)は前記データエンド信号を生成することを特徴とする(図３参照)。

より好適な実施の形態によれば、前記入力インタフェース(５)の前記ヒステリシス回路(４５)にはスリープ移行ビット判定回路(４９、４５Ｂ１)が接続されている。

前記スリープ移行ビット判定回路(４９、４５Ｂ１)は、前記ペイロードデータの最終ビットの直後のビット期間でのスリープ移行ビットのレベルを判定することを特徴とする(図３、図１０参照)。

更により好適な実施の形態によれば、前記入力インタフェース(５)は前記入力信号として差動入力信号(Ｂ＿Ｔ、Ｂ＿Ｂ)が供給される差動信号インタフェースとして構成されたことを特徴とする(図１〜図４参照)。

具体的な一つの実施の形態によれば、前記入力インタフェース(５)の前記ヒステリシス回路(４５)は、前記入力信号としての前記差動入力信号(Ｂ＿Ｔ、Ｂ＿Ｂ)に応答する複数の差動アンプ(Ａ１、Ａ２：Ｂ１、Ｂ２)と、前記複数の差動アンプ(Ａ１、Ａ２：Ｂ１、Ｂ２)の少なくとも１つの差動アンプ(Ｂ１、Ｂ２)の差動出力信号(Ｖ３２、Ｖ４２)に応答するスリープ検出回路(４７)とを含むものである。

それによって、前記入力インタフェース(５)の前記ヒステリシス回路(４５)は、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の前記所定の電圧範囲を有する前記入力信号を前記スリープ命令として検出するウインドウコンパレータとして動作することを特徴とする(図６、図８参照)。

他の具体的な一つの実施の形態によれば、前記差動信号インタフェースとして構成された前記入力インタフェース(５)はディジタルインタフェースであり、前記ディジタルインタフェースには差動ディジタルベースバンド信号が供給される。

前記差動ディジタルベースバンド信号は、前記入力インタフェース(５)の前記ヒステリシス回路(４５)と前記データサンプリングユニット(４)とによって、前記差動ディジタルベースバンド信号の差動振幅よりも大きな振幅信号を持つ大振幅ディジタルベースバンド信号に変換される。

前記内部コア回路(７２、７３、７５)は、送信用Ｄ／Ａ変換器(７２、７３)と、アップコンバージョン送信回路(７５)とを含むものである。

前記入力インタフェース(５)からの前記大振幅ディジタルベースバンド信号は、前記送信用Ｄ／Ａ変換器(７２、７３)によってアナログ送信ベースバンド信号に変換されることができる。

前記送信用Ｄ／Ａ変換器(７２、７３)からの前記アナログ送信ベースバンド信号は、前記アップコンバージョン送信回路(７５)によってＲＦ送信信号に変換されることができることを特徴とする(図１参照)。

最も具体的な一つの実施の形態によれば、前記データサンプリングユニット(４)は前記サンプリングクロック信号を使用して前記入力信号のシリアル・パラレル変換を実行することを特徴とする(図４、図１２参照)。

〔２〕本発明の別の観点の代表的な実施の形態は、外部から入力信号が供給される入力インタフェース(５)と、前記入力インタフェースによる前記入力信号の受信により前記入力インタフェースから生成される信号データが供給される内部コア回路(７２、７３、７５)とを具備する半導体集積回路(９)の動作方法である。

前記入力インタフェース(５)は、ヒステリシス回路(４５)とデータサンプリングユニット(４)とを含むものである。

前記入力インタフェース(５)の前記ヒステリシス回路(４５)は第１入力スレッシュホールド(ＶthL)と第２入力スレッシュホールド(ＶthH)とを有することによって、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の所定の電圧範囲を有する前記入力信号を前記ヒステリシス回路(４５)はスリープ命令として検出するものである。

前記入力インタフェース(５)の前記データサンプリングユニット(４)は前記入力信号として供給される同期信号のデータパターンに従ってデータのサンプリングに適切なサンプリングクロック信号の位相を選択して、当該選択された位相を持つサンプリングクロック信号を使用することにより前記データサンプリングユニット(４)は前記入力信号に含まれるペイロードデータをサンプリングするものである。

前記入力インタフェース(５)の前記ヒステリシス回路(４５)が前記スリープ命令を検出した場合には、前記ヒステリシス回路(４５)から生成されるスリープ信号が前記内部コア回路(７２、７３、７５)に供給されて、前記スリープ信号に応答して前記内部コア回路はスリープモードに制御される。

前記ヒステリシス回路(４５)から生成される前記スリープ信号が前記入力インタフェース(５)の前記データサンプリングユニット(４)にも供給されることによって、前記スリープ信号に応答して前記データサンプリングユニット(４)はスリープモードに制御されることを特徴とする(図１参照)。

前記実施の形態によれば、前記半導体集積回路(９)のスリープモードでは、前記内部コア回路(７２、７３、７５)がスリープモードに制御されるばかりか、前記入力インタフェース(５)に含まれた前記データサンプリングユニット(４)も前記ヒステリシス回路(４５)から生成されるスリープ信号によりスリープモードに制御されるものである。従って、前記実施の形態によって入力インタフェースを具備して、ペイロードデータのサンプリングに適切なサンプリングクロック信号の位相の選択のためのデータサンプリングユニットを入力インタフェースに含む半導体集積回路のスリープモードでの消費電力を低減することができる。

《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

《スレーブデバイスの構成》
図１は、本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路の構成を示す図である。

図１に示すスレーブデバイス９は例えばＲＦＩＣであり、図示されていないマスタデバイスとして構成された例えばベースバンドＬＳＩからの送信ベースバンド信号を受信する。スレーブデバイス９としてのＲＦＩＣとマスタデバイスとしてのベースバンドＬＳＩとの間はディジタルインタフェースであるので、送信ベースバンド信号はディジタル信号である。また、ディジタル送信ベースバンド信号は規格ＤｉｇＲＦ ｖ３に従って差動電圧であり、ピーク・ツー・ピーク電圧は０．９ボルトで最小差動電圧は１００ミリボルトである。

一方、マスタデバイスのベースバンドＬＳＩはスレーブデバイス９としてのＲＦＩＣをスリープモードに移行するために、フレームの最終ビットの直後のビット期間でスリープ移行ビットとしてのハイレベル“１”をアサートして、その後に、ラインドライバはインタフェースの差電圧が−５ｍＶから＋２０ｍＶまで低減されたコモンモード電圧に維持する。

従って、図１に示すスレーブデバイス９としてのＲＦＩＣは、上記非特許文献１に記載のＲ−ＬＶＤＳと類似したＬＶＤＳ(Low Voltage Differential Signaling)インタフェース５を含んでいる。

ＬＶＤＳインタフェース５は、ヒステリシスバッファアンプ１とデータサンプリングユニット４とを含んでいる。ヒステリシスバッファアンプ１は、スレーブデバイス９のＲＦＩＣをスリープモードに移行するためにマスタデバイスのベースバンドＬＳＩから供給されるコモンモード電圧を検出するためにヒステリシス回路４５とスリープ検出回路４７とを含んでいる。すなわち、ヒステリシスバッファアンプ１のヒステリシス回路４５は、ディジタルインタフェースの差電圧が−５ｍＶから＋２０ｍＶまで低減されたコモンモード電圧を検出するためにヒステリシス入力特性を持っている。より詳細に説明すると、スリープモードに移行するためのコモンモード電圧により略同一の電位に設定されたディジタルインタフェースの差動電圧は、ヒステリシス回路４５のヒステリシス入力特性の低レベルの入力スレッシュホールドと高レベルの入力スレッシュホールドとの間で検出される。一方、送信モードでは、ベースバンドＬＳＩから供給されるフレーム中に含まれるディジタル送信ベースバンド差動電圧信号のローレベル“０”とハイレベル“１”とは、ヒステリシス回路４５のヒステリシス入力特性の低レベルの入力スレッシュホールドと高レベルの入力スレッシュホールドとを使用することによってそれぞれ検出される。

ヒステリシスバッファアンプ１のヒステリシス回路４５は、複数のコンパレータにより構成されたウインドウコンパレータにより具現化される。従って、スリープモードへの移行のためのコモンモード電圧に応答するヒステリシス回路４５のウインドウコンパレータの複数の比較出力信号がスリープ検出回路４７に供給されることにより、スリープ検出回路４７の出力からデータサンプリング回路４に供給されるスリープ信号が生成される。スリープ検出回路４７は、ヒステリシス回路４５の複数の比較出力信号の信号レベルの組み合わせからスリープモードに移行するためのコモンモード電圧により略同一の電位に設定されたディジタルインタフェースの差動電圧の存在を検出することができる。

ＬＶＤＳインタフェース５のデータサンプリング回路４は、規格ＤｉｇＲＦ ｖ３により規定された送信データのフレームに含まれる同期フィールドを構成する１６ビットの所定コード“１０１０１００００１００１０１１”の同期パターンを検出するように構成されている。データサンプリング回路４が１６ビットの同期パターンを検出することにより、スレーブデバイス９のＲＦＩＣのＬＶＤＳインタフェース５で送信ベースバンド信号のサンプリングに適切なクロック信号の位相を選択することが可能となる。

ヒステリシスバッファアンプ１のデータ出力回路４６はヒステリシス回路４５からのディジタル出力信号に応答してシリアルデータを形成する一方、シリアルデータを低出力インピーダンスでデータサンプリングユニット４に供給するものである。

データサンプリング回路４からのサンプリングデータは、携帯電話の送信動作時に使用されるＦＩＦＯ(First In/First Out)送信メモリとして機能するデータメモリ部７１に格納される。送信動作時には、データメモリ部７１から出力される送信ディジタルベースバンド信号Ｔｘ＿Ｉ、Ｔｘ＿Ｑは、Ｄ／Ａ変換器７２、７３によって送信アナログベースバンド信号に変換される。Ｄ／Ａ変換器７２、７３で変換された送信アナログベースバンド信号と送信電圧制御発振器７４から生成される送信ＲＦローカル信号はダイレクトアップコンバージョン(ＤＵＣ)送信回路７５に供給され、ＤＵＣ送信回路７５からＲＦ送信信号が形成される。

送信動作が完了するとマスタデバイスのベースバンドＬＳＩはスレーブデバイス９のＲＦＩＣにスリープモードへの移行を指示するので、スリープ検出回路４７からスリープ信号が形成される。スリープ検出回路４７からのスリープ信号に応答してデータサンプリング回路４、データメモリ部７１、Ｄ／Ａ変換器７２、７３、送信電圧制御発振器７４、ＤＵＣ送信回路７５はスリープモードに移行して、スレーブデバイス９のＲＦＩＣは低消費電力状態となるものである。

≪データサンプリングユニット≫
図２も、図１と同様に本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路の構成を示す図である。

図２に示すスレーブデバイス９のＲＦＩＣでは、図１と比較してＬＶＤＳインタフェース５のデータサンプリングユニット４の内部の構成が詳細に示されている。図２では示されていないが、図１と同様に、図２に示すスレーブデバイス９のＲＦＩＣもＤ／Ａ変換器７２、７３、送信電圧制御発振器７４、ＤＵＣ送信回路７５を含むものである。

図２に示すスレーブデバイス９のＲＦＩＣのデータサンプリングユニット４は、特にクロック選択部２と、同期／ヘッダー／ペイロード検出部３と、スリープ判定部６とを含んでいる。

サンプリングに適切なクロック信号の位相を選択するためにクロック選択部２には、データ出力回路４６から供給される規格ＤｉｇＲＦ ｖ３によって規定された送信データのフレームに含まれる同期フィールドの１６ビットの所定コード“１０１０１００００１００１０１１”の同期パターンの最初の４ビット“１０１０”と、相互に位相の異なる複数の基準クロック信号とが供給される。その結果、クロック選択部２は、相互に位相の異なる複数の基準クロック信号から４ビット“１０１０”の各ビットパルス幅の略中間の位置に立ち上がりエッジを有する基準クロック信号を選択する。選択された１個の基準クロック信号は、サンプリングクロックとしてクロック選択部２から同期／ヘッダー／ペイロード検出部３に供給される。また更に、同期／ヘッダー／ペイロード検出部３には、クロック選択部２を経由して、同期フィールドの１６ビットの同期パターンの残りの下位１２ビット“１００００１００１０１１”が供給されて、正確な同期検出が実行される。

同期フィールドの１６ビットの同期パターンを使用したクロック選択部２と同期／ヘッダー／ペイロード検出部３での同期検出の後に、ヒステリシスバッファアンプ１とクロック選択部２とを経由してマスタデバイスのベースバンドＬＳＩからヘッダーとペイロードとのディジタル信号とが同期／ヘッダー／ペイロード検出部３に供給される。同期／ヘッダー／ペイロード検出部３ではクロック選択部２にて選択されたサンプリングクロックを使用してヘッダーおよびペイロードのディジタル信号がサンプリングされ、サンプリングされたヘッダーおよびペイロードのディジタル信号はデータメモリ部７１に格納される。

同期／ヘッダー／ペイロード検出部３はヘッダーフィールドに含まれるデータサイズ情報からペイロードのデータサイズを判定することができるので、このデータサイズの全データのデータメモリ部７１への格納が完了すると、同期／ヘッダー／ペイロード検出部３はデータエンド信号を生成してスリープ判定部６へ供給する。スリープ判定部６はスリープ検出回路４７からのスリープ信号と同期／ヘッダー／ペイロード検出部３からのデータエンド信号とに応答して、スリープ移行信号を生成する。

従って、マスタデバイスのベースバンドＬＳＩからスレーブデバイス９のＲＦＩＣへの送信データの転送が完了することによって、スリープ判定回路４７からスリープ信号が早い段階でアサートされる場合がある。一方、サンプリングされたヘッダーおよびペイロードのディジタル信号のデータメモリ部７１への格納には、多少の書き込み遅延が発生するものとなる。従って、スリープ判定部６に供給される同期／ヘッダー／ペイロード検出部３のデータエンド信号は、比較的遅い段階でアサートされる場合がある。この場合には、スリープ判定回路４７からスリープ信号が早い段階でアサートされたとしても、スリープ判定部６はこの段階ではスリープ移行信号をアサートせずに同期／ヘッダー／ペイロード検出部３のデータエンド信号のアサートを待っている。その後、データエンド信号のアサートされることに応答して、スリープ判定部６はクロック選択部２に供給されるスリープ移行信号をアサートする。このように、スリープ判定部６は、スリープ判定回路４７からのスリープ信号と同期／ヘッダー／ペイロード検出部３のデータエンド信号の両者がアサートされることに応答して、クロック選択部２に供給されるスリープ移行信号をアサートするものである。

このスリープ移行信号はクロック選択部２と同期／ヘッダー／ペイロード検出部３とデータメモリ部７１に供給され、図１のＤ／Ａ変換器７２、７３、送信電圧制御発振器７４、ＤＵＣ送信回路７５にも供給され、これらの回路はスリープモードとなり低消費電力状態となる。クロック選択部２と同期／ヘッダー／ペイロード検出部３とデータメモリ部７１のスリープモードは、例えばこれらの回路に供給される内部電源電圧を遮断することによって実現されることができる。

尚、携帯電話の送信動作時に使用されるＦＩＦＯ送信メモリとして機能するデータメモリ部７１は、スレーブデバイス９としてのＲＦＩＣの内蔵メモリとして構成されることができる。しかし、携帯電話によって高速・大容量のデータ送信を行う場合には、データメモリ部７１はスレーブデバイス９としてのＲＦＩＣの外部高速ＳＤＲＡＭ等の外部メモリを使用するものである。

≪スリープ移行モニタ回路≫
図３も、図１および図２と同様に本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路の構成を示す図である。

図３に示すスレーブデバイス９としてのＲＦＩＣでは、図２と比較してＬＶＤＳインタフェース５のヒステリシスバッファアンプ１内部にスリープ移行モニタ回路４９が追加されている。

冒頭で説明したように、規格ＤｉｇＲＦ ｖ３では、スリープモードに移行するため、ラインドライバはフレームの最終ビットの直後のビット期間でスリープ移行ビットとしてのハイレベル“１”をアサートして、その後にラインドライバはインタフェースの差電圧が−５ｍＶから＋２０ｍＶまで低減されたコモンモード電圧に維持された低電力状態に移行する。図３に示すスレーブデバイス９としてのＲＦＩＣのＬＶＤＳインタフェース５のヒステリシスバッファアンプ１内部に追加されたスリープ移行モニタ回路４９は、スリープモードの移行前にマスタデバイスのベースバンドＬＳＩから供給されるフレーム最終ビットの直後のビット期間でスリープ移行ビットとしてアサートされるハイレベル“１を検出する。それによって、スリープ移行モニタ回路４９は、スリープモードの移行を判断することが可能となる。尚、フレームの最終ビットの位置は、ヘッダーフィールドに含まれるデータサイズ情報からスリープ移行モニタ回路４９によって判断することが可能である。

《データサンプリングユニットの詳細な構成》
図４も、図１、図２、図３と同様に本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路の構成を示す図である。

図４に示すスレーブデバイス９としてのＲＦＩＣでは、ＬＶＤＳインタフェース５のデータサンプリングユニット４の内部の構成が詳細に示されている。すなわち、データサンプリングユニット４は、クロック選択部２とスリープ判定部６と同期／ヘッダー／ペイロード検出部３とを含む。

また、ヒステリシスバッファアンプ１は、マスタデバイスとしてのベースバンドＬＳＩからの規格ＤｉｇＲＦ ｖ３に準拠したディジタルインタフェースの差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの差動振幅電圧を検知するように構成されている。従って、この差動振幅電圧が−５ｍＶ〜＋２０ｍＶに設定されたコモンモード電圧であることをヒステリシスバッファアンプ１が検出すると、ヒステリシスバッファアンプ１はスリープ信号を出力する。更に、ヒステリシスバッファアンプ１は規格ＤｉｇＲＦ ｖ３に準拠したディジタルインタフェースの差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂに応答してシリアルデータ出力信号ｄａｔａ＿Ｔ、 ｄａｔａ＿Ｂを生成して、データサンプリングユニット４に供給する。

データサンプリングユニット４のクロック選択部２には０度、９０度、１８０度、２７０度と位相の異なる４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が供給され、クロック信号の周波数は低速データ通信で２６ＭＨｚ、高速データ通信で３１２ＭＨｚに設定される。上述したように送信フレームに含まれる１６ビットの同期フィールドの最初の４ビット“１０１０”が、データサンプリングユニット４に供給される。従って、クロック選択部２は、位相の異なる４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４から最初の４ビット“１０１０”の各ビットパルス幅の略中間の位置に立ち上がりエッジを有するクロック信号を適切な位相の基準クロック信号ＣＬＫとして選択するものである。基準クロック信号ＣＬＫによってヒステリシスバッファアンプ１からのシリアルデータ出力信号ｄａｔａ＿Ｔ、 ｄａｔａ＿Ｂのシリアル・パラレル変換がクロック選択部２で実行されるので、クロック選択部２から生成される４ビットのパラレルデータｄａｔａ＿０、ｄａｔａ＿１、ｄａｔａ＿２、ｄａｔａ＿３が同期／ヘッダー／ペイロード検出部３に供給される。

同期／ヘッダー／ペイロード検出部３では、同期フィールドの１６ビットの同期パターンの残り下位１２ビット“１００００１００１０１１”の同期検出とヘッダーフィールドの判定とが実行される。ペイロードフィールドに含まれる所定のデータサイズのペイロードデータの全てのデータメモリ部７１への格納が完了したタイミングで、同期／ヘッダー／ペイロード検出部３はデータエンド信号を発生してスリープ判定回路６に供給する。スリープ判定部６はヒステリシスバッファアンプ１からのスリープ信号と同期／ヘッダー／ペイロード検出部３からのデータエンド信号に応答して、スリープ移行信号を生成する。このスリープ移行信号はクロック選択部２と同期／ヘッダー／ペイロード検出部３とデータメモリ部７１に供給され、これらの回路はスリープモードとなって低消費電力状態となる。クロック選択部２と同期／ヘッダー／ペイロード検出部３とデータメモリ部７１のスリープモードは、例えばこれらの回路に供給される内部電源電圧を遮断することによって実現されることができる。

尚、データサンプリングユニット４のクロック選択部２に供給される位相の異なる４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４は、スレーブデバイス９としてのＲＦＩＣから生成されるシステムクロックＳｙＳＣｌｋを生成するフェーズロックドループ(ＰＬＬ：Phase Locked Loop)から形成されることができる。このシステムクロックＳｙＳＣｌｋは規格ＤｉｇＲＦ ｖ３のディジタルインタフェースで使用されるクロックであり、スレーブデバイス９であるＲＦＩＣからマスタデバイスであるベースバンドＬＳＩに供給されるものである。

《伝送データのフレームの構成》
冒頭でも説明したように、規格ＤｉｇＲＦ ｖ３によれば、送信データおよび受信データの伝送データは複数のフレームに分割され、各フレームは同期とヘッダーとペイロードの３つのフィールドを含んでいる。

図５は、規格ＤｉｇＲＦ ｖ３によって規定された伝送データのフレームの構成を示す図である。１つのフレームは、同期フィールド(Sync)、ヘッダーフィールド(Header)、ペイロードフィールド(Payload)を含んでいる。１つの先行フレームの終了時間Ｔ_１と１つの後続フレームの開始時間Ｔ_２との間のインターフレームギャップＩＦＧは、スリープモードとなる。

より厳密に言えば、インターフレームギャップＩＦＧの間にマスタデバイスとしてのベースバンドＬＳＩによって駆動されるヒステリシスバッファアンプ１のディジタルインタフェースの差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの差動振幅電圧｛Ｖdiff＝Ｖ(B_T)−Ｖ(B_B)｝が−５ｍＶ〜＋２０ｍＶに設定されたコモンモード電圧であれば、スレーブデバイス９としてのＲＦＩＣはスリープモードへ移行する。

また、図５には、１つの先行フレームの終了時間Ｔ_１の直後のビット期間にハイレベル“１”にアサートされるスリープ移行ビットが示されている。また、図５には、スリープモードから出るために、１つの後続フレームの開始時間Ｔ_２の直前に少なくとも８ビットの期間(高速クロックの場合)にローレベルにネゲートされるアクティブ移行ビットも示されている。

《基本的な構成のヒステリシスバッファアンプ》
図６は、図１から図４までに説明した本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路のヒステリシスバッファアンプ１の基本的な構成を示す図である。

図６のヒステリシスバッファアンプ１のヒステリシス回路４５は、それぞれコンパレータとして動作する前段差動アンプ４５Ａと後段の差動アンプ４５Ｂとによって構成されている。前段差動アンプ４５Ａの２個の差動アンプＡ１、Ａ２は、ソース抵抗Ｒ１、Ｒ２によってオフセット特性を持つように構成されている。

一方の差動アンプＡ１は定電流２Ｉ１の定電流源、オフセット生成ソース抵抗Ｒ１、ＰチャンネルＭＯＳトランジスタ対Ｑ１１、Ｑ１２、負荷抵抗Ｒ１１、Ｒ１２、Ｒ１３によって構成され、他方の差動アンプＡ２も定電流２Ｉ２の定電流源、オフセット生成ソース抵抗Ｒ２、ＰチャンネルＭＯＳトランジスタ対Ｑ２１、Ｑ２２、負荷抵抗Ｒ２１、Ｒ２２、Ｒ２３によって構成されている。すなわち、一方の差動アンプＡ１ではＰチャンネルＭＯＳトランジスタＱ１１にはオフセット生成ソース抵抗Ｒ１が接続されているが、ＰチャンネルＭＯＳトランジスタＱ１２にはどのようなオフセット生成ソース抵抗も接続されていない。他方の差動アンプＡ２ではＰチャンネルＭＯＳトランジスタＱ２１にはオフセット生成ソース抵抗Ｒ２が接続されているが、ＰチャンネルＭＯＳトランジスタＱ２２にはどのようなオフセット生成ソース抵抗も接続されていない。従って、ヒステリシスバッファアンプ１のディジタルインタフェースの差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂが同電位であっても、一方の差動アンプＡ１でＰチャンネルＭＯＳトランジスタＱ１１のコンダクタンスはＰチャンネルＭＯＳトランジスタＱ１２のコンダクタンスよりも小さな値となり、他方の差動アンプＡ２でもＰチャンネルＭＯＳトランジスタＱ２１のコンダクタンスはＰチャンネルＭＯＳトランジスタＱ２２のコンダクタンスよりも小さな値となる。

図７は、図６に示したヒステリシスバッファアンプ１の各部の信号波形を示す図である。

図６のヒステリシスバッファアンプ１の前段差動アンプ４５Ａの一方の差動アンプＡ１のＰチャンネルＭＯＳトランジスタ対Ｑ１１、Ｑ１２のコンダクタンスの相違によって、図７に示すように差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂが同電位であるタイミングでＰチャンネルＭＯＳトランジスタＱ１１のドレイン電圧Ｖ１１はＰチャンネルＭＯＳトランジスタＱ１２のドレイン電圧Ｖ１２よりも低いレベルとなる。図７では、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂが同電位であるタイミングは、時間Ｔ_３と時間Ｔ_４との略中間と、時間Ｔ_５と時間Ｔ_６との略中間と、時間Ｔ_７と時間Ｔ_８との略中間とである。

図６のヒステリシスバッファアンプ１の前段差動アンプ４５Ａの他方の差動アンプＡ２のＰチャンネルＭＯＳトランジスタ対Ｑ２１、Ｑ２２のコンダクタンスの相違によって、図７に示すように差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂが同電位であるタイミングでＰチャンネルＭＯＳトランジスタＱ２１のドレイン電圧Ｖ２１はＰチャンネルＭＯＳトランジスタＱ２２のドレイン電圧Ｖ２２よりも低いレベルとなる。

また、図７に示すように、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの非反転入力信号Ｂ＿Ｔの電圧波形の位相と一方の差動アンプＡ１のＰチャンネルＭＯＳトランジスタＱ１２のドレイン電圧Ｖ１２の電圧波形および他方の差動アンプＡ２のＰチャンネルＭＯＳトランジスタＱ２１のドレイン電圧Ｖ２１の電圧波形の位相とが、略一致している。また、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの反転入力信号Ｂ＿Ｂの電圧波形の位相と一方の差動アンプＡ１のＰチャンネルＭＯＳトランジスタＱ１１のドレイン電圧Ｖ１１の電圧波形および他方の差動アンプＡ２のＰチャンネルＭＯＳトランジスタＱ２２のドレイン電圧Ｖ２２の電圧波形の位相とが、略一致している。

また、図７に示すように、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの非反転入力信号Ｂ＿Ｔの電圧波形と反転入力信号Ｂ＿Ｂの電圧波形とは時間Ｔ_３と時間Ｔ_４との略中間と、時間Ｔ_５と時間Ｔ_６との略中間と、時間Ｔ_７と時間Ｔ_８との略中間とで中間スレッシュホールドＶｔｈＭとクロスオーバーしている。更に、図７に示すように、一方の差動アンプＡ１のＰチャンネルＭＯＳトランジスタＱ１１のドレイン電圧Ｖ１１とＰチャンネルＭＯＳトランジスタＱ１２のドレイン電圧Ｖ１２とは、時間Ｔ_３と、時間Ｔ_５と、時間Ｔ_７とで低スレッシュホールドＶｔｈＬとクロスオーバーしている。また更に、図７に示すように、他方の差動アンプＡ２のＰチャンネルＭＯＳトランジスタＱ２１のドレイン電圧Ｖ２１とＰチャンネルＭＯＳトランジスタＱ２２のドレイン電圧Ｖ２２とは、時間Ｔ_４と、時間Ｔ_６と、時間Ｔ_８とで高スレッシュホールドＶｔｈＨとクロスオーバーしている。

図６に示すように、前段差動アンプ４５Ａの一方の差動アンプＡ１のＰチャンネルＭＯＳトランジスタＱ１１のドレイン電圧Ｖ１１とＰチャンネルＭＯＳトランジスタＱ１２のドレイン電圧Ｖ１２は、それぞれ後段の差動アンプ４５Ｂの一方の差動アンプＢ１のＮＰＮトランジスタＱ３１のベースとＮＰＮトランジスタＱ３２のベースとに供給される。また、同様に前段差動アンプ４５Ａの他方の差動アンプＡ２のＰチャンネルＭＯＳトランジスタＱ２１のドレイン電圧Ｖ２１とＰチャンネルＭＯＳトランジスタＱ２２のドレイン電圧Ｖ２２とは、それぞれ後段の差動アンプ４５Ｂの他方の差動アンプＢ２のＮＰＮトランジスタＱ４１のベースとＮＰＮトランジスタＱ４２のベースとに供給される。

従って、後段の差動アンプ４５Ｂの一方の差動アンプＢ１のトランジスタＱ３１、Ｑ３２は、前段差動アンプ４５Ａの一方の差動アンプＡ１のトランジスタＱ１１、Ｑ１２のドレイン電圧Ｖ１１、Ｖ１２の時間Ｔ_３、Ｔ_５、Ｔ_７での低スレッシュホールドＶｔｈＬとのクロスオーバーを検出する。更に後段の差動アンプ４５Ｂの他方の差動アンプＢ２のトランジスタＱ４１、Ｑ４２は前段差動アンプ４５Ａの他方の差動アンプＡ２のトランジスタＱ２１、Ｑ２２のドレイン電圧Ｖ２１、Ｖ２２の時間Ｔ_４、Ｔ_６、Ｔ_８での高スレッシュホールドＶｔｈＨとのクロスオーバーを検出する。

その結果、後段の差動アンプ４５Ｂの一方の差動アンプＢ１のトランジスタＱ３２のコレクタ電圧Ｖ３２は、時間Ｔ_３でハイレベル“１”からローレベル“０”に変化して、時間Ｔ_６でローレベル“０” からハイレベル“１”に変化して、時間Ｔ_８でハイレベル“１”からローレベル“０”に変化する。また、後段の差動アンプ４５Ｂの他方の差動アンプＢ２のトランジスタＱ４２のコレクタ電圧Ｖ４２は、時間Ｔ_４でローレベル“０”からハイレベル“１”に変化して、時間Ｔ_５でハイレベル“１”からローレベル“０”に変化して、時間Ｔ_７でローレベル“０”からハイレベル“１”に変化する。

図６のヒステリシスバッファアンプ１のヒステリシス回路４５の後段の差動アンプ４５Ｂの一方の差動アンプＢ１のトランジスタＱ３２のコレクタ電圧Ｖ３２と他方の差動アンプＢ２のトランジスタＱ４２のコレクタ電圧Ｖ４２はスリープ検出回路４７に供給され、スリープ検出回路４７は２つの入力信号に関してノア(ＮＯＲ)信号処理を実行する。従って、時間Ｔ_３と時間Ｔ_４との間の期間、時間Ｔ_５と時間Ｔ_６との間の期間、時間Ｔ_７と時間Ｔ_８との間の期間とで、スリープ検出回路４７からハイレベルのスリープ信号が生成される。

このように、オフセット生成ソース抵抗Ｒ１、Ｒ２を含むヒステリシスバッファアンプ１の前段差動アンプ４５Ａの一方の差動アンプＡ１と他方の差動アンプＡ２とは、ヒステリシス回路４５のヒステリシス特性の低スレッシュホールドＶｔｈＬと高スレッシュホールドＶｔｈＨとを生成する。また、ヒステリシスバッファアンプ１の後段の差動アンプ４５Ｂの一方の差動アンプＢ１と他方の差動アンプＢ２とスリープ検出回路４７は、低スレッシュホールドＶｔｈＬと高スレッシュホールドＶｔｈＨとの間のスリープモード期間を検出するウインドウコンパレータとして動作する。

すなわち、ヒステリシスバッファアンプ１の差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの非反転入力信号Ｂ＿Ｔと反転入力信号Ｂ＿Ｂとの差振幅電圧Ｖdiff＝Ｖ(B_T)−Ｖ(B_B)と低スレッシュホールドＶｔｈＬと高スレッシュホールドＶｔｈＨとの間に下記の関係が成立すると、ハイレベルのスリープ信号が生成される。

ＶｔｈＬ≦Ｖdiff＝Ｖ(B_T)−Ｖ(B_B)≦ＶｔｈＨ …(１式)
ＶｔｈＬ＝−Ｒ１・Ｉ１ …(２式)
ＶｔｈＨ＝＋Ｒ２・Ｉ２ …(３式)
ここで、Ｒ１、Ｒ２は、図６に示したヒステリシスバッファアンプ１の前段差動アンプ４５Ａの一方と他方の差動アンプＡ１、Ａ２のオフセット生成ソース抵抗Ｒ１、Ｒ２の抵抗値であり、Ｉ１、Ｉ２は定電流源２Ｉ１、２Ｉ２の定電流の半分の電流値である。

《ソースフォロワが付加されたヒステリシスバッファアンプ》
図８は、図１から図４までに説明した本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路のヒステリシスバッファアンプ１の基本的な構成を示す図である。

図６に示すヒステリシスバッファアンプ１と比較すると、図８に示すヒステリシスバッファアンプ１にはソースフォロワ１０が付加されている。図６に示すヒステリシスバッファアンプ１のヒステリシス回路４５の前段アンプ４５ＡはＰチャンネルＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２を使用しているので、ドレイン電圧Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２は接地電圧レベルＧＮＤの方向にシフトしている。

また、前段アンプ４５Ａのドレイン電圧Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２は、後段アンプ４５ＢのＮＰＮバイポーラトランジスタＱ３１、Ｑ３２、Ｑ４１、Ｑ４２のベースを駆動する必要が有る。またバイポーラトランジスタＱ３１、Ｑ３２、Ｑ４１、Ｑ４２のエミッタには定電流２Ｉ３、２Ｉ４に設定された定電流源が接続されているので、これらの定電流源の定電流特性を良好とするためにも、定電流源に供給される電圧レベルを有る程度の高さに設定する必要がある。更に、バイポーラトランジスタＱ３１、Ｑ３２、Ｑ４１、Ｑ４２のベース・エミッタ順方向電圧のＭＯＳトランジスタのゲート・ソース電圧よりも一般的に大きな値となるので、後段アンプ４５ＢのＮＰＮバイポーラトランジスタＱ３１、Ｑ３２、Ｑ４１、Ｑ４２のベース電位も有る程度の高さに設定する必要がある。

上記のような理由から、図８に示すヒステリシスバッファアンプ１にはソースフォロワ１０が付加されている。前段アンプ４５ＡのＰチャンネルＭＯＳトランジスタＱ１１〜Ｑ２２の低電圧レベルのドレイン電圧Ｖ１１〜Ｖ２２を高電圧側にレベルシフトして後段アンプ４５ＢのＮＰＮバイポーラトランジスタＱ３１〜Ｑ４２のベースに供給するために、図８に示したソースフォロワ１０が使用される。図８に示したソースフォロワ１０では、４個のＰチャンネルＭＯＳトランジスタのゲートに前段アンプ４５Ａのドレイン電圧Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２が供給され、４個のＰチャンネルＭＯＳトランジスタのソースから後段アンプ４５ＢのＮＰＮバイポーラトランジスタＱ３１〜Ｑ４２のベースを駆動するための電圧が生成される。

一方、図８に示すヒステリシスバッファアンプ１には、図１から図４に示したデータサンプリング回路４へシリアルデータを供給するための低出力インピーダンスのデータ出力回路４６がエミッタフォロワ１４を含むことが示されている。

また更に、図８に示すヒステリシスバッファアンプ１には、図１から図３に示したスリープ検出回路４７か差動型ＮＯＲ回路１１、ローパスフィルタ１２、差動増幅器１３を含むことが示されている。差動型ＮＯＲ回路１１は、ＮＰＮバイポーラトランジスタＱ５１、Ｑ５２、Ｑ５２、抵抗Ｒ５１、Ｒ５３、定電流２Ｉ５の定電流源によって構成されている。トランジスタＱ５１、Ｑ５２のベースには後段アンプ４５ＢのＮＰＮバイポーラトランジスタＱ３２、Ｑ４２のコレクタ電圧Ｖ３２、Ｖ４２がそれぞれ供給され、トランジスタＱ５３のベースには基準電圧Ｖrefが供給される。更に、トランジスタＱ５１、Ｑ５３のコレクタ電圧Ｖ５１、Ｖ５３はローパスフィルタ１２の差動入力端子にそれぞれ供給され、ローパスフィルタ１２の差動出力信号ＬＰ＿Ｔ、ＬＰ＿Ｂは差動増幅器１３の非反転入力端子と反転入力端子とにそれぞれ供給され、差動増幅器１３の出力端子からスリープ信号が生成される。

図９は、図８に示したヒステリシスバッファアンプ１の各部の信号波形を示す図である。

図９では、特に、図７に示した信号波形図の時間Ｔ_３と時間Ｔ_４との間でのスリープ期間が図７よりも拡大されて示されている。

ペイロードフィールドのデータとしての差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの非反転入力信号Ｂ＿Ｔの電圧波形の位相と後段アンプ４５ＢのトランジスタＱ３２のベース電圧Ｖｂ３２の電圧波形およびトランジスタＱ４１のベース電圧Ｖｂ４１の電圧波形の位相とが、略一致している。また、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの反転入力信号Ｂ＿Ｂの電圧波形の位相と後段アンプ４５ＢのトランジスタＱ３１のベース電圧Ｖｂ３１の電圧波形およびトランジスタＱ４２のベース電圧Ｖｂ４２の電圧波形の位相とが、略一致している。

従って、図９の上から４つ目に示すように、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの非反転入力信号Ｂ＿Ｔの電圧波形の位相とトランジスタＱ４２のコレクタ電圧Ｖ４２の電圧波形の位相とが略一致する。更に、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの反転入力信号Ｂ＿Ｂの電圧波形の位相とトランジスタＱ３２のコレクタ電圧Ｖ３２の電圧波形の位相とが略一致する。その結果、ペイロードフィールドデータとしての差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂに応答して、トランジスタＱ５３のベースの基準電圧Ｖrefのレベルと比較すると、トランジスタＱ３２のコレクタ電圧Ｖ３２とトランジスタＱ４２のコレクタ電圧Ｖ４２とがそれぞれ供給されるトランジスタＱ５１のベース電圧とトランジスタＱ５２のベース電圧とのいずれか一方はハイレベルとなる。従って、ペイロードフィールドデータ期間では、差動型ＮＯＲ回路１１のトランジスタＱ５１のコレクタ電圧Ｖ５１はローレベルとなりトランジスタＱ５３のコレクタ電圧Ｖ５３はハイレベルとなり、ローパスフィルタ１２の差動出力信号ＬＰ＿Ｔ、ＬＰ＿Ｂはそれぞれローレベルとハイレベルとなって、差動増幅器１３の出力端子からスリープ信号もローレベルとなる。

図９の時間Ｔ_３と時間Ｔ_４との間でのスリープ期間での差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの差電圧は略ゼロボルトとなるので、図７と同様にトランジスタＱ３２のコレクタ電圧Ｖ３２とトランジスタＱ４２のコレクタ電圧Ｖ４２とがそれぞれ供給されるトランジスタＱ５１のベース電圧とトランジスタＱ５２のベース電圧との両方はローレベルとなる。従って、スリープ期間では、差動型ＮＯＲ回路１１のトランジスタＱ５１のコレクタ電圧Ｖ５１はハイレベルとなりトランジスタＱ５３のコレクタ電圧Ｖ５３はローレベルとなり、ローパスフィルタ１２の差動出力信号ＬＰ＿Ｔ、ＬＰ＿Ｂはそれぞれハイレベルとローレベルとなって、差動増幅器１３の出力端子からスリープ信号もハイレベルとなる。

また図９では、スリープ期間の終了時間Ｔ_４の直後にスリープモードから出るため、１つの後続フレームの開始時間の直前に少なくとも８ビットの期間にローレベルにネゲートされるアクティブ移行ビットにより規定されるアクティブ移行期間も示されている。

《スリープ移行ビット判定回路が付加されたヒステリシスバッファアンプ》
上述したようにマスタデバイスのベースバンドＬＳＩはスレーブデバイス９としてのＲＦＩＣをスリープモードに移行するために、フレームの最終ビットの直後のビット期間でスリープ移行ビットとしてのハイレベル“１”をアサートする。

図１０は、スリープモード移行のためハイレベル“１”にアサートされるスリープ移行ビットを判定するためのスリープ移行ビット判定回路４５Ｂ１を図８に示すヒステリシスバッファアンプ１の後段アンプ４５Ｂに付加した構成を示す図である。

図１０に示したスリープ移行ビット判定回路４５Ｂ１は、差動型ラッチ回路であり、ＮＰＮバイポーラトランジスタＱ６１、Ｑ６２と定電流２Ｉ６の定電流源とによって構成されている。トランジスタＱ６１のベースとトランジスタＱ６２のコレクタとは後段アンプ４５ＢのトランジスタＱ３１のコレクタに接続され、トランジスタＱ６２のベースとトランジスタＱ６１のコレクタとは後段アンプ４５ＢのトランジスタＱ４１のコレクタに接続されている。更に、図１０に示すステリシスバッファアンプ１では、後段アンプ４５Ｂのスリープ移行ビット判定回路４５Ｂ１の出力には他のローパスフィルタ１７と他の差動増幅器１８とが接続され、スリープ検出回路４７の差動増幅器１３の出力にはＡＮＤ回路１９と他のローパスフィルタ１７とが接続されている。その他の図１０に示すヒステリシスバッファアンプ１の構成は、図８に示したヒステリシスバッファアンプ１の構成と同一である。

図１１は、図１０に示したヒステリシスバッファアンプ１の各部の信号波形を示す図である。

図１１でも、図９と同様に、信号波形図の時間Ｔ_３と時間Ｔ_４との間のスリープ期間が拡大されて示されている。図１１に示すように、フレームのペイロードデータフィールドの最終ビットの直後のビット期間でスリープ移行ビットがハイレベル“１”をアサートされるので、差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの非反転入力信号Ｂ＿Ｔと反転入力信号Ｂ＿Ｂとはそれぞれハイレベルとローレベルとなる。従って、後段差動アンプ４５Ｂでは、トランジスタＱ３２のベース電圧Ｖｂ３２とトランジスタＱ３１のベース電圧Ｖｂ３１とはそれぞれハイレベルとローレベルとなり、トランジスタＱ４１のベース電圧Ｖｂ４１とトランジスタＱ４２のベース電圧Ｖｂ４２とはそれぞれハイレベルとローレベルとなる。すると、トランジスタＱ３２のコレクタ電圧Ｖ３２とトランジスタＱ３１のコレクタ電圧Ｖ３１とはそれぞれローレベルとハイレベルとなって、トランジスタＱ４１のコレクタ電圧Ｖ４１とトランジスタＱ４２のコレクタ電圧Ｖ４２とはそれぞれローレベルとハイレベルとなる。その結果、スリープ期間の開始時間Ｔ_３の直前のスリープ移行ビットの期間では、スリープ移行ビット判定回路４５Ｂ１の相補出力信号としてのトランジスタＱ３１のコレクタ電圧Ｖ３１のハイレベルとトランジスタＱ４１のコレクタ電圧Ｖ４１のローレベルとの差電圧は差動型ラッチ回路のトランジスタＱ６１、Ｑ６２によってラッチされる。その結果、スリープ期間の開始時間Ｔ_３の直前のスリープ移行ビットの期間から終了時間Ｔ_４までの間に、スリープ移行ビット判定回路４５Ｂ１の相補出力信号としてのトランジスタＱ３１のコレクタ電圧Ｖ３１のハイレベルとトランジスタＱ４１のコレクタ電圧Ｖ４１のローレベルとの差電圧は、維持されることができる。

このようにスリープ期間の開始時間Ｔ_３の直前のスリープ移行ビットの期間から終了時間Ｔ_４までの間の長期間に維持されるトランジスタＱ３１、Ｑ４１のコレクタ電圧Ｖ３１、Ｖ４１の差電圧は他のローパスフィルタ１７と他の差動増幅器１８とに供給されるので、他の差動増幅器１８からスリープ移行検出出力信号Ｌspが長期間の間に生成される。

一方、後段差動アンプ４５Ｂのスリープ期間のトランジスタＱ３２のコレクタ電圧Ｖ３２のローレベルとトランジスタＱ４２のコレクタ電圧Ｖ４２のローレベルに応答するスリープ検出回路４７の差動増幅器１３の出力には、ＡＮＤ回路１９と他のローパスフィルタ１７が接続されている。従って、スリープ期間でローパスフィルタ１２の差動出力信号ＬＰ＿Ｔ、ＬＰ＿Ｂはそれぞれハイレベルとローレベルとなり、差動増幅器１３の出力端子からスリープ検出出力信号ＬＰ＿Ｏｕｔもハイレベルとなる。スリープ検出回路４７の差動増幅器１３の出力端子からのスリープ検出出力信号ＬＰ＿Ｏｕｔと他の差動増幅器１８からスリープ移行検出出力信号ＬspとがＡＮＤ回路１９に入力されるので、ＡＮＤ回路１９の出力端子からはスリープ期間においてハイレベルのスリープ信号を生成することができる。

《クロック選択部》
図１２は、図１から図４までに説明した本発明の実施の形態によるスレーブデバイス９として構成された半導体集積回路のデータサンプリングユニット４のクロック選択部２の構成を示す図である。

図１２に示すように、クロック選択部２は、クロック選択回路２８と、シリアル・パラレル変換回路２６と、リファレンスクロック生成回路２７とを含んでいる。また更にクロック選択回路２８は、複数のデータサンプリング回路２１、２２、２３、２４とクロック選択データ判定回路２５とを含んでいる。

クロック選択部２の４つのデータサンプリング回路２１、２２、２３、２４には、０度、９０度、１８０度、２７０度と位相の異なる４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４がそれぞれ供給される。これらのクロック信号の周波数は、低速データ通信で２６ＭＨｚ、高速データ通信で３１２ＭＨｚに設定される。また更に、クロック選択部２の４つのデータサンプリング回路２１、２２、２３、２４には、送信フレームの１６ビットの同期フィールドの相補データｄａｔａ＿Ｔ、ｄａｔａ＿Ｂが共通に供給される。特に１６ビットの同期フィールドのデータｄａｔａ＿Ｔの最初の４ビット“１０１０”が、クロック選択部２の４つのデータサンプリング回路２１、２２、２３、２４に共通に供給される。従って、クロック選択部２のクロック選択データ判定回路２５は、位相の異なる４個のクロック信号ＣＬＫ１〜ＣＬＫ４から最初の４ビット“１０１０”の各ビットパルス幅の略中間の位置に立ち上がりエッジを有するクロック信号を適切な位相の基準クロック信号ＣＬＫとして選択するためのクロック選択信号ＳＥＬ１〜ＳＥＬ４を生成するものである。クロック選択データ判定回路２５から生成されるクロック選択信号ＳＥＬ１〜ＳＥＬ４がリファレンスクロック生成回路２７に供給されることによって、リファレンスクロック生成回路２７から基準クロック信号ＣＬＫが生成される。シリアル・パラレル変換回路２６には、リファレンスクロック生成回路２７から生成される基準クロック信号ＣＬＫと４つのデータサンプリング回路２１〜２４のデータとが供給されている。シリアル・パラレル変換回路２６から生成される４ビットのパラレルデータｄａｔａ＿０、ｄａｔａ＿１、ｄａｔａ＿２、ｄａｔａ＿３が、同期／ヘッダー／ペイロード検出部３に供給される。

以下に、クロック選択部２の構成と動作とを、詳細に説明する。

図１２のクロック選択部２のクロック選択回路２８は、４つのデータサンプリング回路２１、２２、２３、２４とクロック選択データ判定回路２５とを含んでいる。

クロック選択部２の４つのデータサンプリング回路２１、２２、２３、２４には、０度、９０度、１８０度、２７０度と位相の異なる４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４がそれぞれ供給される。

第１のデータサンプリング回路２１は、４個の直列接続されたフリップフロップ２９、３０、３１、３２を含み、４個のフリップフロップ２９、３０、３１、３２のトリガ入力端子には位相が０度の第１クロック信号ＣＬＫ１が共通に供給される。第１段目のフリップフロップ２９のデータ入力端子には送信フレームの１６ビットの同期フィールドの相補データｄａｔａ＿Ｔ、ｄａｔａ＿Ｂが供給され、第１段目のフリップフロップ２９のデータ出力端子は第２段目のフリップフロップ３０のデータ入力端子に接続されている。第２段目のフリップフロップ３０のデータ出力端子は第３段目のフリップフロップ３１のデータ入力端子に接続され、第３段目のフリップフロップ３１のデータ出力端子は第４段目のフリップフロップ３２のデータ入力端子に接続されている。第１のデータサンプリング回路２１の４個の直列接続されたフリップフロップ２９、３０、３１、３２の４個の出力信号は、クロック選択データ判定回路２５中の第１データ判定回路２５１に供給される一方、シリアル・パラレル変換回路２６にも供給されている。

第２のデータサンプリング回路２２も、４個の直列接続されたフリップフロップ３３、３４、３５、３６を含み、４個のフリップフロップ３３、３４、３５、３６のトリガ入力端子には位相９０度の第２クロック信号ＣＬＫ２が共通に供給される。第１段目のフリップフロップ３３のデータ入力端子には送信フレームの１６ビットの同期フィールドの相補データｄａｔａ＿Ｔ、ｄａｔａ＿Ｂが供給され、第１段目のフリップフロップ３３のデータ出力端子は第２段目のフリップフロップ３４のデータ入力端子に接続されている。第２段目のフリップフロップ３４のデータ出力端子は第３段目のフリップフロップ３５のデータ入力端子に接続され、第３段目のフリップフロップ３５のデータ出力端子は第４段目のフリップフロップ３６のデータ入力端子に接続されている。第２のデータサンプリング回路２２の４個の直列接続されたフリップフロップ３３、３４、３５、３６の４個の出力信号は、クロック選択データ判定回路２５中の第２データ判定回路２５２に供給される一方、シリアル・パラレル変換回路２６にも供給されている。

第３のデータサンプリング回路２３も、４個の直列接続されたフリップフロップ３７、３８、３９、４０を含み、４個のフリップフロップ３７、３８、３９、４０のトリガ入力端子には位相が１８０度の第３クロック信号ＣＬＫ３が共通に供給される。第１段目のフリップフロップ３７のデータ入力端子には送信フレームの１６ビットの同期フィールドの相補データｄａｔａ＿Ｔ、ｄａｔａ＿Ｂが供給され、第１段目のフリップフロップ３７のデータ出力端子は第２段目のフリップフロップ３８のデータ入力端子に接続されている。第２段目のフリップフロップ３８のデータ出力端子は第３段目のフリップフロップ３９のデータ入力端子に接続され、第３段目のフリップフロップ３９のデータ出力端子は第４段目のフリップフロップ４０のデータ入力端子に接続されている。第３のデータサンプリング回路２３の４個の直列接続されたフリップフロップ３７、３８、３９、４０の４個の出力信号は、クロック選択データ判定回路２５中の第３データ判定回路２５３に供給される一方、シリアル・パラレル変換回路２６にも供給されている。

第４のデータサンプリング回路２４も、４個の直列接続されたフリップフロップ４１、４２、４３、４４を含み、４個のフリップフロップ４１、４２、４３、４４のトリガ入力端子には位相が２７０度の第４クロック信号ＣＬＫ４が共通に供給される。第１段目のフリップフロップ４１のデータ入力端子には送信フレームの１６ビットの同期フィールドの相補データｄａｔａ＿Ｔ、ｄａｔａ＿Ｂが供給され、第１段目のフリップフロップ４１のデータ出力端子は第２段目のフリップフロップ４２のデータ入力端子に接続されている。第２段目のフリップフロップ４２のデータ出力端子は第３段目のフリップフロップ４３のデータ入力端子に接続され、第３段目のフリップフロップ４３のデータ出力端子は第４段目のフリップフロップ４４のデータ入力端子に接続されている。第４のデータサンプリング回路２４の４個の直列接続されたフリップフロップ４１、４２、４３、４４の４個の出力信号は、クロック選択データ判定回路２５中の第４データ判定回路２５４に供給される一方、シリアル・パラレル変換回路２６にも供給されている。

クロック選択データ判定回路２５の第１データ判定回路２５１は、第１段ＮＯＲ回路２５１１と、第２段ＯＲ回路２５１２と、第３段フリップフロップ２５１３と、第４段ＡＮＤ回路２５１４と、第５段フリップフロップ２５１５とを含んでいる。第１段ＮＯＲ回路２５１１には、第１のデータサンプリング回路２１の４個の直列接続されたフリップフロップ２９、３０、３１、３２の４個の出力信号ＤＦＦ１Ａ〜ＤＦＦ１Ｄと第２データ判定回路２５２の第３段フリップフロップ２５２３の出力信号とが供給される。第２段ＯＲ回路２５１２には第１段ＮＯＲ回路２５１１の出力信号ＣＰ１と第３段フリップフロップ２５１３の出力信号とが供給され、第２段ＯＲ回路２５１２の出力信号は第３段フリップフロップ２５１３のデータ入力端子に供給される。第４段ＡＮＤ回路２５１４には第３段フリップフロップ２５１３の出力信号と第２データ判定回路２５２の第３段フリップフロップ２５２３の出力信号と第３データ判定回路２５３の第３段フリップフロップ２５３３の出力信号とが供給され、第４段ＡＮＤ回路２５１４の出力信号は第５段フリップフロップ２５１５のデータ入力端子に供給される。第５段フリップフロップ２５１５のトリガ入力端子には位相が０度の第１クロック信号ＣＬＫ１の反転信号が供給されることによって、第５段フリップフロップ２５１５の出力端子からは第３クロック信号ＣＬＫ３を基準クロック信号ＣＬＫとして選択するための第３クロック信号選択信号ＳＥＬ３が生成される。

クロック選択データ判定回路２５の第２データ判定回路２５２は、第１段ＮＯＲ回路２５２１と、第２段ＯＲ回路２５２２と、第３段フリップフロップ２５２３と、第４段ＡＮＤ回路２５２４と、第５段フリップフロップ２５２５とを含んでいる。第１段ＮＯＲ回路２５２１には、第２のデータサンプリング回路２２の４個の直列接続されたフリップフロップ３３、３４、３５、３６の４個の出力信号ＤＦＦ２Ａ〜ＤＦＦ２Ｄと第３データ判定回路２５３の第３段フリップフロップ２５３３の出力信号とが供給される。第２段ＯＲ回路２５２２には第１段ＮＯＲ回路２５２１の出力信号ＣＰ２と第３段フリップフロップ２５２３の出力信号とが供給され、第２段ＯＲ回路２５２２の出力信号は第３段フリップフロップ２５２３のデータ入力端子に供給される。第４段ＡＮＤ回路２５２４には第３段フリップフロップ２５２３の出力信号と第３データ判定回路２５３の第３段フリップフロップ２５３３の出力信号と第４データ判定回路２５４の第３段フリップフロップ２５４３の出力信号とが供給され、第４段ＡＮＤ回路２５２４の出力信号は第５段フリップフロップ２５２５のデータ入力端子に供給される。第５段フリップフロップ２５２５のトリガ入力端子には位相９０度の第２クロック信号ＣＬＫ２の反転信号が供給されることによって、第５段フリップフロップ２５２５の出力端子からは第４クロック信号ＣＬＫ４を基準クロック信号ＣＬＫとして選択するための第４クロック信号選択信号ＳＥＬ４が生成される。

クロック選択データ判定回路２５の第３データ判定回路２５３は、第１段ＮＯＲ回路２５３１と、第２段ＯＲ回路２５３２と、第３段フリップフロップ２５３３と、第４段ＡＮＤ回路２５３４と、第５段フリップフロップ２５３５とを含んでいる。第１段ＮＯＲ回路２５３１には、第３のデータサンプリング回路２３の４個の直列接続されたフリップフロップ３７、３８、３９、４０の４個の出力信号ＤＦＦ３Ａ〜ＤＦＦ３Ｄと第４データ判定回路２５４の第３段フリップフロップ２５４３の出力信号とが供給される。第２段ＯＲ回路２５３２には第１段ＮＯＲ回路２５３１の出力信号ＣＰ３と第３段フリップフロップ２５３３の出力信号とが供給され、第２段ＯＲ回路２５３２の出力信号は第３段フリップフロップ２５３３のデータ入力端子に供給される。第４段ＡＮＤ回路２５３４には第３段フリップフロップ２５３３の出力信号と第４データ判定回路２５４の第３段フリップフロップ２５４３の出力信号と第１データ判定回路２５１の第３段フリップフロップ２５１３の出力信号とが供給され、第４段ＡＮＤ回路２５３４の出力信号は第５段フリップフロップ２５３５のデータ入力端子に供給される。第５段フリップフロップ２５３５のトリガ入力端子には位相１８０度の第３クロック信号ＣＬＫ３の反転信号が供給されることによって、第５段フリップフロップ２５３５の出力端子からは第１クロック信号ＣＬＫ１を基準クロック信号ＣＬＫとして選択するための第１クロック信号選択信号ＳＥＬ１が生成される。

クロック選択データ判定回路２５の第４データ判定回路２５４は、第１段ＮＯＲ回路２５４１と、第２段ＯＲ回路２５４２と、第３段フリップフロップ２５４３と、第４段ＡＮＤ回路２５４４と、第５段フリップフロップ２５４５とを含んでいる。第１段ＮＯＲ回路２５４１には、第４のデータサンプリング回路２４の４個の直列接続されたフリップフロップ４１、４２、４３、４４の４個の出力信号ＤＦＦ４Ａ〜ＤＦＦ４Ｄと第１データ判定回路２５１の第３段フリップフロップ２５１３の出力信号とが供給される。第２段ＯＲ回路２５４２には第１段ＮＯＲ回路２５４１の出力信号ＣＰ４と第３段フリップフロップ２５４３の出力信号とが供給され、第２段ＯＲ回路２５４２の出力信号は第３段フリップフロップ２５４３のデータ入力端子に供給される。第４段ＡＮＤ回路２５４４には第３段フリップフロップ２５４３の出力信号と第１データ判定回路２５１の第３段フリップフロップ２５１３の出力信号と第２データ判定回路２５２の第３段フリップフロップ２５２３の出力信号とが供給され、第４段ＡＮＤ回路２５４４の出力信号は第５段フリップフロップ２５４５のデータ入力端子に供給される。第５段フリップフロップ２５４５のトリガ入力端子には位相２７０度の第４クロック信号ＣＬＫ４の反転信号が供給されることによって、第５段フリップフロップ２５４５の出力端子からは第２クロック信号ＣＬＫ２を基準クロック信号ＣＬＫとして選択するための第２クロック信号選択信号ＳＥＬ２が生成される。

図１３は、図１２に示したデータサンプリングユニット４のクロック選択部２の各部の信号波形を示す図である。

図１３では、１６ビットの同期フィールドのデータｄａｔａ＿Ｔの最初の４ビット“１０１０”の位相に対して、第１クロック信号ＣＬＫ１の位相と第２クロック信号ＣＬＫ２の位相と第３クロック信号ＣＬＫ３の位相と第４クロック信号ＣＬＫ４の位相とが示されている。

また、図１３では、第１クロック信号ＣＬＫ１の位相に応答する第１データ判定回路２５１の４個の直列接続されたフリップフロップの４個の出力信号ＤＦＦ１Ａ、ＤＦＦ１Ｂ、ＤＦＦ１Ｃ、ＤＦＦ１Ｄの波形が示され、第２クロック信号ＣＬＫ２の位相に応答する第２データ判定回路２５２の４個の直列接続されたフリップフロップの４個の出力信号ＤＦＦ２Ａ、ＤＦＦ２Ｂ、ＤＦＦ２Ｃ、ＤＦＦ２Ｄの波形が示され、第３クロック信号ＣＬＫ３の位相に応答する第３データ判定回路２５３の４個の直列接続されたフリップフロップの４個の出力信号ＤＦＦ３Ａ、ＤＦＦ３Ｂ、ＤＦＦ３Ｃ、ＤＦＦ３Ｄの波形が示され、第４クロック信号ＣＬＫ４の位相に応答する第４データ判定回路２５４の４個の直列接続されたフリップフロップの４個の出力信号ＤＦＦ４Ａ、ＤＦＦ４Ｂ、ＤＦＦ４Ｃ、ＤＦＦ４Ｄの波形が示されている。

また更に、図１３では、第１のデータサンプリング回路２１の４個の直列接続されたフリップフロップ２９、３０、３１、３２の４個の出力信号ＤＦＦ１Ａ〜ＤＦＦ１Ｄと第２データ判定回路２５２の第３段フリップフロップ２５２３の出力信号とが供給される第１データ判定回路２５１の第１段ＮＯＲ回路２５１１の出力信号ＣＰ１の波形が示されている。１６ビットの同期フィールドの最初の４ビット“１０１０”と第１クロック信号ＣＬＫ１のローレベルからハイレベルへの立ち上がりエッジとに応答して第１データ判定回路２５１の第１段ＮＯＲ回路２５１１の出力信号ＣＰ１は、ローレベルからハイレベルへ変化する。すなわち、この時には、第１段ＮＯＲ回路２５１１は５入力信号のオールゼロを検出するので、第１段ＮＯＲ回路２５１１の出力信号ＣＰ１はハイレベルとなる。

同様に図１３では、第２クロック信号ＣＬＫ２のローレベルからハイレベルへの立ち上がりエッジに応答して第２データ判定回路２５２の第１段ＮＯＲ回路２５２１の出力信号ＣＰ２がローレベルからハイレベルへ変化することが示され、第３クロック信号ＣＬＫ３のローレベルからハイレベルへの立ち上がりエッジに応答して第３データ判定回路２５３の第１段ＮＯＲ回路２５３１の出力信号ＣＰ３が同様にローレベルからハイレベルへ変化することが示されている。

それに対して図１３に示すように、第４クロック信号ＣＬＫ２のローレベルからハイレベルへの立ち上がりエッジに応答して第４データ判定回路２５４の第１段ＮＯＲ回路２５２４の出力信号ＣＰ４はローレベルに維持されており、ハイレベルへ変化することはない。これは、第４データ判定回路２５４の第１段ＮＯＲ回路２５４１には第１データ判定回路２５１の第３段フリップフロップ２５１３のハイレベルの出力信号が供給されているので、第４データ判定回路２５４の第１段ＮＯＲ回路２５４１は５入力信号のオールゼロを検出することができないためである。

第１データ判定回路２５１の第１段ＮＯＲ回路２５１１の出力信号ＣＰ１のハイレベルは第１クロック信号ＣＬＫ１のローレベルからハイレベルへの立ち上がりエッジに応答して第３段フリップフロップ２５１３にラッチされるので、第３段フリップフロップ２５１３の出力信号ＣＯＭＰ１もそのタイミングでローレベルからハイレベルへ変化する。同様に第２データ判定回路２５２の第１段ＮＯＲ回路２５２１の出力信号ＣＰ２のハイレベルは第２クロック信号ＣＬＫ２のローレベルからハイレベルへの立ち上がりエッジに応答して第３段フリップフロップ２５２３にラッチされるので、第３段フリップフロップ２５２３の出力信号ＣＯＭＰ２もそのタイミングでローレベルからハイレベルへ変化する。また更に、同様に第３データ判定回路２５３の第１段ＮＯＲ回路２５３１の出力信号ＣＰ３のハイレベルの第３クロック信号ＣＬＫ３のローレベルからハイレベルへの立ち上がりエッジに応答して第３段フリップフロップ２５３３にラッチされるので、第３段フリップフロップ２５３３の出力信号ＣＯＭＰ３もそのタイミングでローレベルからハイレベルへ変化する。しかし、第４データ判定回路２５４の第１段ＮＯＲ回路２５４１のローレベルに維持された出力信号ＣＰ４も第４クロック信号ＣＬＫ４のローレベルからハイレベルへの立ち上がりエッジに応答して第３段フリップフロップ２５４３にラッチされ、第３段フリップフロップ２５４３の出力信号ＣＯＭＰ４もローレベルに維持される。

第１データ判定回路２５１の第４段ＡＮＤ回路２５１４は、第３段フリップフロップ２５１３の出力信号ＣＯＭＰ１の反転信号と第２データ判定回路２５２の第３段フリップフロップ２５２３の出力信号ＣＯＭＰ２と第３データ判定回路２５３の第３段フリップフロップ２５３３の出力信号ＣＯＭＰ３とのＡＮＤ信号処理によるデコードを実行する。また、第２データ判定回路２５２の第４段ＡＮＤ回路２５２４も、第３段フリップフロップ２５２３の出力信号ＣＯＭＰ２の反転信号と第３データ判定回路２５３の第３段フリップフロップ２５３３の出力信号ＣＯＭＰ３と第４データ判定回路２５４の第３段フリップフロップ２５４３の出力信号ＣＯＭＰ４とのＡＮＤ信号処理によるデコードを実行する。また、第３データ判定回路２５３の第４段ＡＮＤ回路２５３４も、第３段フリップフロップ２５３３の出力信号ＣＯＭＰ３の反転信号と第４データ判定回路２５４の第３段フリップフロップ２５４３の出力信号ＣＯＭＰ４と第１データ判定回路２５１の第３段フリップフロップ２５１３の出力信号ＣＯＭＰ１とのＡＮＤ信号処理によるデコードを実行する。また、第４データ判定回路４５４の第４段ＡＮＤ回路２５４４も、第３段フリップフロップ２５４３の出力信号ＣＯＭＰ４の反転信号と第１データ判定回路２５１の第３段フリップフロップ２５１３の出力信号ＣＯＭＰ１と第２データ判定回路２５２の第３段フリップフロップ２５２３の出力信号ＣＯＭＰ２とのＡＮＤ信号処理によるデコードを実行する。

第１データ判定回路２５１では、第４段ＡＮＤ回路２５１４の出力信号ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ３のＡＮＤデコード出力は、第１データ判定回路２５１の第５段フリップフロップ２５１５のトリガ入力端子に供給される第１クロック信号ＣＬＫ１の反転信号のローレベルからハイレベルへの変化のタイミングＴ_９で第５段フリップフロップ２５１５にラッチされる。このタイミングＴ_９では、出力信号ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ３の３個の黒丸が、破線２５１５によって囲まれている。また第５段フリップフロップ２５１５の出力端子から、第３クロック信号ＣＬＫ３を基準クロック信号ＣＬＫとして選択するための第３クロック信号選択信号ＳＥＬ３が生成される。

また第２データ判定回路２５２では、第４段ＡＮＤ回路２５２４の出力信号ＣＯＭＰ２、ＣＯＭＰ３、ＣＯＭＰ４のＡＮＤデコード出力は、第２データ判定回路２５２の第５段フリップフロップ２５２５のトリガ入力端子に供給される第２クロック信号ＣＬＫ２の反転信号のローレベルからハイレベルへの変化のタイミングＴ_１０で第５段フリップフロップ２５２５にラッチされる。このタイミングＴ_１０では、出力信号ＣＯＭＰ２、ＣＯＭＰ３、ＣＯＭＰ４の３個の黒丸が、破線２５２５によって囲まれている。また第５段フリップフロップ２５２５の出力端子から、第４クロック信号ＣＬＫ４を基準クロック信号ＣＬＫとして選択するための第４クロック信号選択信号ＳＥＬ４が生成される。

更に第３データ判定回路２５３では、第４段ＡＮＤ回路２５３４の出力信号ＣＯＭＰ１、ＣＯＭＰ３、ＣＯＭＰ４のＡＮＤデコード出力は、第３データ判定回路２５３の第５段フリップフロップ２５３５のトリガ入力端子に供給される第３クロック信号ＣＬＫ３の反転信号のローレベルからハイレベルへの変化のタイミングＴ_１１で第５段フリップフロップ２５３５にラッチされる。このタイミングＴ_１１では、出力信号ＣＯＭＰ１、ＣＯＭＰ３、ＣＯＭＰ４の３個の黒丸が、破線２５３５によって囲まれている。また第５段フリップフロップ２５３５の出力端子から、第１クロック信号ＣＬＫ１を基準クロック信号ＣＬＫとして選択するための第１クロック信号選択信号ＳＥＬ１が生成される。

また第４データ判定回路２５４では、第４段ＡＮＤ回路２４４４の出力信号ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ４のＡＮＤデコード出力は、第４データ判定回路２５４の第５段フリップフロップ２５４５のトリガ入力端子に供給される第４クロック信号ＣＬＫ４の反転信号のローレベルからハイレベルへの変化のタイミングＴ_１２で第５段フリップフロップ２５４５にラッチされる。このタイミングＴ_１２では、出力信号ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ４の３個の黒丸が、破線２５４５によって囲まれている。また第５段フリップフロップ２５４５の出力端子から、第２クロック信号ＣＬＫ２を基準クロック信号ＣＬＫとして選択するための第２クロック信号選択信号ＳＥＬ２が生成される。

図１３に示した４ビット“１０１０”の位相と４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相の関係の場合には、第４データ判定回路２５４の第５段フリップフロップ２５４５の出力端子から第２クロック信号ＣＬＫ２を基準クロック信号ＣＬＫとして選択するためのハイレベルの第２クロック信号選択信号ＳＥＬ２が生成される。それは、破線２５４５のタイミングＴ_１２では、第４データ判定回路２５４の第４段ＡＮＤ回路２５４４の３入力信号としての出力信号ＣＯＭＰ１と出力信号ＣＯＭＰ２と反転出力信号ＣＯＭＰ４とが全てハイレベルとなるためである。

従って、クロック選択データ判定回路２５によって生成されるハイレベルの第２クロック信号選択信号ＳＥＬ２がリファレンスクロック生成回路２７に供給されることにより、リファレンスクロック生成回路２７は４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４から第２クロック信号ＣＬＫ２を基準クロック信号ＣＬＫとして選択するものである。

一方、シリアル・パラレル変換回路２６には、第１のデータサンプリング回路２１は、第１のデータサンプリング回路２１の４個の直列接続されたフリップフロップ２９〜３２の出力端子と第２のデータサンプリング回路２２の４個の直列接続されたフリップフロップ３３〜３６の出力端子と第３のデータサンプリング回路２３の４個の直列接続されたフリップフロップ３７〜４０の出力端子と第３のデータサンプリング回路２３の４個の直列接続されたフリップフロップ４１〜４４の出力端子と接続されている。従って、シリアル・パラレル変換回路２６では、４個のクロック信号ＣＬＫ１〜ＣＬＫ４によってサンプリングされた４種類の１６ビットの同期フィールドのデータｄａｔａ＿Ｔの最初の４ビット“１０１０”が供給され、その後４個のクロック信号ＣＬＫ１〜ＣＬＫ４によってサンプリングされた４種類の同期パターンの後続ビット“１０００”も供給されている。

従って、クロック選択データ判定回路２５とリファレンスクロック生成回路２７とによって第２クロック信号ＣＬＫ２が基準クロック信号ＣＬＫとして選択されることによって、基準クロック信号ＣＬＫとして選択された第２クロック信号ＣＬＫ２に応答してシリアル・パラレル変換回路２６は後続ビット“１０００”を変換した４ビットのパラレルデータｄａｔａ＿０、ｄａｔａ＿１、ｄａｔａ＿２、ｄａｔａ＿３を同期／ヘッダー／ペイロード検出部３に供給するようになる。

更に、クロック選択データ判定回路２５の第４データ判定回路２５４の出力端子から第２クロック信号ＣＬＫ２を基準クロック信号ＣＬＫとして選択するためのハイレベルの第２クロック信号選択信号ＳＥＬ２が生成されると、クロック選択データ判定回路２５から生成される複数のサンプリング回路選択信号は、クロック選択部２の４つのデータサンプリング回路２１、２２、２３、２４の中から第２のデータサンプリング回路２２のみ活性化する一方その他のデータサンプリング回路２１、２３、２４を非活性化するものである。このようにして、第２クロック信号ＣＬＫ２が基準クロック信号ＣＬＫとして選択された後、クロック選択部２での不必要な電力消費を削減することができる。

以上説明したように、規格ＤｉｇＲＦ ｖ３により規定された送信データのフレームに含まれる同期フィールドを構成する１６ビットの所定コード“１０１０１００００１００１０１１”の同期パターンの最初の４ビット“１０１０”を使用するだけで、データサンプリングユニット４のクロック選択部２は、４個のクロック信号ＣＬＫ１〜ＣＬＫ４から適切なクロック信号を基準クロック信号ＣＬＫとして選択することができる。その結果、４つのデータサンプリング回路２１、２２、２３、２４のフリップフロップＤＦＦ２９〜４４の個数を大幅に削減でき、またクロック選択部２の消費電力とチップ占有面積の大幅な削減が可能となる。

一方、リファレンスクロック生成回路２７では、クロック選択回路２８で選択された基準クロック信号を基に基準クロック信号を立ち下がりエッジで同期することによって２分周した基準クロック信号ＣＬＫを生成している。図１３の下にも、基準クロック信号ＣＬＫとして選択された第２クロック信号ＣＬＫ２の立ち下がりエッジの２分周により生成された基準クロック信号ＣＬＫの波形が示されている。

従って、シリアル・パラレル変換回路２６では２分周された基準クロック信号ＣＬＫに基づいて同期フィールドの後続ビットやヘッダーフィールドデータやペイロードフィールドのデータが変換されて４ビットのパラレルデータｄａｔａ＿０、ｄａｔａ＿１、ｄａｔａ＿２、ｄａｔａ＿３が同期／ヘッダー／ペイロード検出部３に供給されるようになる。

一方、図１２に示したデータサンプリングユニット４のクロック選択部２のクロック選択回路２８では、４つのデータサンプリング回路２１、２２、２３、２４が基準クロック信号の選択とシリアル・パラレル変換とに共用されることで、データサンプリングユニット４の回路規模の縮小が可能となる。また、入力シリアルデータｄａｔａ＿Ｔ、ｄａｔａ＿Ｂを４ビットのパラレルデータｄａｔａ＿０、ｄａｔａ＿１、ｄａｔａ＿２、ｄａｔａ＿３に変換することで、後段回路の同期／ヘッダー／ペイロード検出部３でのデータサンプリングクロック信号の周波数を下げることが可能となり、回路設計が容易となる。

図１４は、図１３に示した信号波形図と比較して４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４に対して１６ビットの同期フィールドの最初の４ビット“１０１０”の位相が少し遅延した場合の図１２のデータサンプリングユニット４のクロック選択部２の各部の信号波形を示す図である。

図１４の場合は、最初の４ビット“１０１０”の位相が少し遅延しているので、第２クロック信号ＣＬＫ２に応答する第２データ判定回路２５２が最初に最初の４ビット“１０１０”を検出する。すなわち、１６ビットの同期フィールドの最初の４ビット“１０１０”と第２クロック信号ＣＬＫ１のローレベルからハイレベルへの立ち上がりエッジに応答して第２データ判定回路２５２の第１段ＮＯＲ回路２５２１の出力信号ＣＰ２は、ローレベルからハイレベルへ変化する。すなわち、この時には、第１段ＮＯＲ回路２５２１は５入力信号のオールゼロを検出するので、第１段ＮＯＲ回路２５２１の出力信号ＣＰ２はハイレベルとなる。その後、第３データ判定回路２５３の第１段ＮＯＲ回路２５３１の出力信号ＣＰ３と第４データ判定回路２４３の第１段ＮＯＲ回路２５４１の出力信号ＣＰ４とが、続々と、ローレベルからハイレベルへ変化する。しかし、第１データ判定回路２５１の第１段ＮＯＲ回路２５１１の出力信号ＣＰ１はローレベルに維持されており、ハイベルに変化することはない。これは、第１データ判定回路２５１の第１段ＮＯＲ回路２５１１には第１データ判定回路２５２の第３段フリップフロップ２５２３のハイレベルの出力信号が供給されているので、第１データ判定回路２５１の第１段ＮＯＲ回路２５１１は５入力信号のオールゼロを検出することができないためである。

図１４に示した４ビット“１０１０”の位相と４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相の関係の場合には、第１データ判定回路２５４の第５段フリップフロップ２５４５の出力端子から第３クロック信号ＣＬＫ３を基準クロック信号ＣＬＫとして選択するためのハイレベルの第３クロック信号選択信号ＳＥＬ３が生成される。それは、破線２５１５のタイミングＴ_９では、第１データ判定回路２５１の第４段ＡＮＤ回路２５１４の３入力信号としての反転出力信号ＣＯＭＰ１と出力信号ＣＯＭＰ２と出力信号ＣＯＭＰ３とが全てハイレベルとなるためである。

従って、クロック選択データ判定回路２５によって生成されるハイレベルの第３クロック信号選択信号ＳＥＬ３がリファレンスクロック生成回路２７に供給されることにより、リファレンスクロック生成回路２７は４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４から第３クロック信号ＣＬＫ３を基準クロック信号ＣＬＫとして選択するものである。

以上説明したように、図１２に示したデータサンプリングユニット４のクロック選択部２を使用することにより、１６ビットの同期フィールドの最初の４ビット“１０１０”の位相のタイミングに対して適切な位相を持つクロック信号を４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４から基準クロック信号ＣＬＫとして選択することが可能となるものである。

《同期／ヘッダー／ペイロード検出部》
図１２のクロック選択部２のシリアル・パラレル変換回路２６で変換された４ビットのパラレルデータｄａｔａ＿０、ｄａｔａ＿１、ｄａｔａ＿２、ｄａｔａ＿３は基準クロック信号ＣＬＫと伴に図４に示すように同期／ヘッダー／ペイロード検出部３に供給される。同期／ヘッダー／ペイロード検出部３では、まず、同期フィールドを構成する１６ビットの残り１２ビット“１００００１００１０１１”が正常に転送されているかの精密な同期判定を実行する。

同期フィールドを構成する１６ビットの残り１２ビットが正常に転送されていなかった場合には、同期／ヘッダー／ペイロード検出部３からはクロックリセット信号CLK_resetが出力される。クロックリセット信号CLK_resetはクロック選択部２へ供給され、クロック選択部２は内部の情報を初期化して、同期フィールドを構成する１６ビットの最初の４ビットによる同期判定と基準クロック信号の選択との処理を再実行するものである。

同期フィールドを構成する１６ビットの残り１２ビットが正常に転送された場合には、同期／ヘッダー／ペイロード検出部３はまずヘッダーフィールドのデータの読み出し動作を実行する。ペイロードフィールドは８ビット、３２ビット、６４ビット、９６ビット、１２８ビット、２５６ビット、５１２ビットの７種類のデータサイズを持っている。ペイロードフィールドに含まれる所定のデータサイズのペイロードデータの全てのデータメモリ部７１への格納が完了したタイミングで、同期／ヘッダー／ペイロード検出部３はデータエンド信号を発生する。このデータエンド信号は、クロック選択部２とスリープ判定部６とに供給される。クロック選択部２ではデータエンド信号が供給されると、同期判定や基準クロック信号の選択等のクロック選択部２の内部の情報が初期化される。

《スリープ判定部》
既に説明したように、図４に示すＬＶＤＳインタフェース５のスリープ判定部６はヒステリシスバッファアンプ１からのスリープ信号と同期／ヘッダー／ペイロード検出部３からのデータエンド信号に応答して、スリープ移行信号を生成する。このスリープ移行信号はクロック選択部２と同期／ヘッダー／ペイロード検出部３とデータメモリ部７１に供給され、これらの回路はスリープモードとなって低消費電力状態となる。クロック選択部２と同期／ヘッダー／ペイロード検出部３とデータメモリ部７１のスリープモードは、例えばこれらの回路に供給される内部電源電圧を遮断することによって実現されることができる。

《ＬＶＤＳインタフェースの動作シーケンス》
図１５は、図１から図１４までに説明した本発明の種々の実施の形態によってスレーブデバイス９として構成された半導体集積回路のＬＶＤＳインタフェース５の動作シーケンスを示した図である。

ステップＳ１に示す待ち受け状態で、規格ＤｉｇＲＦ ｖ３に準拠するディジタル送信ベースバンド信号がＬＶＤＳインタフェース５に入力される。待ち受け状態はスリープモードであるので、次のステップＳ２に移行するために、マスタデバイスは新しいフレームの同期シーケンスの最初のビットの開始前に少なくとも８ビット期間(高速クロックの場合)または１ビット期間(低速または中速クロックの場合)の間にローレベルのアクティブ移行ビットを供給するものである。

すると、スレーブデバイス９のＬＶＤＳインタフェース５はスリープモードからアクティブモードに遷移して、ステップＳ２のクロック選択の処理を実行する。ステップＳ２でのクロック選択では、上述のように１６ビットの同期フィールドの最初の４ビット“１０１０”の位相のタイミングに対して適切な位相を持つクロック信号が４個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４から基準クロック信号ＣＬＫとして選択されるものである。

ステップＳ２でのクロック選択の処理が完了すると、インタフェース５の動作はステップＳ３に移行する。ステップＳ３では、上述したようにクロック選択部２の４つのデータサンプリング回路２１、２２、２３、２４の中で基準クロック信号ＣＬＫとして選択されたクロックを生成するための１個のみが活性化され、他の不必要な３個を遮断によって非活性化することでクロック選択部２の不必要な電力消費を削減するものである。

ステップＳ３でのクロック選択部の低消費電力化処理が完了すると、インタフェース５の動作はステップＳ４に移行する。ステップＳ４では、上述したように、同期／ヘッダー／ペイロード検出部３は同期フィールドを構成する１６ビットの残り１２ビット“１００００１００１０１１”が正常に転送されているかの精密な同期判定を実行するものである。

ステップＳ４の判定で残り１２ビットが正常に転送されていなかった場合には、同期／ヘッダー／ペイロード検出部３からクロックリセット信号CLK_resetが出力されて、クロック選択部２の内部の情報が初期化される一方、同期フィールドを構成する１６ビットの最初の４ビットによる同期判定と基準クロック信号の選択との処理を再実行のためにステップＳ１に戻されるものである。

ステップＳ４の判定で残り１２ビットが正常に転送された場合には、インタフェース５の動作はステップＳ５に移行する。ステップＳ５では、上述したように同期／ヘッダー／ペイロード検出部３はヘッダーフィールドのデータおよびペイロードのフィールドのデータの読み出し動作を実行する。ペイロードフィールドは８ビット、３２ビット、６４ビット、９６ビット、１２８ビット、２５６ビット、５１２ビットの７種類のデータサイズを持っている。ペイロードフィールドに含まれる所定のデータサイズのペイロードデータの全てのデータメモリ部７１への格納が完了したタイミングで、同期／ヘッダー／ペイロード検出部３はデータエンド信号を発生する。すると、インタフェース５の動作はステップＳ６に移行する。

ステップＳ６では、インタフェース５のヒステリシスバッファアンプ１によるスリープ判定が実行される。すなわち、上述のようにヒステリシスバッファアンプ１の差動入力信号Ｂ＿Ｔ、Ｂ＿Ｂの差振幅電圧Ｖdiffが上記(１式)を満足するか否かがヒステリシスバッファアンプ１によって判定される。

この差振幅電圧Ｖdiffが上記(１式)を満足する場合には、インタフェース５の動作はステップＳ１の待ち受け状態のスリープモード状態に移行する。この差振幅電圧Ｖdiffが上記(１式)を満足しない場合には、インタフェース５の動作は再度ステップＳ６のスリープ判定の処理に戻るものである。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図６のヒステリシスバッファアンプ１のヒステリシス回路４５の前段差動アンプ４５Ａの２個の差動アンプＡ１、Ａ２は、ソース抵抗Ｒ１、Ｒ２によってオフセット特性を持つことに限定されるものではない。ソース抵抗以外の方法としては、トランジスタ対Ｑ１１、Ｑ１２とランジスタ対Ｑ２１、Ｑ２２との対ＭＯＳトランジスタのスレッシュホールド電圧をアンバランスにさせても良いし、対ＭＯＳトランジスタのコンダクタンスをアンバランスにさせても良い。

また、本発明の高速・低振幅差動信号のディジタルインタフェースのＬＶＤＳインタフェースは、ベースバンドＬＳＩからの差動ディジタルベースバンド信号が供給されるＲＦＩＣのみに限定されるものではなく、マスタデバイスから出力される高速・低振幅差動出力信号が供給されスープモードに制御される多くの用途に採用されるシステムＬＳＩとしてのスレーブデバイス一般に広く採用することができる。

図１は、本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路の構成を示す図である。 図２も、図１と同様に本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路の構成を示す図である。 図３も、図１および図２と同様に本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路の構成を示す図である。 図４も、図１、図２、図３と同様に本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路の構成を示す図である。 図５は、規格ＤｉｇＲＦ ｖ３によって規定された伝送データのフレームの構成を示す図である。 図６は、図１から図４までに説明した本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路のヒステリシスバッファアンプの基本的な構成を示す図である。 図７は、図６に示したヒステリシスバッファアンプの各部の信号波形を示す図である。 図８は、図１から図４までに説明した本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路のヒステリシスバッファアンプの基本的な構成を示す図である。 図９は、図８に示したヒステリシスバッファアンプの各部の信号波形を示す図である。 図１０は、スリープモード移行のためハイレベル“１”にアサートされるスリープ移行ビットを判定するためのスリープ移行ビット判定回路を図８に示すヒステリシスバッファアンプの後段アンプに付加した構成を示す図である。 図１１は、図１０に示したヒステリシスバッファアンプの各部の信号波形を示す図である。 図１２は、図１から図４までに説明した本発明の実施の形態によるスレーブデバイスとして構成された半導体集積回路のデータサンプリングユニットのクロック選択部の構成を示す図である。 図１３は、図１２に示したデータサンプリングユニットのクロック選択部の各部の信号波形を示す図である。 図１４は、図１３に示した信号波形図と比較して４個のクロック信号に対して１６ビットの同期フィールドの最初の４ビット“１０１０”の位相が少し遅延した場合の図１２のデータサンプリングユニットのクロック選択部の各部の信号波形を示す図である。 図１５は、図１から図１４までに説明した本発明の種々の実施の形態によってスレーブデバイスとして構成された半導体集積回路のＬＶＤＳインタフェースの動作シーケンスを示した図である。

符号の説明

１ ヒステリシスバッファアンプ
２ クロック選択部
３ 同期／ヘッダー／ペイロード検出部
４ データサンプリングユニット
５ ＬＶＤＳインタフェース
４５ ヒステリシス回路
４６ データ出力回路
４７ スリープ検出回路
７１ データメモリ部
７２ Ｄ／Ａ変換器
７３ Ｄ／Ａ変換器
７４ 送信電圧制御発振器
７５ ダイレクトアップコンバージョン送信回路
６ スリープ判定部
９ ＲＦＩＣ

Claims (18)

1. 外部から入力信号が供給される入力インタフェースと、前記入力インタフェースによる前記入力信号の受信により前記入力インタフェースから生成される信号データが供給される内部コア回路とを具備して、
   前記入力インタフェースは、ヒステリシス回路とデータサンプリングユニットとを含むものであり、
   前記入力インタフェースの前記ヒステリシス回路は第１入力スレッシュホールドと第２入力スレッシュホールドとを有することによって、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の所定の電圧範囲を有する前記入力信号を前記ヒステリシス回路はスリープ命令として検出するものであり、
   前記入力インタフェースの前記データサンプリングユニットは前記入力信号として供給される同期信号のデータパターンに従ってデータのサンプリングに適切なサンプリングクロック信号の位相を選択して、当該選択された位相を持つサンプリングクロック信号を使用することにより前記データサンプリングユニットは前記入力信号に含まれるペイロードデータをサンプリングするものであり、
   前記入力インタフェースの前記ヒステリシス回路が前記スリープ命令を検出した場合には、前記ヒステリシス回路から生成されるスリープ信号が前記内部コア回路に供給されて、前記スリープ信号に応答して前記内部コア回路はスリープモードに制御され、
   前記ヒステリシス回路から生成される前記スリープ信号が前記入力インタフェースの前記データサンプリングユニットにも供給されることによって、前記スリープ信号に応答して前記データサンプリングユニットはスリープモードに制御されることを特徴とする半導体集積回路。
2. 前記データサンプリングユニットは、複数のデータサンプリング回路とクロック選択データ判定回路とを含み、
   前記複数のデータサンプリング回路は、相互に位相の異なった複数のクロック信号によって前記同期信号の前記データパターンを並列にサンプリングするものであり、
   前記クロック選択データ判定回路は、前記複数のデータサンプリング回路から出力される複数の出力信号に応答して複数のクロック信号選択信号を生成することにより、前記ペイロードデータのサンプリングに使用する前記サンプリングクロック信号を生成するために前記複数のクロック信号から１つのクロック信号を基準クロック信号として選択するものであり、
   前記基準クロック信号の選択の後に、前記複数のデータサンプリング回路の中では前記選択された前記１つのクロック信号を生成するための１つのデータサンプリング回路が活性化される一方、選択されなかった他のクロック信号を生成するための他のデータサンプリング回路が非活性化されることを特徴とする請求項１に記載の半導体集積回路。
3. 前記データサンプリングユニットは前記サンプリングクロックによってサンプリングされた前記ペイロードデータをメモリに格納するものであり、
   前記メモリへの前記ペイロードデータの格納の完了に応答して、前記データサンプリングユニットはデータエンド信号を生成するものであり、
   前記入力インタフェースは、前記ヒステリシス回路から生成される前記スリープ信号と前記データサンプリングユニットから生成される前記データエンド信号とが供給されことによりスリープ移行信号を生成するスリープ判定回路を更に含むものであり、
   前記スリープ判定回路は、前記スリープ信号と前記データエンド信号との両者がアサートされることに応答して、前記スリープ移行信号をアサートするものであり、
   前記スリープ判定回路によってアサートされた前記スリープ移行信号に応答して、前記内部コア回路と前記データサンプリングユニットとは前記スリープモードに制御されることを特徴とする請求項２に記載の半導体集積回路。
4. 前記入力信号に含まれるヘッダーのデータサイズ情報に基づき、前記データサンプリングユニットは前記データエンド信号を生成することを特徴とする請求項３に記載の半導体集積回路。
5. 前記入力インタフェースの前記ヒステリシス回路にはスリープ移行ビット判定回路が接続され、
   前記スリープ移行ビット判定回路は、前記ペイロードデータの最終ビットの直後のビット期間でのスリープ移行ビットのレベルを判定することを特徴とする請求項３に記載の半導体集積回路。
6. 前記入力インタフェースは前記入力信号として差動入力信号が供給される差動信号インタフェースとして構成されたことを特徴とする請求項３に記載の半導体集積回路。
7. 前記入力インタフェースの前記ヒステリシス回路は、前記入力信号としての前記差動入力信号に応答する複数の差動アンプと、前記複数の差動アンプの少なくとも１つの差動アンプの差動出力信号に応答するスリープ検出回路とを含むものであり、
   それによって、前記入力インタフェースの前記ヒステリシス回路は、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の前記所定の電圧範囲を有する前記入力信号を前記スリープ命令として検出するウインドウコンパレータとして動作することを特徴とする請求項６に記載の半導体集積回路。
8. 前記差動信号インタフェースとして構成された前記入力インタフェースはディジタルインタフェースであり、前記ディジタルインタフェースには差動ディジタルベースバンド信号が供給され、
   前記差動ディジタルベースバンド信号は、前記入力インタフェースの前記ヒステリシス回路と前記データサンプリングユニットとによって、前記差動ディジタルベースバンド信号の差動振幅よりも大きな振幅信号を持つ大振幅ディジタルベースバンド信号に変換され、
   前記内部コア回路は、送信用Ｄ／Ａ変換器と、アップコンバージョン送信回路とを含むものであり、
   前記入力インタフェースからの前記大振幅ディジタルベースバンド信号は、前記送信用Ｄ／Ａ変換器によってアナログ送信ベースバンド信号に変換されることができ、
   前記送信用Ｄ／Ａ変換器からの前記アナログ送信ベースバンド信号は、前記アップコンバージョン送信回路によってＲＦ送信信号に変換されることができることを特徴とする請求項７に記載の半導体集積回路。
9. 前記データサンプリングユニットは前記サンプリングクロック信号を使用して前記入力信号のシリアル・パラレル変換を実行することを特徴とする請求項８に記載の半導体集積回路。
10. 外部から入力信号が供給される入力インタフェースと、前記入力インタフェースによる前記入力信号の受信により前記入力インタフェースから生成される信号データが供給される内部コア回路とを具備する半導体集積回路の動作方法であって、
    前記入力インタフェースは、ヒステリシス回路とデータサンプリングユニットとを含むものであり、
    前記入力インタフェースの前記ヒステリシス回路は第１入力スレッシュホールドと第２入力スレッシュホールドとを有することによって、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の所定の電圧範囲を有する前記入力信号を前記ヒステリシス回路はスリープ命令として検出するものであり、
    前記入力インタフェースの前記データサンプリングユニットは前記入力信号として供給される同期信号のデータパターンに従ってデータのサンプリングに適切なサンプリングクロック信号の位相を選択して、当該選択された位相を持つサンプリングクロック信号を使用することにより前記データサンプリングユニットは前記入力信号に含まれるペイロードデータをサンプリングするものであり、
    前記入力インタフェースの前記ヒステリシス回路が前記スリープ命令を検出した場合には、前記ヒステリシス回路から生成されるスリープ信号が前記内部コア回路に供給されて、前記スリープ信号に応答して前記内部コア回路はスリープモードに制御され、
    前記ヒステリシス回路から生成される前記スリープ信号が前記入力インタフェースの前記データサンプリングユニットにも供給されることによって、前記スリープ信号に応答して前記データサンプリングユニットはスリープモードに制御されることを特徴とする半導体集積回路の動作方法。
11. 前記データサンプリングユニットは、複数のデータサンプリング回路とクロック選択データ判定回路とを含み、
    前記複数のデータサンプリング回路は、相互に位相の異なった複数のクロック信号によって前記同期信号の前記データパターンを並列にサンプリングするものであり、
    前記クロック選択データ判定回路は、前記複数のデータサンプリング回路から出力される複数の出力信号に応答して複数のクロック信号選択信号を生成することにより、前記ペイロードデータのサンプリングに使用する前記サンプリングクロック信号を生成するために前記複数のクロック信号から１つのクロック信号を基準クロック信号として選択するものであり、
    前記基準クロック信号の選択の後に、前記複数のデータサンプリング回路の中では前記選択された前記１つのクロック信号を生成するための１つのデータサンプリング回路が活性化される一方、選択されなかった他のクロック信号を生成するための他のデータサンプリング回路が非活性化されることを特徴とする請求項１０に記載の半導体集積回路の動作方法。
12. 前記データサンプリングユニットは前記サンプリングクロックによってサンプリングされた前記ペイロードデータをメモリに格納するものであり、
    前記メモリへの前記ペイロードデータの格納の完了に応答して、前記データサンプリングユニットはデータエンド信号を生成するものであり、
    前記入力インタフェースは、前記ヒステリシス回路から生成される前記スリープ信号と前記データサンプリングユニットから生成される前記データエンド信号とが供給されことによりスリープ移行信号を生成するスリープ判定回路を更に含むものであり、
    前記スリープ判定回路は、前記スリープ信号と前記データエンド信号との両者がアサートされることに応答して、前記スリープ移行信号をアサートするものであり、
    前記スリープ判定回路によってアサートされた前記スリープ移行信号に応答して、前記内部コア回路と前記データサンプリングユニットとは前記スリープモードに制御されることを特徴とする請求項１１に記載の半導体集積回路の動作方法。
13. 前記入力信号に含まれるヘッダーのデータサイズ情報に基づき、前記データサンプリングユニットは前記データエンド信号を生成することを特徴とする請求項１２に記載の半導体集積回路の動作方法。
14. 前記入力インタフェースの前記ヒステリシス回路にはスリープ移行ビット判定回路が接続され、
    前記スリープ移行ビット判定回路は、前記ペイロードデータの最終ビットの直後のビット期間でのスリープ移行ビットのレベルを判定することを特徴とする請求項１２に記載の半導体集積回路の動作方法。
15. 前記入力インタフェースは前記入力信号として差動入力信号が供給される差動信号インタフェースとして構成されたことを特徴とする請求項１２に記載の半導体集積回路の動作方法。
16. 前記入力インタフェースの前記ヒステリシス回路は、前記入力信号としての前記差動入力信号に応答する複数の差動アンプと、前記複数の差動アンプの少なくとも１つの差動アンプの差動出力信号に応答するスリープ検出回路とを含むものであり、
    それによって、前記入力インタフェースの前記ヒステリシス回路は、前記第１入力スレッシュホールドと前記第２入力スレッシュホールドの間の前記所定の電圧範囲を有する前記入力信号を前記スリープ命令として検出するウインドウコンパレータとして動作することを特徴とする請求項１５に記載の半導体集積回路の動作方法。
17. 前記差動信号インタフェースとして構成された前記入力インタフェースはディジタルインタフェースであり、前記ディジタルインタフェースには差動ディジタルベースバンド信号が供給され、
    前記差動ディジタルベースバンド信号は、前記入力インタフェースの前記ヒステリシス回路と前記データサンプリングユニットとによって、前記差動ディジタルベースバンド信号の差動振幅よりも大きな振幅信号を持つ大振幅ディジタルベースバンド信号に変換され、
    前記内部コア回路は、送信用Ｄ／Ａ変換器と、アップコンバージョン送信回路とを含むものであり、
    前記入力インタフェースからの前記大振幅ディジタルベースバンド信号は、前記送信用Ｄ／Ａ変換器によってアナログ送信ベースバンド信号に変換されることができ、
    前記送信用Ｄ／Ａ変換器からの前記アナログ送信ベースバンド信号は、前記アップコンバージョン送信回路によってＲＦ送信信号に変換されることができることを特徴とする請求項１５に記載の半導体集積回路の動作方法。
18. 前記データサンプリングユニットは前記サンプリングクロック信号を使用して前記入力信号のシリアル・パラレル変換を実行することを特徴とする請求項１７に記載の半導体集積回路の動作方法。

Images