KR20170093617A - 저전력을 위한 클락 게이트된 싱크로나이저를 포함하는 집적 회로와 이를 포함하는 데이터 처리 시스템 - Google Patents

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Abstract

집적 회로가 게시된다. 상기 집적 회로는 비동기 입력 신호를 수신하고 지연하는 지연 회로와, 상기 지연 회로의 출력 단자에 연결된 입력 단자, 상기 비동기 입력 신호를 수신하는 클락 단자, 및 상기 비동기 입력 신호를 수신하는 리셋 단자를 포함하는 제1플립플롭과, 상기 제1플립플롭의 출력 단자에 연결된 싱크로나이저와, 클락 신호를 수신하고, 상기 지연 회로의 제1출력 값과 상기 제1플립플롭의 제2출력 값 중에서 적어도 하나와 상기 싱크로나이저의 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정하는 클락-게이팅 회로를 포함한다.

Description

저전력을 위한 클락 게이트된 싱크로나이저를 포함하는 집적 회로와 이를 포함하는 데이터 처리 시스템{CLOCK-GATED SYNCHRONIZER FOR LOW-POWER, AND DATA PROCESSING SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 싱크로나이저에 관한 것으로, 특히 저전력을 위한 클락 게이트된 싱크로나이저를 포함하는 집적 회로와 이를 포함하는 데이터 처리 시스템에 관한 것이다.
클락 게이팅(clock gating)은 동적 전력 손실을 줄이기 위해 많은 동기 회로들에서 사용되는 기술이다.
클락 신호를 공급하거나 게이팅하기 위해 부가적인 논리 회로가 필요하다. 상기 부가적인 논리 회로는, 특정 회로의 동작이 필요하지 않은 경우, 상기 특정 회로로 공급되는 클락 신호를 게이팅(또는 차단)할 수 있으므로, 상기 특정 회로에 포함된 플립플롭들은, 클락 신호가 차단된 경우, 로직 값을 천이하지 않고 기존의 로직 값을 그대로 유지한다. 플립플롭의 로직 값의 상태의 스위칭은 전력을 소모한다. 상기 로직 값이 스위칭되지(또는 변하지) 않을 때, 스위칭 전력 소모는 영(zero)으로 가고, 누설 전류들만이 발생한다. 일반적으로 소모 전력은 주파수에 비례하기 때문에, 상기 주파수가 0이 되면, 스위치 전력 소모는 0이 된다.
클락 게이팅은 동일한 클락 도메인들 사이에서는 용이하게 적용할 수 있다. 그러나 이종의 클락 도메인들 사이에서는 하나의 클락 도메인에 포함된 클락 게이팅을 제어하기 위한 제어 신호를 다른 클락 도메인에서 생성해야 하므로 상기 클락 게이팅을 위한 부가적인 논리 회로의 복잡도가 증가하고, 상기 클락 게이팅은 상기 이종의 클락 도메인들 사이에서는 용이하게 적용하지 못하는 경우가 있다. 상기 동일한 클락 도메인들은 동일한 주파수를 갖는 클락 신호를 사용하는 도메인이고, 상기 이종의 클락 도메인들 각각은 서로 다른 주파수를 갖는 클락 신호를 사용하는 도메인을 의미한다.
본 발명이 이루고자 하는 기술적인 과제는 이종의 클락 도메인들 사이에서 사용되는 저전력을 위한 클락 게이트된 싱크로나이저를 제공하는 것이다.
본 발명의 실시 예에 따른 집적 회로는 비동기 입력 신호를 수신하고 지연하는 지연 회로와, 상기 지연 회로의 출력 단자에 연결된 입력 단자, 상기 비동기 입력 신호를 수신하는 클락 단자, 및 상기 비동기 입력 신호를 수신하는 리셋 단자를 포함하는 제1플립플롭과, 상기 제1플립플롭의 출력 단자에 연결된 싱크로나이저와, 클락 신호를 수신하고, 상기 지연 회로의 제1출력 값과 상기 제1플립플롭의 제2출력 값 중에서 하나와 상기 싱크로나이저의 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정하는 클락-게이팅 회로를 포함한다.
상기 비동기 입력 신호가 제1로직 값일 때, 상기 제1플립플롭은 상기 제1로직 값을 래치하고, 상기 비동기 입력 신호가 제2로직 값일 때, 상기 제1플립플롭은 리셋된다.
상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값이 서로 동일할 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급하지 않고, 상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값이 서로 다를 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급한다.
상기 클락-게이팅 회로는 상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값을 비교하고 비교 신호를 생성하는 비교기와, 상기 클락 신호의 제1에지에 응답하여 상기 비교 신호를 래치하는 제2플립플롭과, 상기 제2플립플롭의 출력 신호의 레벨에 따라 상기 클락 신호의 전송을 제어하는 전송 제어 회로를 포함한다.
상기 싱크로나이저는 상기 전송 제어 회로로부터 출력된 상기 클락 신호의 제2에지에 응답하여 상기 제2출력 값을 상기 제3출력 값으로 래치하는 제3플립플롭과, 상기 전송 제어 회로로부터 출력된 상기 클락 신호의 상기 제2에지에 응답하여 상기 제3출력 값을 래치하는 제4플립플롭을 포함하고, 상기 제1에지는 상승 에지와 하강 에지 중에서 어느 하나이고, 상기 제2에지는 상기 상승 에지와 상기 하강 에지 중에서 다른 하나이다.
상기 클락-게이팅 회로는 상기 제1출력 값, 상기 제2 출력 값, 및 상기 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정한다.
상기 제1출력 값, 상기 제2출력 값, 및 상기 제3출력 값 각각이 서로 동일할 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급하지 않고, 상기 제1출력 값, 상기 제2출력 값, 및 상기 제3출력 값 각각이 서로 같지 않을 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급한다.
상기 클락-게이팅 회로는 상기 제1출력 값, 상기 제2출력 값, 및 상기 제3출력 값을 비교하고 비교 신호를 생성하는 비교기와, 상기 클락 신호의 제1에지에 응답하여 상기 비교 신호를 래치하는 제2플립플롭과, 상기 제2플립플롭의 출력 신호의 레벨에 따라 상기 클락 신호의 전송을 제어하는 전송 제어 회로를 포함한다.
봉 발명의 실시 예에 따른 데이터 처리 시스템은 제1주파수를 갖는 제1클락 신호를 이용하여 동작하는 전송 회로와, 상기 제1주파수와 다른 제2클락 신호를 이용하여 동작하는 수신 회로와, 상기 전송 회로와 상기 수신 회로 사이에 연결된 전송 라인을 포함한다. 상기 수신 회로는 상기 전송 라인을 통해 수신된 데이터 신호를 수신하고 지연하는 지연 회로와, 상기 지연 회로의 출력 단자에 연결된 입력 단자, 상기 비동기 입력 신호를 수신하는 클락 단자, 및 상기 비동기 입력 신호를 수신하는 리셋 단자를 포함하는 제1플립플롭과, 상기 제1플립플롭의 출력 단자에 연결된 싱크로나이저와, 클락 신호를 수신하고, 상기 지연 회로의 제1출력 값과 상기 제1플립플롭의 제2출력 값 중에서 하나와 상기 싱크로나이저의 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정하는 클락-게이팅 회로를 포함한다.
상기 데이터 신호가 제1로직 값일 때 상기 제1플립플롭은 상기 제1로직 값을 래치하고, 상기 데이터 신호가 제2로직 값일 때, 상기 제1플립플롭은 리셋된다.
상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값이 서로 동일할 때 상기 클락-게이팅 회로는 상기 제2클락 신호를 상기 싱크로나이저로 공급하지 않고, 상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값이 서로 같지 않을 때 상기 클락-게이팅 회로는 상기 제2클락 신호를 상기 싱크로나이저로 공급한다.
상기 전송 회로와 상기 수신 회로는 동일한 반도체 칩에 집적되거나 분리된 반도체 칩들에 집적된다.
본 발명의 실시 예에 따른 집적 회로는 이종의 클락 도메인들 사이에서 사용되는 싱크로나이저에서 소모되는 전력을 줄일 수 있는 효과가 있다. 따라서, 싱크로나이저를 포함하는 모바일 장치의 배터리 수명을 늘릴 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도이다.
도 2a는 본 발명의 실시 예에 따른 도 1에 도시된 수신 회로에 포함된 싱크로나이저 회로의 블록도이다.
도 2b는 본 발명의 실시 예에 따른 도 1에 도시된 수신 회로에 포함된 싱크로나이저 회로의 블록도이다.
도 3은 도 2a에 도시된 싱크로나이저 회로의 동작을 설명하는 타이밍 도이다.
도 4는 본 발명의 실시 예에 따른 도 1에 도시된 수신 회로에 포함된 싱크로나이저 회로의 블록도이다.
도 5는 도 2a에 도시된 싱크로나이저 회로의 동작을 설명하는 플로우 차트이다.
도 6은 도 2b에 도시된 싱크로나이저 회로의 동작을 설명하는 플로우 차트이다.
도 7은 도 4에 도시된 싱크로나이저 회로의 동작을 설명하는 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 전송 회로(110), 전송 매체(120), 및 수신 회로(130)를 포함할 수 있다.
전송 회로(110)는 전송 매체(120)를 통해 데이터 신호(ADATA)를 수신 회로 (130)로 전송할 수 있다.
전송 회로(110)는 제1주파수를 갖는 제1클락 신호(CLK1)에 따라 동작하는 회로를 의미하고, 수신 회로(130)는 상기 제1주파수와 다른 제2주파수를 갖는 제2클락 신호(CLK2)에 따라 동작하는 회로를 의미할 수 있다. 전송 회로(110)는 제1클락 도메인(clock domain)에 포함될 수 있고, 수신 회로(130)는 제2클락 도메인에 포함될 수 있다.
상기 제1주파수와 상기 제2주파수가 다르므로, 전송 회로(110)로부터 출력된 데이터 신호(ADATA)는 수신 회로(130)의 관점에서 볼 때 비동기(asynchronous) 신호이다. 따라서, 수신 회로(130)는 도 2a, 도 2b, 또는 도 4를 참조하여 설명될 싱크로나이저 회로(131A-1, 131A-2, 또는 131B)를 포함한다. 싱크로나이저 회로(131A-1, 131A-2, 또는 131B)는 전송 매체(120)를 통해 수신된 데이터 신호 (ADATA)를 수신 회로(130)의 제2클락 신호(CLK2)에 동기(synchronize)시킬 수 있다.
전송 회로(110)와 수신 회로(130)는 동일한 반도체 칩(또는 다이(die))에 집적되거나 분리된 반도체 칩들(또는 다이들)에 집적될 수 있다. 예컨대, 데이터 처리 시스템(100)은 시스템 온 칩(system on chip), 애플리케이션 프로세서 (application processor), 프로세서, 또는 CPU(central processing unit)일 수 있으나 이에 한정되는 것은 아니다. 또한, 전송 회로(110)는 메모리 장치일 수 있고, 수신 회로(130)는 프로세서일 수 있으나 이에 한정되는 것은 아니다. 상기 메모리 장치는 휘발성 메모리 장치 또는 불휘발성 메모리 장치일 수 있다.
전송 매체(120)는 하나 또는 그 이상의 전송 라인들을 집합적 또는 개념적으로 나타낼 수 있고, 버스를 의미할 수 있다.
전송 회로(110)는 제1 IP(intellectual property)일 수 있고, 수신 회로 (130)는 제2 IP일 수 있다. 본 명세서에서 사용되는 각 IP는 데이터 처리 시스템 (100)에서 사용되는 기능 블록(function block)으로서, CPU, 프로세서, 멀티-코어 프로세서(multi-core processor)의 각 코어(core), 메모리 장치, USB(universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서 (digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스(wireless interface), 컨트롤러(controller), 코덱(codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서(video processor), 또는 믹서(mixer)), 3D 그래픽 코어(3-dimentional graphic core), 오디오 시스템(audio system), 또는 드라이버(driver) 등을 의미할 수 있다.
하드웨어 IP는 데이터 처리 시스템(100)에서 사용되는 기능 블록을 의미할 수 있고, 상기 기능 블록은 특유의 특성들(unique features)을 갖는 하드웨어 모듈을 의미할 수 있다. 하드웨어 모듈은 회로를 의미할 수 있다.
실시 예들에 따라, 구성 요소들(110, 120, 및 130)을 포함하는 데이터 처리 시스템(100)은 모바일 장치로 구현될 수 있다. 상기 모바일 장치는 랩탑 컴퓨터 (laptop computer), 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론 (drone) 또는 자동차 시스템(automotive system)으로 구현될 수 있다. 상기 자동차 시스템은 엔진 제어 유닛(engine control unit(ECU))을 포함할 수 있다.
도 2a는 본 발명의 실시 예에 따른 도 1에 도시된 수신 회로에 포함된 싱크로나이저 회로의 블록도이고, 도 5는 도 2a에 도시된 싱크로나이저 회로의 동작을 설명하는 플로우 차트이다. 도 1, 도 2a, 및 도 5를 참조하면, 수신 회로(130)에 포함된 싱크로나이저 회로(131A-1)는 지연 회로(132), 제1플립플롭(134), 싱크로나이저(136), 및 클락-게이팅 회로(140A)를 포함할 수 있다.
지연 회로(132)는 버퍼의 기능을 수행할 수 있다. 지연 회로(132)는 전송 매체(120)를 통해 수신된 비동기 입력 신호, 예컨대 데이터 신호(ADATA)를 수신하여 지연하고 제1출력 값(OV1)을 출력할 수 있다(S110).
제1플립플롭(134)은 지연 회로(132)의 출력 단자에 연결된 입력 단자(D), 데이터 신호(ADATA)를 수신하는 클락 단자(CK), 및 데이터 신호(ADATA)를 수신하는 리셋 단자(RST)를 포함할 수 있다. 제1플립플롭(134)은 데이터 신호(ADATA)의 로직 값 천이(transition)를 검출하는 검출기의 기능을 수행할 수 있다.
지연 회로(132)에 의해 지연된 데이터 신호, 즉 제1출력 값(OV1)은 제1플립플롭(134)의 입력 단자(D)로 입력되는 입력 신호로서 사용되고, 데이터 신호 (ADATA) 그 자체는 제1플립플롭(134)의 클락 단자(CK)로 입력되는 클락 신호로서 사용될 수 있다.
도 2a, 도 2b, 또는 도 4에 도시된 바와 같이, 제1플립플롭(134)은 리셋 단자(RST)를 갖는 포지티브 에지 트리거드(positive edge triggered) D-플립플롭으로 구현될 수 있고, 데이터 신호(ADATA)의 값이 제2로직 값(로직 0 또는 로우 레벨)일 때 제1플립플롭(134)은 리셋된다.
실시 예들에 따라, 제1플립플롭(134)은 리셋 단자(RST)를 갖는 네거티브 에지 트리거드(negative edge triggered) D-플립플롭으로 대체될 수 있고, 상기 네거티브 에지 트리거드 D-플립플롭은, 데이터 신호(ADATA)의 값이 제1로직 값(로직 1 또는 하이 레벨)일 때, 리셋될 수 있다.
데이터 신호(ADATA)가 로직 1일 때 제1플립플롭(134)은 지연 회로(132)의 제1출력 값(OV1), 즉 로직 1을 래치하고, 데이터 신호(ADATA)가 로직 0일 때 제1플립플롭(134)은 리셋된다(S120).
싱크로나이저(136)는 제1플립플롭(134)의 출력 단자(Q)에 연결된다. 싱크로나이저(136)는 전송 회로(110)로부터 출력된 데이터 신호(ADATA)를 제2클락 신호 (CLK2)에 동기시킬 수 있다.
싱크로나이저(136)는 직렬로 접속된 제1-스테이지 D-플립플롭(136-1)과 제2-스테이지 D-플립플롭(136-2)을 포함할 수 있다. 제1플립플롭(134)의 제2출력 값 (OV2)은 제1-스테이지 D-플립플롭(136-1)의 입력 단자(D)로 입력된다. 비록, 도 2a에서는 각 플립플롭(136-1과 136-2)이 포지티브 에지 트리거드 D-플립플롭으로 도시되었으나, 실시 예들에 따라 각 플립플롭(136-1과 136-2)은 네거티브 에지 트리거드 D-플립플롭으로 대체될 수 있다.
제1-스테이지 D-플립플롭(136-1)은, 클락-게이팅 회로(140A)로부터 출력된 동작 클락 신호(GCLK2=CLK2)의 상승 에지에서, 데이터 신호(ADATA)의 데이터 값을 캡처(capture)하고, 동작 클락 신호(GCLK2=CLK2)의 다음 상승 에지까지 캡처된 데이터 값, 예컨대 제3출력 값(OV3)을 출력한다. 제2-스테이지 D-플립플롭(136-2)은, 클락-게이팅 회로(140A)로부터 출력된 동작 클락 신호(GCLK2=CLK2)의 상승 에지에서, 제1-스테이지 D-플립플롭(136-1)의 제3출력 값(OV3)을 캡처하고, 동작 클락 신호(GCLK2=CLK2)의 다음 상승 에지까지 캡처된 데이터 값(SS)을 출력한다. 각 값 (OV1, OV2, OV3, 및 SS)는 로직 0 또는 로직 1일 수 있다. 동작 클락 신호(GCLK2)는 제2클락 신호(CLK2) 또는 DC 신호(또는 고정된(fixed) 클락 신호)일 수 있다.
제1-스테이지 D-플립플롭(136-1)은 클락-게이팅 회로(140A)로부터 출력된 동작 클락 신호(GCLK2)를 이용하여 제2출력 값(OV2)을 제3출력 값(OV3)으로 래치하거나 제3출력 값(OV3)을 그대로 유지할 수 있다(S130).
예컨대, 제2클락 신호(CLK2)가 싱크로나이저(136)로 공급될 때, 제1-스테이지 D-플립플롭(136-1)은 제2출력 값(OV2)을 제3출력 값(OV3)으로 래치할 수 있다. 그러나 제2클락 신호(CLK2)가 싱크로나이저(136)로 공급되지 않을 때, 제1-스테이지 D-플립플롭(136-1)은 제3출력 값(OV3)을 그대로 유지할 수 있다.
클락-게이팅 회로(140A)는 제2클락 신호(CLK2)를 수신하고, 지연 회로(132)의 제1출력 값(OV1)과 제1-스테이지 D-플립플롭(136-1)의 제3출력 값(OV3)에 응답하여 제2클락 신호(CLK2)를 싱크로나이저(136)로 공급할지를 결정할 수 있다.
클락-게이팅 회로(140A)는 비교기(141), 제2플립플롭(143), 및 전송 제어 회로(145)를 포함할 수 있다. 비교기(141)는 제1출력 값(OV1)과 제3출력 값(OV3)을 비교하고, 비교 신호(EN)를 생성할 수 있다. 비교기(141)는 배타 논리합 게이트 (exclusive OR gate(XOR))로 구현될 수 있다.
비교기(141)는 제1출력 값(OV1)과 제3출력 값(OV3)을 비교하고(S140), 비교 신호(EN)를 출력한다.
제1출력 값(OV1)과 제3출력 값(OV3)이 모두 동일할 때(S140의 YES), 비교기 (141)는 로직 0을 갖는 비교 신호(EN)를 출력한다. 따라서, 제2플립플롭(143)는 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 0을 갖는 제4출력 값(OV4)을 출력하므로, 전송 제어 회로(145)는 로직 0(또는 DC 레벨)을 갖는 동작 클락 신호 (GCLK2)를 싱크로나이저(136)로 출력한다. 즉, 클락-게이팅 회로(140A)는 토글링 또는 오실레이션하는 제2클락 신호(CLK2)를 싱크로나이저(136)로 공급하지 않는다 (S160).
제1출력 값(OV1)과 제3출력 값(OV3) 각각이 서로 다를 때(S140의 NO), 비교기(141)는 로직 1을 갖는 비교 신호(EN)를 출력한다. 따라서, 제2플립플롭(143)는 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 1을 갖는 제4출력 값(OV4)을 출력하므로, 전송 제어 회로(145)는 제2클락 신호(CLK2)를 동작 클락 신호(GCLK2)로서 출력한다. 즉, 클락-게이팅 회로(140A)는 제2클락 신호(CLK2)를 싱크로나이저 (136)로 공급한다(S150).
제2플립플롭(143)은 제2클락 신호(CLK2)의 하강 에지에 응답하여 비교 신호 (EN)의 로직 값을 래치할 수 있다. 제2플립플롭(143)은 비교 신호(EN)를 수신하는 입력 단자(D)와, 제2클락 신호(CLK2)를 수신하는 클락 단자(CK)를 포함하는 네거티브 에지 트리거드 D-플립플롭으로 구현될 수 있다. 실시 예들에 따라, 제2플립플롭(143)은 비교 신호(EN)를 수신하는 입력 단자(D)와 제2클락 신호(CLK2)를 수신하는 클락 단자(CK)를 포함하는 포지티브 에지 트리거드 D-플립플롭으로 대체될 수 있다.
전송 제어 회로(145)는 제2플립플롭(143)의 제4출력 값(OV4)에 따라 제2클락 신호(CLK2)의 전송을 제어할 수 있다. 전송 제어 회로(145)는 AND 게이트 회로로 구현될 수 있다. 전송 제어 회로(145)는 제2플립플롭(143)의 제4출력 값(OV4)에 따라 제2클락 신호(CLK2)의 전송을 제어하는 마스크(mask) 회로의 기능을 수행할 수 있다.
도 2b는 본 발명의 실시 예에 따른 도 1에 도시된 수신 회로에 포함된 싱크로나이저 회로의 블록도이고, 도 6은 도 2b에 도시된 싱크로나이저 회로의 동작을 설명하는 플로우 차트이다. 도 1, 도 2b, 및 도 6을 참조하면, 수신 회로(130)에 포함된 싱크로나이저 회로(131A-2)는 지연 회로(132), 제1플립플롭(134), 싱크로나이저(136), 및 클락-게이팅 회로(140A)를 포함할 수 있다.
지연 회로(132)는 전송 매체(120)를 통해 수신된 비동기 입력 신호, 예컨대 데이터 신호(ADATA)를 수신하여 지연하고 제1출력 값(OV1)을 출력할 수 있다 (S210).
데이터 신호(ADATA)가 로직 1일 때 제1플립플롭(134)은 지연 회로(132)의 제1출력 값(OV1), 즉 로직 1을 래치하고, 데이터 신호(ADATA)가 로직 0일 때 제1플립플롭(134)은 리셋된다(S220). 즉, 제1플립플롭(134)은 데이터 신호(ADATA)의 로직 값에 따라 제1출력 값(OV1)을 제2출력 값(OV2)으로 래치하거나 로직 0으로 리셋될 수 있다(S220).
제1-스테이지 D-플립플롭(136-1)은 클락-게이팅 회로(140A)로부터 출력된 동작 클락 신호(GCLK2)를 이용하여 제2출력 값(OV2)을 제3출력 값(OV3)으로 래치하거나 제3출력 값(OV3)을 그대로 유지할 수 있다(S230).
도 2b의 비교기(141)는 도 2a의 비교기(141)와 달리, 제2출력 값(OV2)과 제3출력 값(OV3)을 비교할 수 있다(S240).
제2출력 값(OV2)과 제3출력 값(OV3)이 모두 동일할 때(S240의 YES), 비교기 (141)는 로직 0을 갖는 비교 신호(EN)를 출력한다. 따라서, 제2플립플롭(143)는 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 0을 갖는 제4출력 값(OV4)을 출력하므로, 전송 제어 회로(145)는 로직 0을 갖는 동작 클락 신호(GCLK2)를 출력한다. 즉, 클락-게이팅 회로(140A)는 제2클락 신호(CLK2)를 싱크로나이저(136)로 공급하지 않는다(S260).
제2출력 값(OV2)과 제3출력 값(OV3) 각각이 서로 다를 때(S240의 NO), 비교기(141)는 로직 1을 갖는 비교 신호(EN)를 출력한다. 따라서, 제2플립플롭(143)는 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 1을 갖는 제4출력 값(OV4)을 출력하므로, 전송 제어 회로(145)는 제2클락 신호(CLK2)를 동작 클락 신호(GCLK2)로서 출력한다. 즉, 클락-게이팅 회로(140A)는 제2클락 신호(CLK2)를 싱크로나이저 (136)로 공급한다(S250).
도 3은 도 2a에 도시된 싱크로나이저 회로의 동작을 설명하는 타이밍 도이다. 도 3에 도시된 타이밍 도는 도 2a에 도시된 싱크로나이저 회로(131A-1)의 동작을 개념적으로 설명하기 위해 예시적으로 도시된 것으로서만 이해되어야 한다. 도 3에 도시된 타이밍 도와 유사한 타이밍 도는 도 2b 또는 도 3에 도시된 싱크로나이저 회로(131A-2 또는 131B)의 동작을 개념적으로 이해할 때에도 적용될 수 있다.
초기에 데이터 신호(ADATA)가 로직 0일 때, 각 출력 값(OV1, OV2, OV3, 및 OV4)은 로직 0이라고 가정한다.
제1시점(T1)에서, 데이터 신호(ADATA)가 로직 0(로우 레벨)으로부터 로직 1(하이 레벨)로 천이하면, 제1플립플롭(134)의 리셋은 해제된다.
제2시점(T2)에서, 지연 회로(132)에 의해 제1출력 값(OV1)은 로직 0으로부터 로직 1로 천이한다. 비교기(141)는 로직 1을 갖는 제1출력 값(OV1)과 로직 0을 갖는 제3출력 값(OV3)에 응답하여 로직 1을 갖는 비교 신호(EN)를 출력한다. 비교 신호(EN)가 로직 1일 때, 제2플립플롭(143)은 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 1을 갖는 제4출력 값(OV4)을 출력한다. 따라서, 전송 제어 회로(145)는 제2클락 신호(CLK2)를 동작 클락 신호(GCLK2)로서 출력한다.
제3시점(T3)에서, 제1플립플롭(134)은 로직 0으로부터 로직 1로 천이하는 제2출력 값(OV2)을 출력한다.
제4시점(T4)에서 제1-스테이지 D-플립플롭(136-1)은 동작 클락 신호(GCLK2)의 상승 에지에 응답하여 로직 0으로부터 로직 1로 천이하는 제3출력 값(OV3)을 출력하므로, 비교기(141)는 로직 1을 갖는 제1출력 값(OV1)과 로직 1을 갖는 제3출력 값(OV3)에 기초하여 로직 0을 갖는 인에이블 신호(EN)를 출력한다. 인에이블 신호 (EN)가 로직 1으로부터 로직 0으로 천이함에 따라, 제5시점(T5)에서 제4출력 값 (OV4)은 로직 0으로 된다. 따라서, 전송 제어 회로(145)는 싱크로나이저(136)로 공급되는 제2클락 신호(CLK2)를 차단한다.
제5시점(T5)부터 제6시점(T6) 까지, 제1출력 값(OV1), 제2출력 값(OV2), 및 제3출력 값(OV3)는 로직 1을 유지하고, 제4출력 값(OV4)는 로직 0을 유지한다.
제6시점(T6)에서, 데이터 신호(ADATA)가 로직 1로부터 로직 0으로 천이하면, 제1플립플롭(134)의 리셋되므로 제2출력 값(OV2)은 로직 0으로 된다.
제7시점(T7)에서, 제1출력 값(OV1)이 로직 1로부터 로직 0으로 천이하면, 비교기(141)는 로직 0을 갖는 제1출력 값(OV1)과 로직 1을 갖는 제3출력 값(OV3)에 응답하여 로직 1을 갖는 비교 신호(EN)를 출력한다. 비교 신호(EN)가 로직 1일 때, 제2플립플롭(143)은 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 1을 갖는 제4출력 값(OV4)을 출력한다. 따라서, 전송 제어 회로(145)는 제2클락 신호(CLK2)를 동작 클락 신호(GCLK2)로서 출력한다.
제8시점(T8)에서, 제1-스테이지 D-플립플롭(136-1)은 동작 클락 신호(GCLK2)의 상승 에지에 응답하여 로직 1로부터 로직 0으로 천이하는 제3출력 값(OV3)을 출력하므로, 비교기(141)는 로직 0을 갖는 제1출력 값(OV1)과 로직 0을 갖는 제3출력 값(OV3)에 기초하여 로직 0을 갖는 인에이블 신호(EN)를 출력한다. 인에이블 신호 (EN)가 로직 1으로부터 로직 0으로 천이함에 따라, 제9시점(T9)에서 제4출력 값 (OV4)은 로직 0으로 된다. 따라서, 전송 제어 회로(145)는 싱크로나이저(136)로 공급되는 제2클락 신호(CLK2)를 차단한다.
제2클락 신호(CLK2=GCLK2)의 상승 에지와 제3출력 값(OV3)의 천이 사이에는 제1-스테이지 D-플립플롭(136-1)에 의한 지연이 존재한다.
도 4는 본 발명의 실시 예에 따른 도 1에 도시된 수신 회로에 포함된 싱크로나이저 회로의 블록도이고, 도 7은 도 4에 도시된 싱크로나이저 회로의 동작을 설명하는 플로우 차트이다.
도 4와 도 7을 참조하면, 수신 회로(130)에 포함된 싱크로나이저 회로(131B)는 지연 회로(132), 제1플립플롭(134), 싱크로나이저(136), 및 클락-게이팅 회로 (140B)를 포함할 수 있다. 클락-게이팅 회로(140B)의 구조를 제어하면, 도 4의 싱크로나이저 회로(131B)의 구조와 도 2a 또는 도 2b의 싱크로나이저 회로(131A-1 또는 131A-2)의 구조는 동일하다.
클락-게이팅 회로(140B)는 지연 회로(132)의 제1출력 값(OV1), 제1플립플롭 (134)의 제2출력 값(OV2), 및 싱크로나이저(136)의 제3출력 값(OV3)에 응답하여 제2클락 신호(CLK2)를 싱크로나이저(136)로 공급할지를 결정한다. 제3출력 값(OV3)은 제1-스테이지 D-플립플롭(136-1)의 출력 값일 수 있다.
지연 회로(132)는 전송 매체(120)를 통해 수신된 비동기 입력 신호, 예컨대 데이터 신호(ADATA)를 수신하여 지연하고 제1출력 값(OV1)을 출력할 수 있다 (S310).
데이터 신호(ADATA)가 로직 1일 때 제1플립플롭(134)은 지연 회로(132)의 제1출력 값(OV1), 즉 로직 1을 래치하고, 데이터 신호(ADATA)가 로직 0일 때 제1플립플롭(134)은 리셋된다(S320). 즉, 제1플립플롭(134)은 데이터 신호(ADATA)의 로직 값에 따라 제1출력 값(OV1)을 제2출력 값(OV2)으로 래치하거나 리셋될 수 있다 (S320).
제1-스테이지 D-플립플롭(136-1)은 클락-게이팅 회로(140B)로부터 출력된 동작 클락 신호(GCLK2=CLK2)를 이용하여 제2출력 값(OV2)을 제3출력 값(OV3)으로 래치하거나 제3출력 값(OV3)을 유지할 수 있다(S330).
배타 논리합 게이트로 구현되는 비교기(142)는 제1출력 값(OV1), 제2출력 값(OV2), 및 제3출력 값(OV3)을 비교할 수 있다(S340).
제1출력 값(OV1), 제2출력 값(OV2), 및 제3출력 값(OV3)이 모두 동일할 때(S340의 YES), 비교기(142)는 로직 0을 갖는 비교 신호(EN)를 출력한다. 따라서, 제2플립플롭(143)는 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 0을 갖는 출력 신호(OV4)를 출력하므로, 전송 제어 회로(145)는 로직 0을 갖는 동작 클락 신호 (GCLK2)를 출력한다. 즉, 클락-게이팅 회로(140B)는 제2클락 신호(CLK2)를 싱크로나이저(136)로 공급하지 않는다(S360).
제1출력 값(OV1), 제2출력 값(OV2), 및 제3출력 값(OV3)이 모두 동일하지 않을 때(S340의 NO), 비교기(142)는 로직 1을 갖는 비교 신호(EN)를 출력한다. 따라서, 제2플립플롭(143)는 제2클락 신호(CLK2)의 하강 에지에 응답하여 로직 1을 갖는 제4출력 값(OV4)을 출력하므로, 전송 제어 회로(145)는 제2클락 신호(CLK2)를 동작 클락 신호(GCLK2)를 출력한다. 즉, 클락-게이팅 회로(140B)는 제2클락 신호 (CLK2)를 싱크로나이저(136)로 공급한다(S350).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 데이터 처리 시스템
110: 전송 회로
120: 전송 매체
130: 수신 회로
131A-1, 131A-2, 131B: 싱크로나이저 회로
132: 지연 회로
134: 제1플립플롭
136: 싱크로나이저
136-1: 제1-스테이지 D-플립플롭
136-2: 제2스테이지 D-플립플롭
140A, 140B: 클락 게이팅 회로
141, 142: 비교기
143: 제2플립플롭
145: 전송 제어 회로

Claims (10)

  1. 비동기 입력 신호를 수신하고 지연하는 지연 회로;
    상기 지연 회로의 출력 단자에 연결된 입력 단자, 상기 비동기 입력 신호를 수신하는 클락 단자, 및 상기 비동기 입력 신호를 수신하는 리셋 단자를 포함하는 제1플립플롭;
    상기 제1플립플롭의 출력 단자에 연결된 싱크로나이저; 및
    클락 신호를 수신하고, 상기 지연 회로의 제1출력 값과 상기 제1플립플롭의 제2출력 값 중에서 하나와 상기 싱크로나이저의 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정하는 클락-게이팅 회로를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 비동기 입력 신호가 제1로직 값일 때, 상기 제1플립플롭은 상기 제1로직 값을 래치하고,
    상기 비동기 입력 신호가 제2로직 값일 때, 상기 제1플립플롭은 리셋되는 집적 회로.
  3. 제1항에 있어서,
    상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값이 서로 동일할 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급하지 않고,
    상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값이 서로 다를 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급하는 집적 회로.
  4. 제1항에 있어서, 상기 클락-게이팅 회로는,
    상기 제1출력 값과 상기 제2출력 값 중에서 상기 하나와 상기 제3출력 값을 비교하고 비교 신호를 생성하는 비교기;
    상기 클락 신호의 제1에지에 응답하여 상기 비교 신호를 래치하는 제2플립플롭; 및
    상기 제2플립플롭의 출력 신호의 레벨에 따라 상기 클락 신호의 전송을 제어하는 전송 제어 회로를 포함하는 집적 회로.
  5. 제4항에 있어서, 상기 싱크로나이저는,
    상기 전송 제어 회로로부터 출력된 상기 클락 신호의 제2에지에 응답하여 상기 제2출력 값을 상기 제3출력 값으로 래치하는 제3플립플롭; 및
    상기 전송 제어 회로로부터 출력된 상기 클락 신호의 상기 제2에지에 응답하여 상기 제3출력 값을 래치하는 제4플립플롭을 포함하고,
    상기 제1에지는 상승 에지와 하강 에지 중에서 어느 하나이고,
    상기 제2에지는 상기 상승 에지와 상기 하강 에지 중에서 다른 하나인 집적 회로.
  6. 제1항에 있어서, 상기 클락-게이팅 회로는,
    상기 제1출력 값, 상기 제2 출력 값, 및 상기 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정하는 집적 회로.
  7. 제6항에 있어서,
    상기 제1출력 값, 상기 제2출력 값, 및 상기 제3출력 값 각각이 서로 동일할 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급하지 않고,
    상기 제1출력 값, 상기 제2출력 값, 및 상기 제3출력 값 각각이 서로 같지 않을 때 상기 클락-게이팅 회로는 상기 클락 신호를 상기 싱크로나이저로 공급하는 집적 회로.
  8. 제6항에 있어서, 상기 클락-게이팅 회로는,
    상기 제1출력 값, 상기 제2출력 값, 및 상기 제3출력 값을 비교하고 비교 신호를 생성하는 비교기;
    상기 클락 신호의 하강 에지에 응답하여 상기 비교 신호를 래치하는 제2플립플롭; 및
    상기 제2플립플롭의 출력 신호의 레벨에 따라 상기 클락 신호의 전송을 제어하는 전송 제어 회로를 포함하는 집적 회로.
  9. 제1주파수를 갖는 제1클락 신호를 이용하여 동작하는 전송 회로;
    상기 제1주파수와 다른 제2클락 신호를 이용하여 동작하는 수신 회로; 및
    상기 전송 회로와 상기 수신 회로 사이에 연결된 전송 라인을 포함하고,
    상기 수신 회로는,
    상기 전송 라인을 통해 수신된 데이터 신호를 수신하고 지연하는 지연 회로;
    상기 지연 회로의 출력 단자에 연결된 입력 단자, 비동기 입력 신호를 수신하는 클락 단자, 및 상기 비동기 입력 신호를 수신하는 리셋 단자를 포함하는 제1플립플롭;
    상기 제1플립플롭의 출력 단자에 연결된 싱크로나이저; 및
    클락 신호를 수신하고, 상기 지연 회로의 제1출력 값과 상기 제1플립플롭의 제2출력 값 중에서 하나와 상기 싱크로나이저의 제3출력 값에 응답하여 상기 클락 신호를 상기 싱크로나이저로 공급할지를 결정하는 클락-게이팅 회로를 포함하는 데이터 처리 시스템.
  10. 제9항에 있어서,
    상기 데이터 신호가 제1로직 값일 때 상기 제1플립플롭은 상기 제1로직 값을 래치하고,
    상기 데이터 신호가 제2로직 값일 때, 상기 제1플립플롭은 리셋되는 데이터 처리 시스템.
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