JP2010041645A

JP2010041645A - 演算増幅器

Info

Publication number: JP2010041645A
Application number: JP2008205445A
Authority: JP
Inventors: Shuji Toda; 修二戸田; Masahiro Hasegawa; 昌広長谷川
Original assignee: Toshiba Corp; Toshiba Discrete Semiconductor Technology Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2008-08-08
Filing date: 2008-08-08
Publication date: 2010-02-18

Abstract

【課題】広い同相入力電圧範囲において、相互コンダクタンスの平坦性が改善された演算増幅器を提供する。
【解決手段】第１及び第２の差動対を有し、第１の電源電圧と前記第１の電源電圧よりも低い第２の電源電圧とが供給される差動入力回路と、前記第１の電源電圧と前記第２の電源電圧との間の同相入力電圧が前記第１及び第２の差動対にそれぞれ入力される場合、前記第１の差動対を構成するＦＥＴが動作することを検出し、前記差動入力回路の相互コンダクタンスを略一定値に保持するように前記第２の差動対を構成するＦＥＴの動作を調整可能な制御回路と、を備えたことを特徴とする演算増幅器が提供される。
【選択図】図１

Description

本発明は、演算増幅器に関する。

電子機器の多機能化及び低消費電力化のために、低電源電圧で動作可能な差動対を有する演算増幅器（Operational Amplifier:オペアンプ）が要求されている。この場合、２つの差動対を並列に接続すると、２つの電源電圧の給電線間において、入力同相電圧のフルレンジ機能を得ることが容易となる。

この場合、例えばＰチャネルＭＯＳＦＥＴ差動対とＮチャネルＭＯＳＦＥＴ差動対とを並列接続した差動入力回路を相補的に動作させると、広い同相入力電圧範囲内で動作可能である。

しかしながら、ＭＯＳＦＥＴが飽和動作する強反転領域において、相互コンダクタンス（ｇｍ）は飽和ドレイン電流の平方根に比例して変化する。このために、広い同相入力電圧範囲内において、差動入力回路のｇｍを平坦にすることは容易ではない。

ｇｍの平坦化のための技術開示例がある（特許文献１）。この技術開示例では、強反転動作する相補型差動対において、制御回路により浮動電圧Ｖｃを制御しｇｍを一定に保っている。
しかしながら、この技術開示例を用いても入力フルレンジ機能を有する演算増幅器を得ることは容易ではない。
特表平１０−５０９０１３号公報

広い同相入力電圧範囲において、相互コンダクタンスの平坦性が改善された演算増幅器を提供する。

本発明の一態様によれば、第１及び第２の差動対を有し、第１の電源電圧と前記第１の電源電圧よりも低い第２の電源電圧とが供給される差動入力回路と、前記第１の電源電圧と前記第２の電源電圧との間の同相入力電圧が前記第１及び第２の差動対にそれぞれ入力される場合、前記第１の差動対を構成するＦＥＴが動作することを検出し、前記差動入力回路の相互コンダクタンスを略一定値に保持するように前記第２の差動対を構成するＦＥＴの動作を調整可能な制御回路と、を備えたことを特徴とする演算増幅器が提供される。

広い同相入力電圧範囲において、相互コンダクタンスの平坦性が改善された演算増幅器が提供される。

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明にかかる演算増幅器（オペアンプ）を説明する図である。すなわち、図１（ａ）は基本構成を表すブロック図、図１（ｂ）は相互コンダクタンス（ｇｍ）の電圧依存性を表すグラフ図である。
第１の電源電圧Ｖｄｄと、第２の電源電圧Ｖｓｓ（但し、Ｖｄｄ＞Ｖｓｓ）と、の２つの給電線間に、制御回路１０、差動入力回路１２、及びカスコード回路１４が接続されている。なお、Ｖｄｄをプラス且つＶｓｓをマイナスとする両電源方式としてもよく、ＶｄｄとＶｓｓとのいずれかを略ゼロとする単一電源方式としてもよい。

差動入力回路１２は、第１の差動対１２ａ、第２の差動対１２ｂ、第１の入力端子ＩＮａ、及び第２の入力端子ＩＮｂ、を有している。第１及び第２の差動対１２ａ、１２ｂには、入力端子ＩＮａ、ＩＮｂからの同相入力電圧ＶＩＣがそれぞれ供給される。

差動入力回路１２がＭＯＳＦＥＴで構成されていると、制御回路１０は、第１の差動対１２ａを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓである検出信号Ｓ１を検出する。また、制御回路１０は、第２の差動対１２ｂを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓと、第１の差動対１２ａを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓと、の和が所定電圧と等しくなるように調整信号Ｓ２により演算増幅器を制御可能である。

また、カスコード回路１４は、差動入力回路１２の出力が入力され、合成出力Ｖｏを出力端子ＯＵＴから出力する。

図１（ｂ）において、縦軸はｇｍ、横軸は同相入力電圧ＶＩＣを表す。入力コモン電圧をＶＣＭとすると、例えば入力端子ＩＮａには（ＶＣＭ＋ΔＶ）が入力し、入力端子ＩＮｂには（ＶＣＭ−ΔＶ）が入力する。すなわち、入力端子ＩＮａとＩＮｂとの間には、中心値がＶＣＭ、振幅が２Δである同相入力電圧ＶＩＣが印加され、第１の電源電圧Ｖｄｄ（Ｖ）と、第２の電源電圧Ｖｓｓ（Ｖ）と、の間の範囲において、入力フルレンジ動作が可能である。

図２は、第１の実施形態にかかる演算増幅器を表す図である。すなわち、図２（ａ）はブロック図、図２（ｂ）は回路図である。
また、図３は、制御回路の動作を説明するフローチャートである。
本実施形態において、第１の差動対１２ａは一対のエンハンスメント型ＰチャネルＭＯＳＦＥＴ（Ｐ１１、Ｐ１２）を有し、第２の差動対１２ｂは一対のデプレッション型ＰチャネルＭＯＳＦＥＴ（ＰＤ１、ＰＤ２）を有している。Ｐ１１及びＰ１２は、エンハンスメント型ＭＯＳＦＥＴ（Ｐ１０）を介して電流が供給される。他方、ＰＤ１及びＰＤ２は、エンハンスメント型ＰチャネルＭＯＳＦＥＴ（Ｐ９）を介して電流が供給される。

第１の差動対１２ａは、カレントミラー接続されたＰ７とＰ１０とを介して電流が供給される。Ｐ１０のＷ／Ｌサイズは、Ｐ７のＷ／Ｌサイズの２倍に設定されている。但し、Ｗはチャネル幅、Ｌはチャネル長である。Ｐ７に直列接続されたＰチャネルＭＯＳＦＥＴ（Ｐ８）は、Ｐ６、及びＰ１１と略同一のＷ／Ｌとする。なお、Ｐ８のバックゲートは、ソースに接続される。なお、図２〜図９において、エンハンスメント型ＰチャネルＭＯＳＦＥＴのバックゲート接続が表示されいなくともバックゲートは第１の電源電圧Ｖｄｄに接続されているものとし、エンハンスメント型ＮチャネルＭＯＳＦＥＴのバックゲート接続が表示されていなくともバックゲートは第２の電源電圧Ｖｓｓに接続されているものとする。

まず、図３のフローチャートにおいて、第１の差動対１２ａが動作し、Ｐ１０を介して電流がＰ１１及びＰ１２にそれぞれ注入される。Ｐ１０とカレントミラーを構成するＰ７を介してＰ８に注入された電流は、ＮチャネルＭＯＳＦＥＴ（Ｎ５、Ｎ６）により構成されたカレントミラーを介してＰ６に、Ｐ１１と略同一な電流を注入する（Ｓ１０２）。Ｐ６とＰ１１とは、略同一Ｗ／Ｌサイズであるため、Ｐ６のゲート・ソース間電圧Ｖｇｓ_Ｐ６は、入力端子ＩＮａの電圧にかかわらず、Ｐ１１のゲート・ソース間電圧Ｖｇｓ_Ｐ１１と略同一となり、端子ＡとＶｄｄとの間の電圧となる。すなわち、Ｐ６は検出用トランジスタ１０ａとして動作し、Ｐ１１のゲート・ソース間電圧Ｖｇｓ_Ｐ１１がＰ６のゲート・ソース間電圧Ｖｇｓ_Ｐ６に置換（複写）される。

他方、第２の差動対１２ｂは、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ（Ｐ４、Ｐ５、Ｐ９）を介して電流が供給される。Ｐ９のＷ／ＬサイズはＰ５の２倍、Ｐ４のＷ／ＬサイズはＰ５と略同一とする。また、デプレッション型ＰチャネルＭＯＳＦＥＴ（ＰＤ１）のＷ／Ｌサイズは、デプレッション型ＰチャネルＭＯＳＦＥＴ（ＰＤ３）のＷ／Ｌサイズと略同一とする。なお、ＰＤ１、ＰＤ２、ＰＤ３、Ｐ８、Ｐ１１、及びＰ１２のバックゲートはソースに接続する。

このように設定すると、カレントミラーを介して、ＰＤ１の電流は、ＰＤ３の電流と略同一にできる。このために、端子Ｂと端子Ａとの間の電圧と同一となるＰＤ３のゲート・ソース間電圧Ｖｇｓ_ＰＤ３は、ＰＤ１のゲート・ソース間電圧Ｖｇｓ_ＰＤ１と略同一である。すなわち、ＰＤ３は調整用トランジスタ１０ｂとして動作し、そのゲート・ソース間電圧Ｖｇｓ_ＰＤ３が、ＰＤ１のゲート・ソース間電圧Ｖｇｓ_ＰＤ１に置換（複写）される。

Ｖｄｄ端子と点Ｂとの間の電圧は、（Ｖｇｓ_Ｐ１１＋Ｖｇｓ_ＰＤ３）となるが、この和を一定値に設定する（Ｓ１０４）。この一定値は基準電圧Ｖｒｅｆとされる。

また、ＰチャネルＭＯＳＦＥＴ（Ｐ１、Ｐ２、Ｐ３）及びＮチャネルＭＯＳＦＥＴ（Ｎ１、Ｎ２）から構成される差動ＣＭＯＳ回路は負帰還回路１１であり、ＩＮａ及びＩＮｂ端子の同相入力電圧がいかなる場合であっても、Ｖｇｓ_Ｐ１１とＶｇｓ_ＰＤ１との和が基準電圧Ｖｒｅｆ（＝Ｖｄｄ−ＶＢ１）となるよう動作する（Ｓ１０６）。調整用トランジスタ１０ｂは、カレントミラーを介してＰＤ１を調整する（Ｓ１０８）。このようにして、差動入力回路１２のｇｍを、図１（ｂ）のように平坦にすることができる（Ｓ１１０）。

なお、差動入力回路１２を構成しているＭＯＳＦＥＴは、強反転領域で動作するので、相互コンダクタンスｇｍは次式で表すことができる。

ｇｍ＝μＣｏｘ（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）

但し、μ：電子移動度
Ｃｏｘ：ゲート酸化膜厚
Ｗ：チャネル幅
Ｌ：チャネル長
Ｖｇｓ：ゲート・ソース間電圧
Ｖｔｈ：閾値電圧

すなわち、ｇｍは（Ｖｇｓ−Ｖｔｈ）に略比例する。このために、入力端子ＩＮａとＩＮｂとの間に入力される同相入力電圧ＶＩＣがＶｄｄとＶｓｓとの間の電圧範囲で変化しても、差動対１２ａの相互コンダクタンスと差動対１２ｂの相互コンダクタンスの和で表される差動入力回路１２のｇｍは図１（ｂ）のように一定とできる。

図４は比較例にかかる演算増幅器を説明する図である。すなわち、図４（ａ）は回路図、図４（ｂ）はｇｍのＶＩＣ依存性を表すグラフ図である。
比較例にかかる演算増幅器は、差動入力回路及びカスコード回路を有する。差動入力回路は、エンハンス型ＰチャネルＭＯＳＦＥＴを有する第１の差動対１０６と、デプレッション型ＰチャネルＭＯＳＦＥＴを有する第２の差動対１０８と、を有する。

第１の差動対１０６及び第２の差動回路１０８に流れる電流は、電流切替回路１０４により制御されている。同相入力電圧ＶＩＣが第１の電源電圧Ｖｄｄと、第２の電源電圧Ｖｓｓと、の中間領域Ｇにおいて、電流源１０２からの電流が第１及び第２の差動対１０６、１０８にそれぞれ分割される。

他方、同相入力電圧ＶＩＣが中間領域Ｇと第１の電源電圧Ｖｄｄとの間にある場合、差動対１０６は動作、差動対１０８は非動作である。また、同相入力電圧ＶＩＣが中間領域Ｇと第２の電源電圧Ｖｓｓとの間にある場合、差動対１０６は非動作、差動対１０８は動作している。ここで、第１の差動対１０６のｇｍ_１と、第２の差動対１０８のｇｍ_２と、をｇｍ_０と同一とする。

第１の差動対１０６及び第２の差動対１０８が弱反転領域で動作している場合、中間領域Ｇにおける差動入力回路１０６、１０８のｇｍの和をｇｍ_０と同一にできる。他方、強反転領域で動作している場合、ｇｍは電流の平方根に比例するため、中間領域Ｇにおける差動入力回路のｇｍは次式である。

ｇｍ＝ｇｍ_１／２^１／２＋ｇｍ_２／２^１／２
＝２^１／２ｇｍ_０

すなわち、ｇｍは平坦部の２^１／２倍となり、図４（ｂ）のように、１．４１ｇｍ_０となる。同相入力電圧ＶＩＣ範囲においてｇｍがこのように変動すると、利得帯域幅の変動を生じる。利得帯域幅が変動すると、位相歪を生じたり、負帰還増幅器の周波数補償が困難になることがあり問題である。

これに対して、本実施形態では、簡素な回路構成を用いて、広い同相入力電圧範囲ＶＩＣ内において強反転領域内で動作する差動入力回路１２のｇｍを平坦にすることが容易である。このために、位相歪を抑制でき、また負帰還増幅器の周波数補償を容易にできる。

第１の実施形態において、第１のＭＯＳＦＥＴであるエンハンスメント型ＰチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈ_Ｐはマイナスであり、Ｖｇｓ_Ｐ≦Ｖｔｈ_Ｐでオンとなる。他方、第２のＭＯＳＦＥＴであるデプレッション型ＰチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈ_ＰＤはプラスであり、Ｖｇｓ_ＰＤ≦Ｖｔｈ_ＰＤでオンとなる。このように、閾値電圧が異なる差動対を設けることにより、広い同相入力電圧ＶＩＣ範囲において動作が可能な演算増幅器が提供される。

図５は、第１の実施形態の変形例にかかる演算増幅器のブロック図である。第１の差動対１２ａは、デプレッション型ＰチャネルＭＯＳＦＥＴで構成され、そのゲート・ソース間電圧Ｖｇｓ_ＰＤが検出される。他方、第２の差動対１２ｂは、エンハンスメント型ＰチャネルＭＯＳＦＥＴにより構成され、そのゲート・ソース間電圧Ｖｇｓ_ＰとＶｇｓ_ＰＤとの和が基準電圧Ｖｒｅｆとなるように制御回路１０により制御される。

図６は、第２の実施形態にかかる演算増幅器のブロック図である。
図６（ａ）において、第１の差動対１２ａのＭＯＳＦＥＴはエンハンスメント型ＮチャネルＭＯＳＦＥＴからなり、第２の差動対１２ｂのＭＯＳＦＥＴはデプレッション型ＮチャネルＭＯＳＦＥＴからなる。第１の差動対１２ａの一方のＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_Ｎを検出し、第２の差動対の一方のＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＮＤとＶｇｓ_Ｎとの和が基準電圧ＶｒｅｆとなるようにＶｇｓ_ＮＤが制御される。

第２の実施形態において、エンハンスメント型ＮチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈ_Ｎはプラスであり、Ｖｇｓ_Ｎ≧Ｖｔｈ_Ｎでオンとなる。他方、デプレッション型ＮチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈ_ＰＤはマイナスであり、Ｖｇｓ_ＮＤ≧Ｖｔｈ_ＮＤでオンとなる。

図６（ｂ）は、第２の実施形態の変形例を表すブロック図である。第１の差動対１２ａのデプレッション型ＮチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＤＮを検出し、第２の差動対のエンハンスメント型ＮチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＮとＶｇｓ_ＮＤとの和が基準電圧となるように制御回路１０が動作する。第２の実施形態及びこれに付随した変形例において、閾値電圧が異なる差動対を有する差動入力回路とすることにより、広い同相入力電圧ＶＩＣ範囲に対してｇｍが一定である演算増幅器が提供される。

図７は、第３の実施形態にかかる演算増幅器を表す図である。すなわち、図７（ａ）はブロック図、図７（ｂ）は回路図である。
本実施形態において、第１の差動対１２ａはエンハンスメント型ＮチャネルＭＯＳＦＥＴ（Ｎ８、Ｎ９）からなり、第２の差動対１２ｂはエンハンスメント型ＰチャネルＭＯＳＦＥＴ（Ｐ９、Ｐ１０）からなる。第１の差動対１２ａのＮ８のゲート・ソース間電圧Ｖｇｓ_Ｎ８は、検出用トランジスタ１０ａであるＮ５のゲート・ソース間電圧Ｖｇｓ_Ｎ５に置換される。調整用トランジスタ１０ｂはＰ６でありそのゲート・ソース間電圧Ｖｇｓ_Ｐ６は、第２の差動対１２ｂのＰ９のゲート・ソース間電圧Ｖｇｓ_Ｍ９に置換される。

負帰還回路１１により（Ｖｇｓ_Ｎ５＋Ｖｇｓ_Ｐ６）は、基準電圧Ｖｒｅｆ（＝ＶＢ１−Ｖｓｓ）に保たれる。このために、同相入力電圧ＶＩＣがＶｄｄとＶｓｓとの電圧範囲で変化しても、差動入力回路１２のｇｍを一定に保つことができる。なお、ＰチャネルＭＯＳＦＥＴ（Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４）及びＮチャネルＭＯＳＦＥＴ（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４）は、第１の差動対１２ａの出力と、第２の差動対１２ｂの出力と、を合成するカスコード回路１４を構成する。

ＮチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈ_Ｎはプラスであり、ＰチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈ_Ｐはマイナスである。このように、共にエンハンスメント型ＭＯＳＦＥＴを用いて、且つ相補型差動対とすることにより、同相入力電圧ＶＩＣの広い範囲に対してＶｇｓ_ＮとＶｇｓ_Ｐとの和を基準電圧Ｖｒｅｆに保持することが容易となる。

図８は、第３の実施形態の変形例にかかる演算増幅器を表す図である。
第１の差動対１２ａを構成するエンハンスメント型ＰチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_Ｐが検出され、第２の差動対１２ｂを構成するエンハンスメント型ＮチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_Ｎと、Ｖｇｓ_Ｐと、の和が基準電圧Ｖｒｅｆとなるように制御回路１０が動作する。

図９は、第４の実施形態にかかる演算増幅器のブロック図である。
図９（ａ）において、第１の差動対１２ａを構成するデプレッション型ＮチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＮＤが検出され、第２の差動対１２ｂを構成するデプレッション型ＰチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＰＤと、Ｖｇｓ_ＮＤと、の和が基準電圧Ｖｒｅｆとなるように制御回路１０が動作する。

また、図９（ｂ）は、図９（ａ）に表す第４の実施形態の変形例であり、第１の差動対１２ａを構成するデプレッション型ＰチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＰＤが検出され、第２の差動対１２ｂを構成するデプレッション型ＮチャネルＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ＮＤと、Ｖｇｓ_ＰＤと、の和が基準電圧Ｖｒｅｆとなるように制御回路１０が動作する。

デプレッション型ＭＯＳＦＥＴでは低閾値電圧とするのが容易であるので、電源電圧を例えば１．０Ｖ以下と低くすることができる。このようにして、共にデプレッション型ＭＯＳＦＥＴを用いて、且つ相補型差動対とすることにより、同相入力電圧ＶＩＣの広い範囲においてｇｍを所定値に保つことが容易となる。

実施形態及びこれらに付随する変形例において、同相入力電圧ＶＩＣが入力フルスウィングの範囲で変化しても、差動入力回路の相互コンダクタンスｇｍを一定とし、オフセット電圧の変動が抑制できる。これにより、ＣＭＲＲ（Common Mode Rejection Ratio：同相入力電圧除去比）及びＳＶＲＲ（Supply-Voltage Rejection Ratio:電源入力電圧除去比）などの改善が容易となる。

以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら本発明はこれら実施形態に限定されない。演算増幅器を構成する差動入力回路、差動対、制御回路、負帰還回路、ＦＥＴのサイズ、配置、導電型などに関して当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。

本発明にかかる演算増幅器を説明する図第１の実施形態にかかる演算増幅器を表す図制御回路の動作を説明するフローチャート比較例にかかる演算増幅器を説明する図第１の実施形態の変形例にかかる演算増幅器のブロック図第２の実施形態にかかる演算増幅器のブロック図第３の実施形態にかかる演算増幅器を表す図第３の実施形態の変形例にかかる演算増幅器を表す図第４の実施形態にかかる演算増幅器のブロック図

符号の説明

１０制御回路、１１負帰還回路、１２差動入力回路、１２ａ、１２ｂ差動対、ＩＮａ、ＩＮｂ入力端子、ＶＩＣ同相入力電圧、Ｖｄｄ第１の電源電圧、Ｖｓｓ第２の電源電圧

Claims

第１及び第２の差動対を有し、第１の電源電圧と前記第１の電源電圧よりも低い第２の電源電圧とが供給される差動入力回路と、
前記第１の電源電圧と前記第２の電源電圧との間の同相入力電圧が前記第１及び第２の差動対にそれぞれ入力される場合、前記第１の差動対を構成するＦＥＴが動作することを検出し、前記差動入力回路の相互コンダクタンスを略一定値に保持するように前記第２の差動対を構成するＦＥＴの動作を調整可能な制御回路と、
を備えたことを特徴とする演算増幅器。
前記制御回路は、検出用ＦＥＴと、調整用ＦＥＴと、負帰還回路と、を有し、
前記第１の差動対の前記ＦＥＴのうちの一方のＦＥＴのゲート・ソース間電圧は、前記検出用ＦＥＴのゲート・ソース間電圧に置換可能とされ、
前記調整用ＦＥＴのゲート・ソース間電圧は、前記第２の差動対の前記ＦＥＴのうちの一方のＦＥＴのゲート・ソース間電圧に置換可能とされ、
前記負帰還回路は、前記検出用ＦＥＴの前記ゲート・ソース間電圧と前記調整用ＦＥＴの前記ゲート・ソース間電圧との和を基準電圧に保持可能としたことを特徴とする請求項１記載の演算増幅器。
前記第１の差動対の前記一方のＦＥＴのゲートと、前記第２の差動対の前記一方のＦＥＴのゲートと、は、前記同相入力電圧が入力される端子のいずれかに共通に接続されたことを特徴とする請求項２記載の演算増幅器。
前記第１の差動対の前記ＦＥＴ及び前記第２の差動対の前記ＦＥＴは、共にデプレッション型ＭＯＳＦＥＴであり且つ互いに反対導電型であるか、または共にエンハンスメント型ＭＯＳＦＥＴであり且つ互いに反対導電型であることを特徴とすることを特徴とする請求項２または３に記載の演算増幅器。
前記第１の差動対の前記ＦＥＴと、前記第２の差動対の前記ＦＥＴと、のうちの、いずれか一方はデプレッション型ＭＯＳＦＥＴであり、いずれか他方はエンハンスメント型ＭＯＳＦＥＴであり、
前記デプレッション型ＭＯＳＦＥＴの導電型と前記エンハンスメント型ＭＯＳＦＥＴの導電型とは、同一であることを特徴とする請求項２または３に記載の演算増幅器。