JP2010041136A

JP2010041136A - 増幅器

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Publication number: JP2010041136A
Application number: JP2008198863A
Authority: JP
Inventors: Yasubumi Sakai; 靖文坂井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-07-31
Filing date: 2008-07-31
Publication date: 2010-02-18
Anticipated expiration: 2028-07-31
Also published as: JP5304087B2

Abstract

【課題】広い周波数帯域、特に、低周波帯域においても整合が可能な増幅器の提供を図る。
【解決手段】入力信号を受け取る入力端子ＩＮと、第１電源線Ｖccおよび第２電源線ＧＮＤの間に直列に設けられた負荷および増幅用トランジスタ１２と、前記負荷と前記増幅用トランジスタとの間に接続された出力端子ＯＵＴと、前記出力端子の出力信号をフィードバックする帰還回路１３と、前記入力端子および前記増幅用トランジスタの制御端子の間に設けられた内部容量Ｃ１と、を備えるように構成する。
【選択図】図３

Description

この出願は、トランジスタを用いた増幅器に関し、特に、受信システムの入力部に配置される増幅器に関する。

従来、受信システムの入力部に配置される増幅器には、入力整合特性および低雑音特性が求められている。

図１は増幅器の一例を概略的に示すブロック図である。
増幅器１００は、受信システム（受信回路）の入力部に配置された集積回路（ＬＳＩ）内に設けられる。すなわち、図１に示されるように、例えば、アンテナＡＮＴで受信した入力信号は、ＬＳＩの外部に設けた動作点分離容量（外付け容量）Ｃ０を介して入力端子ＩＮに供給され、その入力信号を増幅した出力信号を出力端子ＯＵＴから出力する。

ここで、外付け容量Ｃ０は、前段システム（例えば、アンテナＡＮＴ）と集積回路の直流電位を分離することで、前段システムと集積回路の動作点を確保するためのものである。そして、増幅器１００で発生する雑音を低く抑えることにより、所望の信号を雑音に埋もれさせること無く受信可能とするようになっている。

図２は従来の増幅器の一例を示す回路図である。
図２に示されるように、従来の増幅器１０は、外付け容量Ｃ０を介して供給される入力信号を受け取る入力端子ＩＮ、高電位電源線Ｖccおよび接地線ＧＮＤの間に直列に設けられた負荷１１およびｎチャネル型ＭＯＳトランジスタの増幅用トランジスタ（ｎＭＯＳトランジスタ）１２、並びに、入力信号を増幅した出力信号を出力する出力端子ＯＵＴを備える。なお、参照符号Ｖinは信号源を示し、また、Ｒsは入力抵抗を等価的に示している。

さらに、増幅器１０は、出力信号をフィードバックする帰還回路１３、および、入力端子ＩＮおよび帰還回路１３の間に対してＬＳＩの内部に設けた動作点分離容量（内部容量）Ｃ１０を備える。

ここで、負荷１１の一方の端子は、高電位電源線Ｖccに接続され、増幅用トランジスタ１２のソースは、接地線ＧＮＤに接続され、そして、負荷１１の他方の端子および増幅用トランジスタ１２のドレインの接続ノードは、出力端子ＯＵＴに接続されている。

また、増幅用トランジスタ１２のゲートは、入力端子ＩＮに接続され、また、帰還回路１３の一方の端子は、出力端子ＯＵＴに接続され、そして、帰還回路１３の他方の端子は、内部容量Ｃ１０を介して入力端子（増幅用トランジスタ１２のゲート）に接続されている。なお、増幅用トランジスタ１２のゲートには、所定のバイアス電圧Ｖbが印加されるようになっている。

すなわち、図２の増幅器１０は、増幅用トランジスタ１２によるソース接地増幅器に対して、例えば、帰還抵抗Ｒfより成る帰還回路１３で抵抗負帰還をかけることにより、低雑音増幅器の入力インピーダンスを抵抗性として広い周波数帯域において信号を効率よく取り込むことができるように構成されている。

さらに、図２の増幅器１０は、例えば、入力端子ＩＮに抵抗を並列接続するものと比較して、整合をとる役割をもつ帰還ループ内の抵抗Ｒf（帰還回路１３）の値を大きくすることができる。ここで、抵抗が発生する雑音電流／(Ｉ_n,Rf)²は、次の式（１）で示される。

／(Ｉ_n,Rf)²＝４ｋＴ／Ｒf （１）
なお、上記式（１）において、ｋはボルツマン定数、Ｔは絶対温度を示している。
従って、図２の増幅器は、抵抗Ｒfの値が大きいほど雑音電流が小さくなるので、増幅器１０から発生する雑音を低く抑えることが可能となり、所望の信号を雑音に埋もれさせること無く受信可能とするものである。さらに、帰還ループ内に内部容量Ｃ１０を配置することにより、増幅用トランジスタ１２の動作点確保が容易となる利点もある。

特開平０７−２９７６４８号公報

上述したように、図２に示す従来の増幅器（抵抗負帰還型低雑音増幅器）１０では、帰還ループ内に内部容量（動作点分離容量）Ｃ１０を配置することで、増幅用トランジスタ１２の動作点確保が容易となる。しかしながら、その副次的効果として、前段システムからみた容量成分の値が小さくなり、その結果、前段システムと外付け容量（外部素子）Ｃ０を含む増幅器１０との低周波における整合が困難になる。

一般的に、動作点分離容量である外付け容量Ｃ０およびＬＳＩとして構成される増幅器１０における内部容量Ｃ１０は、Ｃ０＞＞Ｃ１０の関係となるために、外部からみた容量成分は内部容量Ｃ１０により支配される。すなわち、より小さな容量である内部容量Ｃ１０の値により、増幅器１０が受信可能な周波数の下限が制限されてしまうことになる。

ところで、近年、地上波デジタルテレビ放送が開始され、また、近い将来には、その利用する周波数帯域も広げられることになっている。すなわち、デジタルテレビ放送の周波数が、例えば、４５ＭＨz〜８６２ＭＨzといったＶＨＦ帯域からＵＨＦ帯域まで使用することになるため、より低周波までの整合を行うことが求められている。

しかしながら、前述した図２の増幅器１０は、ＶＨＦ帯域の周波数を受信可能とするためには、例えば、ＬＳＩ内に設ける内部容量Ｃ１０を数十ｐＦまで大きくしなければならず、その内部容量Ｃ１０を形成するための占有面積の増大等によりコスト増加を招くといった課題がある。

この出願は、上述した課題に鑑み、広い周波数帯域、特に、低周波帯域においても整合が可能な増幅器の提供を目的とする。

第１の実施形態によれば、入力信号を受け取る入力端子と、第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、出力信号をフィードバックする帰還回路と、前記入力端子および前記増幅用トランジスタの制御端子の間に設けられた内部容量と、を備えることを特徴とする増幅器が提供される。

第２の実施形態によれば、入力信号を受け取る入力端子と、第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、出力信号をフィードバックする帰還回路と、第１スイッチ手段と、第２スイッチ手段と、を備えることを特徴とする増幅器が提供される。

前記第１スイッチ手段は、前記入力端子および前記増幅用トランジスタの制御電極の間に設けられ、第１状態では、該入力端子を，第１内部容量を介して該増幅用トランジスタの制御電極に接続すると共に、第２状態では、該入力端子を直接該増幅用トランジスタの制御電極に接続する。

前記第２スイッチ手段は、前記入力端子および前記帰還回路の間に設けられ、前記第１状態では、該入力端子を直接該帰還回路に接続すると共に、前記第２状態では、該入力端子を，第２内部容量を介して該帰還回路に接続する。

各実施例によれば、広い周波数帯域、特に、低周波帯域においても整合が可能な増幅器を提供することができる。

以下、増幅器の実施例を、添付図面を参照して詳述する。
図３は第１実施例の増幅器を示す回路図である。
図３に示されるように、本実施例の増幅器１は、外付け容量Ｃ０を介して供給される入力信号を受け取る入力端子ＩＮ、高電位電源線（第１電源線）Ｖccおよび接地線（第２電源線）ＧＮＤの間に直列に設けられた負荷１１およびｎチャネル型ＭＯＳトランジスタの増幅用トランジスタ１２、並びに、入力信号を増幅した出力信号を出力する出力端子ＯＵＴを備える。

さらに、増幅器１は、出力信号をフィードバックする帰還回路１３、および、入力端子ＩＮおよび増幅用トランジスタ１２のゲート（制御端子）の間に設けられた動作点分離容量（内部容量）Ｃ１を備える。

ここで、負荷１１の一方の端子は、高電位電源線Ｖccに接続され、増幅用トランジスタ１２のソース（第１端子）は、接地線ＧＮＤに接続され、そして、負荷１１の他方の端子および増幅用トランジスタ１２のドレイン（第２端子）の接続ノードは、出力端子ＯＵＴに接続されている。すなわち、増幅用トランジスタ１２は、ソース接地トランジスタとして構成されている。

また、増幅用トランジスタ１２のゲートは、内部容量Ｃ１を介して入力端子ＩＮに接続され、さらに、帰還回路１３の一方の端子は、出力端子ＯＵＴに接続され、そして、帰還回路１３の他方の端子は、直接入力端子（増幅用トランジスタ１２のゲート）に接続されている。なお、増幅用トランジスタ１２のゲートには、所定のバイアス電圧Ｖbが印加されるようになっている。

すなわち、図３の増幅器は、前述した図２の増幅器と同様に、増幅用トランジスタ１２によるソース接地増幅器に対して、例えば、帰還抵抗Ｒfより成る帰還回路１３で抵抗負帰還をかけることにより、低雑音増幅器の入力インピーダンスを抵抗性として広い周波数帯域において信号を効率よく取り込むことができるようになっている。

さらに、図３の増幅器１は、帰還ループ内に存在する内部容量Ｃ１を、増幅用トランジスタ１２のゲート（ソース接地増幅器の入力部）の前段に配置することにより、低周波帯域からの幅広い周波数に対して整合（マッチング）を取ることが可能になる。

すなわち、本第１実施例の増幅器１は、前段システムから増幅器１をみた容量値が外付け容量Ｃ０で決まるため、図２に示す従来の増幅器１０よりも前段システムからみた容量値が増えることになり、低周波帯域における増幅器１のインピーダンス変化を抑えることができる。

その結果、低周波帯域においても、例えば、アンテナＡＮＴとの整合が容易となり、また、内部容量（動作点分離容量）Ｃ１も配置されるため、トランジスタの動作点を確保することもできる。

図４は従来の増幅器および本実施形態の増幅器によるシミュレーション結果を示す図であり、図４（ａ）は、周波数と反射係数の関係を示し、また、図４（ｂ）は、周波数と雑音指数の関係を示している。なお、図４（ａ）および図４（ｂ）において、参照符号Ｌe１およびＬe２は第１実施例の増幅器１によるシミュレーション結果を示し、また、Ｌp１およびＬp２は従来の増幅器１０によるシミュレーション結果を示す。

図５は図４のシミュレーションに使用した従来の増幅器を示す回路図であり、また、図６は図４のシミュレーションに使用した本実施形態の増幅器を示す回路図である。なお、図５および図６において、帰還回路１３は、直列接続されたバッファ１３１および抵抗素子１３２で構成され、また、バッファ１３１は、ｎＭＯＳトランジスタ１３１１および電流源１３１２によるソースフォロア回路で構成されている。

すなわち、図５に示されるように、図４のシミュレーションに使用した従来の増幅器は、図２に示す増幅器１０において、負荷１１を９５Ωの抵抗素子で構成し、帰還回路１３を直列接続されたバッファ１３１および４００Ωの抵抗素子１３２で構成し、外付け容量Ｃ０を１ｎＦの容量で構成し、そして、内部容量Ｃ１０を６ｐＦの容量で構成したものに相当する。

また、図６に示されるように、図４のシミュレーションに使用した本実施形態の増幅器は、図３に示す増幅器１において、負荷１１を９５Ωの抵抗素子で構成し、帰還回路１３を直列接続されたバッファ１３１および４００Ωの抵抗素子１３２で構成し、外付け容量Ｃ０を１ｎＦの容量で構成し、そして、内部容量Ｃ１を６ｐＦの容量で構成したものに相当する。

すなわち、図４のシミュレーションに使用した従来の増幅器１０および本実施形態の増幅器１は、負荷１１や増幅用トランジスタ１２のサイズ、並びに、外付け容量Ｃ０および内部容量Ｃ１，Ｃ１０等の設計パラメータは、全て同一となるように設定されている。

まず、図４（ａ）に示されるように、周波数と反射係数の関係について、従来の増幅器１０によるシミュレーションでは、曲線Ｌp１で示されるように、例えば、仕様で要求される−１０ｄＢ以下となるのは、ほぼ８０ＭＨz〜２ＧＨzの周波数帯域である。すなわち、従来の増幅器１０では、例えば、４５ＭＨz〜８６２ＭＨzといったＶＨＦ帯域からＵＨＦ帯域まで使用するデジタルテレビ放送の周波数で十分な整合を取るのが難しいことを意味する。

これに対して、本実施形態の増幅器１によるシミュレーションでは、曲線Ｌｅ１で示されるように、例えば、−１０ｄＢ以下となるのは、ほぼ５ＭＨz〜２ＧＨzの周波数帯域であり、本実施形態の増幅器１の方が広い周波数帯域、特に、低周波帯域において整合が可能なことが分かる。すなわち、本実施形態の増幅器１は、例えば、４５ＭＨz〜８６２ＭＨzといったデジタルテレビ放送の周波数で十分な整合を取ることができる。

また、図４（ｂ）に示されるように、周波数と雑音指数の関係について、従来の増幅器１０によるシミュレーションでは、曲線Ｌp２で示されるように、例えば、仕様で要求される３．５ｄＢ以下となるのは、ほぼ６ＭＨz〜３ＧＨzの周波数帯域である。

これに対して、本実施形態の増幅器１によるシミュレーションでは、曲線Ｌｅ２で示されるように、例えば、３．５ｄＢ以下となるのは、ほぼ４０ＭＨz〜２ＧＨzの周波数帯域である。

すなわち、従来の増幅器（図５の回路）１０および本実施形態の増幅器（図６の回路）１の両方とも、例えば、４５ＭＨz〜８６２ＭＨzといったデジタルテレビ放送の周波数で十分に低い雑音指数を得ることができる。

ただし、例えば、入力信号が非常に弱くて雑音に埋もれてしまうような場合、整合が可能な高い周波数帯域においては、図５の回路（増幅器１０）の方が高感度で好ましい。なお、これら両回路を切り替え可能とした実施例は、図１２および図１３を参照して、後に詳述する。

図７は第２実施例の増幅器を示す回路図である。
図７と図３との比較から明らかなように、本第２実施例の増幅器は、負荷（出力負荷）１１を抵抗素子により構成している。このように、負荷１１を抵抗素子とすることにより、広い周波数において整合を取ることが可能となる。

図８は第３実施例の増幅器を示す回路図であり、上記第２実施例において、増幅用トランジスタ１２のドレインと、一方の端子が高電位電源線Ｖccに接続された負荷１１の他方の端子との間に、増幅用トランジスタ１２とカスコード接続されるカスコード接続用トランジスタ１２０が直列に接続されている。

すなわち、増幅用トランジスタ１２をカスコード構成とすることにより増幅率を向上させるようになっている。なお、カスコード接続用トランジスタ１２０の段数は、回路の電源電圧および使用するトランジスタの種類（閾値電圧）等により変化するが、例えば、１個のカスコード接続用トランジスタ１２０を設けて２段のトランジスタ１２，１２０により入力信号を増幅する。なお、カスコード接続用トランジスタ１２０のゲートにもバイアス電圧Ｖｂ’が印加されている。

図９は第４実施例の増幅器を示す回路図であり、図１０は第５実施例の増幅器を示す回路図であり、そして、図１１は第６実施例の増幅器を示す回路図である。

図９と図３との比較から明らかなように、本第４実施例の増幅器は、帰還回路１３を抵抗素子により構成している。このように、帰還回路１３を抵抗素子とすることにより、広い周波数において整合を取ることが可能となる。

また、図１０と図３との比較から明らかなように、本第５実施例の増幅器は、帰還回路１３をバッファ１３１および抵抗素子１３２により構成している。このように、帰還回路１３をバッファ１３１および抵抗素子１３２により構成することで、広い周波数において負荷１１を駆動することが可能となる。

さらに、図１１に示されるように、本第６実施例の増幅器は、図６に示すシミュレーションに使用した増幅器と同様に、第５実施例におけるバッファ１３１を、ｎＭＯＳトランジスタ１３１１および電流源１３１２によるソースフォロア回路により構成することで、広い周波数において抵抗素子１３２の駆動を可能としている。ここで、バッファ１３１としては、ソースフォロア回路に限定されるものではなく、他の知られている様々な回路を適用することもできる。

図１２は第７実施例の増幅器を示す回路図であり、また、図１３は第８実施例の増幅器を示す回路図である。ここで、図１３に示す第８実施例の増幅器は、前述した図８の第３実施例と同様に、増幅用トランジスタをカスコード接続した２つのトランジスタ１２および１２０で構成すると共に、上述した図１１の第６実施例と同様に、バッファ１３１を、ｎＭＯＳトランジスタ１３１１および電流源１３１２で構成するようになっている。なお、図１２および図１３は、それぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２による第１状態および第２状態を示している。

図１２および図１３に示されるように、本第７および第８実施例は、入力端子ＩＮおよび増幅用トランジスタ１２のゲートの間に直列に第１スイッチ手段１４１および第１内部容量Ｃ１１を設けると共に、入力端子ＩＮおよび帰還回路１３（抵抗素子１３２）の間に直列に第２スイッチ手段１４２および第２内部容量Ｃ１２を設けるようになっている。

ここで、第１スイッチ手段１４１は、同期して動作するスイッチＳＷ１１およびＳＷ１２を備え、また、第２スイッチ手段１４２は、同期して動作するスイッチＳＷ２１およびＳＷ２２を備える。

そして、図１２に示されるように、スイッチＳＷ１１およびＳＷ２１がオンで、スイッチＳＷ１２およびＳＷ２２がオフする第１状態では、図１０に示す第５実施例と同様の回路（図６に相当する回路）となる。

一方、図１３に示されるように、スイッチＳＷ１１およびＳＷ２１がオフで、スイッチＳＷ１２およびＳＷ２２がオンする第２状態では、従来と同様の回路（図５に相当する回路）となる。

すなわち、まず、通常の広い周波数帯域での整合が必要な場合には、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２を図１２に示す第１状態として使用し、一方、高い周波数帯域での使用において、入力信号が非常に弱くて雑音に埋もれてしまうような場合には、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２を図１３に示す第２状態として使用する。

このように、増幅器が使用される状況に応じて、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２を第１状態および第２状態に切り替えることができる。なお、これらスイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２の切り替えは、知られている技術を適用して自動的に、或いは、ユーザの操作に従って行うことができる。

上述した各実施例では、トランジスタ１２，１２０および１３１１をｎＭＯＳトランジスタとして説明したが、これらのトランジスタは、電源線の極性等を反転してｐＭＯＳトランジスタとして構成することができる。さらに、トランジスタ１２，１２０および１３１１は、ＭＯＳトランジスタに限定されるものではなく、バイポーラトランジスタやガリウム砒素等を使用した化合物半導体素子等を適用することも可能である。

図１４は各実施例の増幅器を適用した受信回路を概略的に示すブロック図である。
図１４に示されるように、上述した各実施例の増幅器（低雑音増幅器）１および各種回路２００を組み合わせることにより受信回路を構成することができる。

図１５は各実施例の増幅器を有するＬＳＩの一例を示すブロック図であり、また、図１６は各実施例の増幅器を有するＬＳＩの他の例を示すブロック図である。

図１５に示す例では、増幅器１、クロック生成回路３０１、ミキサ３０２およびアナログ／ディジタル・コンバータ（ＡＤＣ）３０３により、１つのＬＳＩ（半導体チップ）３００を構成している。

また、図１６に示す例では、増幅器１，ミキサ４２１およびＡＤＣ４２２を有するアナログ回路４０２、クロック生成回路４０１、並びに、デジタル復調回路４０３により、１つのＬＳＩ４００を構成している。

図１７は図１５のＬＳＩを使用した受信回路の一例を示すブロック図であり、図１８は図１６のＬＳＩを使用した受信回路の一例を示すブロック図である。

図１７の例では、受信回路が、図１５に示すＬＳＩ３００および１つのＬＳＩとされたデジタル復調回路５００により構成される。すなわち、図１７の例では、受信回路が２つのＬＳＩ３００および５００により構成される。

図１８の例では、受信回路が、図１６に示すＬＳＩ４００により構成される。すなわち、図１８の例では、受信回路が１つのＬＳＩ４００により構成される。

このように、上述した各実施例の増幅器は、１つ或いは複数のＬＳＩにより構成され、例えば、広い周波数帯域を使用すると共に低雑音が要求されるデジタルテレビ放送等の受信回路に適用することができる。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力信号を受け取る入力端子と、
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御端子の間に設けられた内部容量と、を備えることを特徴とする増幅器。

（付記２）
入力信号を受け取る入力端子と、
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御電極の間に設けられ、第１状態では、該入力端子を，第１内部容量を介して該増幅用トランジスタの制御電極に接続すると共に、第２状態では、該入力端子を直接該増幅用トランジスタの制御電極に接続する第１スイッチ手段と、
前記入力端子および前記帰還回路の間に設けられ、前記第１状態では、該入力端子を直接該帰還回路に接続すると共に、前記第２状態では、該入力端子を，第２内部容量を介して該帰還回路に接続する第２スイッチ手段と、を備えることを特徴とする増幅器。

（付記３）
付記１または２に記載の増幅器において、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記出力信号は、前記負荷の第２端子および前記増幅用トランジスタの第２端子を接続するノードから取り出されることを特徴とする増幅器。

（付記４）
付記１または２に記載の増幅器において、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記負荷の第２端子と前記増幅用トランジスタの第２端子との間には、該増幅用トランジスタとカスコード接続される少なくとも１つのカスコード接続用トランジスタが直列に接続され、
前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタを接続するノードから取り出されることを特徴とする増幅器。

（付記５）
付記４に記載の増幅器において、
前記カスコード接続用トランジスタは、前記増幅用トランジスタと同じ導電型の１個のトランジスタであり、前記カスコード接続用トランジスタの第１端子は前記増幅用トランジスタの第２端子に接続され、
前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタの第２端子を接続するノードから取り出されることを特徴とする増幅器。

（付記６）
付記１〜５のいずれか１項に記載の増幅器において、
前記入力端子は、外付け容量を介して前記入力信号を受け取ることを特徴とする増幅器。

（付記７）
付記１〜６のいずれか１項に記載の増幅器において、
前記増幅用トランジスタの前記制御端子は、所定の電圧でバイアスされていることを特徴とする増幅器。

（付記８）
付記１〜６のいずれか１項に記載の増幅器において、
前記負荷は、第１抵抗素子を備え、
前記帰還回路は、第２抵抗素子を備えることを特徴とする増幅器。

（付記９）
付記８に記載の増幅器において、
前記帰還回路は、さらに、前記出力端子および前記第２抵抗素子の間に設けられたバッファを備えることを特徴とする増幅器。

（付記１０）
付記１〜９のいずれか１項に記載の増幅器を備えることを特徴とする受信回路。

増幅器の一例を概略的に示すブロック図である。従来の増幅器の一例を示す回路図である。第１実施例の増幅器を示す回路図である。従来の増幅器および本実施形態の増幅器によるシミュレーション結果を示す図である。図４のシミュレーションに使用した従来の増幅器を示す回路図である。図４のシミュレーションに使用した本実施形態の増幅器を示す回路図である。第２実施例の増幅器を示す回路図である。第３実施例の増幅器を示す回路図である。第４実施例の増幅器を示す回路図である。第５実施例の増幅器を示す回路図である。第６実施例の増幅器を示す回路図である。第７実施例の増幅器を示す回路図である。第８実施例の増幅器を示す回路図である。各実施例の増幅器を適用した受信回路を概略的に示すブロック図である。各実施例の増幅器を有するＬＳＩの一例を示すブロック図である。各実施例の増幅器を有するＬＳＩの他の例を示すブロック図である。図１５のＬＳＩを使用した受信回路の一例を示すブロック図である。図１６のＬＳＩを使用した受信回路の一例を示すブロック図である。

符号の説明

１，１０，１００増幅器（低雑音増幅器）
１１負荷
１２増幅用トランジスタ
１３帰還回路
１４１第１スイッチ手段
１４２第２スイッチ手段
２００各種回路
３００，４００ＬＳＩ（半導体チップ）
３０１，４０１クロック生成回路
３０２，４２１ミキサ
３０３，４２２ＡＤＣ
４０２アナログ回路
４０３デジタル復調回路
５００デジタル復調回路（ＬＳＩ）
Ｃ０外付け容量（外部素子：動作点分離容量）
Ｃ１，Ｃ１０，Ｃ１１，Ｃ１２内部容量（ＬＳＩ内の容量：動作点分離容量）
ＩＮ入力端子
ＯＵＴ出力端子
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＣＷ２２スイッチ

Claims

入力信号を受け取る入力端子と、
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御端子の間に設けられた内部容量と、を備えることを特徴とする増幅器。
入力信号を受け取る入力端子と、
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御電極の間に設けられ、第１状態では、該入力端子を，第１内部容量を介して該増幅用トランジスタの制御電極に接続すると共に、第２状態では、該入力端子を直接該増幅用トランジスタの制御電極に接続する第１スイッチ手段と、
前記入力端子および前記帰還回路の間に設けられ、前記第１状態では、該入力端子を直接該帰還回路に接続すると共に、前記第２状態では、該入力端子を，第２内部容量を介して該帰還回路に接続する第２スイッチ手段と、を備えることを特徴とする増幅器。
請求項１または２に記載の増幅器において、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記出力信号は、前記負荷の第２端子および前記増幅用トランジスタの第２端子を接続するノードから取り出されることを特徴とする増幅器。
請求項１または２に記載の増幅器において、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記負荷の第２端子と前記増幅用トランジスタの第２端子との間には、該増幅用トランジスタとカスコード接続される少なくとも１つのカスコード接続用トランジスタが直列に接続され、
前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタを接続するノードから取り出されることを特徴とする増幅器。
請求項１〜４のいずれか１項に記載の増幅器において、
前記入力端子は、外付け容量を介して前記入力信号を受け取ることを特徴とする増幅器。