JP2010034786A - Differential amplifier - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce non-linear amplifying errors caused by the temperature difference of a transistor, over a wide range of the frequency. <P>SOLUTION: A differential amplifier has transistors Q1 and Q2 buffering an input signal; a voltage generation circuit generating a voltage drop dependent on a collector current on the side of the collector terminal of the transistors Q1 and Q2; an emitter-follower circuit buffering outputs of the transistors Q1 and Q2; a first differential amplifying circuit cross-connected to the transistors Q1 and Q2 and driven by the emitter-follower circuit; a second differential amplifying circuit driven by the emitter-follower circuit; transistors Q9 and Q10 provided between the transistors Q1, Q2 and the first differential amplifying circuit; transistors Q11 and Q12 provided on the output of the second differential amplifying circuit; and a bias circuit for outputting to the transistors Q9-Q12 a bias voltage which equalizes the collector-emitter voltage of the transistors Q1, Q2 and the first and the second differential amplifying circuits. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、一対の入力信号の差分を増幅する差動増幅器に関する。   The present invention relates to a differential amplifier that amplifies a difference between a pair of input signals.

下記特許文献１の図３には、非直線性誤差を抑えた差動増幅器が開示されている。すなわち、この差動増幅器は、一対のエミッタフォロワ・トランジスタ１１，１２のエミッタ端子に一対の増幅トランジスタ１，２をたすきがけ接続し、当該一対の増幅トランジスタ１，２のエミッタ端子にエミッタ抵抗３，４をそれぞれ接続し、上記一対のエミッタフォロワ・トランジスタ１１，１２のコレクタ端子を出力端（オープンコレクタ出力）としたトランスコンダクタンス・アンプである。   FIG. 3 of Patent Document 1 below discloses a differential amplifier that suppresses non-linearity errors. In other words, this differential amplifier includes a pair of amplifying transistors 1 and 2 connected to the emitter terminals of a pair of emitter follower transistors 11 and 12 by dragging, and an emitter resistor 3 connected to the emitter terminals of the pair of amplifying transistors 1 and 2. 4 are connected to each other, and the collector terminals of the pair of emitter follower transistors 11 and 12 are output terminals (open collector outputs).

このように構成された差動増幅器は、出力電流（Ｉout1−Ｉout2）を示す式が下式に示されるように構成素子であるトランジスタの非直線性に関する項を含まないので、広い入力電圧（Ｖin1−Ｖin2）の範囲に亘り直線性に優れた差動増幅器となる。なお、この式において、ＲEは上記エミッタ抵抗の抵抗値である。
Ｉout1−Ｉout2＝（Ｖin1−Ｖin2）／ＲE
また、この特許文献１の図５には、増幅トランジスタ１，２等からなる差動増幅回路及び４つのカレントミラー回路２１〜２４からなる電力伝達回路（信号伝達回路）を設けることにより、上記差動増幅器の欠点を解消する差動増幅器が開示されている。
特開２０００−２６１２６１号公報 The differential amplifier configured as described above does not include a term related to the nonlinearity of the transistor as a constituent element as shown in the following expression, so that the expression indicating the output current (Iout1−Iout2) is wide. The differential amplifier has excellent linearity over the range of -Vin2). In this equation, RE is the resistance value of the emitter resistor.
Iout1-Iout2 = (Vin1-Vin2) / RE
Further, in FIG. 5 of Patent Document 1, a differential amplifier circuit composed of amplification transistors 1 and 2 and a power transmission circuit (signal transmission circuit) composed of four current mirror circuits 21 to 24 are provided. A differential amplifier is disclosed that overcomes the disadvantages of dynamic amplifiers.
JP 2000-261261 A

ところで、上記特許文献１の図３に記載された従来の差動増幅器では、一対の増幅トランジスタ１，２のコレクタ-エミッタ間電圧ＶCEが、入力電圧が印加されない状態において増幅トランジスタ１，２のベース-エミッタ間電圧ＶBEに設定されているので、入力電圧が印加された場合に増幅トランジスタ１，２が容易に飽和してしまう。すなわち、上記従来の差動増幅器は、入力電圧が大きくなると出力信号が歪み易いという問題がある。
また、特許文献１の図５に記載された従来の差動増幅器は、上記問題を解決するものであるが、電力伝達回路の構成が複雑で信号の伝播経路が長いために高速動作を実現することができないという問題がある。 Incidentally, in the conventional differential amplifier described in FIG. 3 of Patent Document 1, the collector-emitter voltage VCE of the pair of amplification transistors 1 and 2 is the base of the amplification transistors 1 and 2 in a state where no input voltage is applied. Since the emitter voltage VBE is set, the amplification transistors 1 and 2 are easily saturated when an input voltage is applied. That is, the conventional differential amplifier has a problem that the output signal is easily distorted when the input voltage is increased.
The conventional differential amplifier described in FIG. 5 of Patent Document 1 solves the above problem, but realizes high-speed operation because the configuration of the power transmission circuit is complicated and the signal propagation path is long. There is a problem that can not be.

本出願人は、このような従来技術の問題点を解決することを目的とした発明として特願２００７−２２６６４６を出願したが、この発明に新たな問題点が発見された。すなわち、この発明は、上記従来技術の問題点を解決することが可能であるが、回路を構成する各トランジスタのベース−エミッタ間電圧Ｖbeが温度依存性を有し、また各トランジスタ間で消費電力が異なることに起因して発熱状態が異なるために、利得誤差及び非直線性増幅誤差を広い周波数範囲に亘って十分に低減することができず、よって利得が広い周波数範囲に亘って平坦な差動増幅器を実現することができない。   The present applicant has filed Japanese Patent Application No. 2007-226646 as an invention aimed at solving such problems of the prior art, and a new problem has been discovered in this invention. That is, the present invention can solve the above-mentioned problems of the prior art, but the base-emitter voltage Vbe of each transistor constituting the circuit has temperature dependence, and power consumption between the transistors. Since the heat generation state is different due to the difference in gain, the gain error and the nonlinear amplification error cannot be sufficiently reduced over a wide frequency range, so that the gain has a flat difference over the wide frequency range. A dynamic amplifier cannot be realized.

本発明は、上述した事情に鑑みてなされたものであり、大振幅の入力電圧において出力信号の歪が少ないと共に、トランジスタの温度差に起因する利得誤差及び非直線性増幅誤差を広い周波数範囲に亘って低減することが可能な差動増幅器を提供することを目的とするものである。   The present invention has been made in view of the above-described circumstances. The distortion of the output signal is small at a large amplitude input voltage, and the gain error and the nonlinear amplification error due to the temperature difference of the transistor are widened in a frequency range. An object of the present invention is to provide a differential amplifier that can be reduced over the entire range.

上記目的を達成するために、本発明では、第１の解決手段として、入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、出力用に設けられ、一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、一対の第１エミッタフォロワ・トランジスタと第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１、第２ベース接地トランジスタに出力するバイアス回路とを具備する、という手段を採用する。   In order to achieve the above object, in the present invention, as a first solving means, a pair of first emitter follower transistors for buffering an input signal and a collector terminal side of the pair of first emitter follower transistors are provided. A pair of voltage generation circuits for generating a voltage drop depending on the collector current, a pair of emitter follower circuits for buffering the outputs of the pair of first emitter follower transistors, and a pair of first emitter follower transistors, respectively. A first differential amplifier circuit that is connected to each other and driven by a pair of emitter follower circuits; a second differential amplifier circuit that is provided for output and is driven by a pair of emitter follower circuits; A pair of first emitter follower transistors and a first differential boost A pair of first grounded base transistors provided between each of the circuits, a pair of second grounded base transistors provided respectively at the output of the second differential amplifier circuit, a pair of first emitter follower transistors, and A bias circuit that outputs a bias voltage set so that the collector-emitter voltages of the first and second differential amplifier circuits are equal to each other to the pair of first and second base-grounded transistors. Adopt means.

第２の解決手段として、ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続され、当該一対の第１エミッタフォロワ・トランジスタのコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、ベース端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタを備える一対のエミッタフォロワ回路と、ベース端子が一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタを備える第１の差動増幅回路と、ベース端子が一対の第１増幅トランジスタのベース端子にそれぞれ接続された一対の第２増幅トランジスタを備える第２の差動増幅回路と、一対の第１増幅トランジスタのコレクタ端子と一対の第１エミッタフォロワ・トランジスタのエミッタ端子との間にそれぞれ挿入される一対の第１ベース接地トランジスタと、一対の第２増幅トランジスタのコレクタ端子と出力端との間にそれぞれ挿入される一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ、一対の第１増幅トランジスタ及び一対の第２増幅トランジスタにおける各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１ベース接地トランジスタ及び一対の第２ベース接地トランジスタに出力するバイアス回路とを具備する、という手段を採用する。   As a second solution, a pair of first emitter follower transistors to which an input signal is applied to a base terminal, and a pair of first emitter follower transistors connected to the collector terminals of the pair of first emitter follower transistors, respectively. A pair of voltage generation circuits each generating a voltage drop depending on the collector current of the transistor, and a pair of second emitter follower transistors whose base terminals are respectively connected to the emitter terminals of the pair of first emitter follower transistors A pair of emitter follower circuits and a pair of first emitter follower base terminals connected to the emitter terminals of the pair of second emitter follower transistors and a collector terminal connected to the emitter terminals of the pair of first emitter follower transistors, respectively. 1 amplification transistor A first differential amplifier circuit, a second differential amplifier circuit including a pair of second amplifier transistors each having a base terminal connected to a base terminal of the pair of first amplifier transistors, and a pair of first amplifier transistors Between a pair of first grounded base transistors and a pair of second amplifying transistors between the collector terminals and the output terminals, respectively. Bias set so that the collector-emitter voltages of the pair of second grounded base transistors, the pair of first emitter follower transistors, the pair of first amplification transistors, and the pair of second amplification transistors are equal. A pair of first base-grounded transistors and a pair of second base-grounded transistors Comprising a bias circuit for outputting, to adopt a means of.

第３の解決手段として、上記第１の解決手段において、第１、第２の差動増幅回路と一対のエミッタフォロワ回路との間に直流電圧をシフトする電圧シフト回路が設けられる、という手段を採用する。   As a third solution, in the first solution, a voltage shift circuit for shifting a DC voltage is provided between the first and second differential amplifier circuits and the pair of emitter follower circuits. adopt.

第４の解決手段として、上記第１または第２の解決手段において、バイアス回路は、コレクタ端子とベース端子とが接続されたバイアス・トランジスタと、当該バイアス・トランジスタのコレクタ電流に依存した電圧降下を発生させる第２の電圧降下回路と、直流電圧をシフトする第２の電圧シフト回路とが直列接続された直列回路と、該直列回路に接続される定電流源とからなり、直列回路と前記定電流源との接続点をバイアス電圧の出力端とする、という手段を採用する。   As a fourth solution, in the first or second solution, the bias circuit includes a bias transistor having a collector terminal and a base terminal connected to each other, and a voltage drop depending on a collector current of the bias transistor. A series circuit in which a second voltage drop circuit to be generated and a second voltage shift circuit for shifting a DC voltage are connected in series; and a constant current source connected to the series circuit. A means is adopted in which the connection point with the current source is used as the output terminal of the bias voltage.

第５の解決手段として、上記第１〜第４のいずれか一の解決手段において、エミッタ端子が一対のエミッタフォロワ回路のコレクタ端子にそれぞれ接続された一対の第３エミッタフォロワ・トランジスタをさらに備え、一対の電圧発生回路は、一端が一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続される一対の第1コレクタ抵抗と、該一対の第1コレクタ抵抗の他端にそれぞれ直列接続される一対の第２コレクタ抵抗とからなり、一対の第３エミッタフォロワ・トランジスタの各ベース端子は、一対の第1コレクタ抵抗と一対の第２コレクタ抵抗との接続点にそれぞれ接続される、という手段を採用する。   As a fifth solution, in any one of the first to fourth solutions, the device further includes a pair of third emitter follower transistors, each having an emitter terminal connected to a collector terminal of the pair of emitter follower circuits, The pair of voltage generation circuits includes a pair of first collector resistors whose one ends are respectively connected to the collector terminals of the pair of first emitter follower transistors, and a pair connected in series to the other ends of the pair of first collector resistors. The base terminals of the pair of third emitter follower transistors are connected to the connection points of the pair of first collector resistors and the pair of second collector resistors, respectively. To do.

第６の解決手段として、上記第１〜第５のいずれか一の解決手段において、第２の差動増幅回路及び一対の第２ベース接地トランジスタからなる出力回路が複数並列接続される、という手段を採用する。   As a sixth solution, in any one of the first to fifth solutions, a plurality of output circuits each including a second differential amplifier circuit and a pair of second base grounded transistors are connected in parallel. Is adopted.

本発明によれば、入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、出力用に設けられ、一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、一対の第１エミッタフォロワ・トランジスタと第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１、第２ベース接地トランジスタに出力するバイアス回路とを具備するので、第１、第２の差動増幅回路のベース電圧が上昇しても、第１、第２の差動増幅回路のコレクタが一対の第１ベース接地トランジスタのエミッタに各々接続されているので、第１、第２の差動増幅回路のコレクタ電圧は殆ど変化せず、よって従来技術よりも飽和し難い。
なお、上記第３の解決手段として規定する発明によれば、電圧シフト回路が設けられることにより第１、第２の差動増幅回路のコレクタ-エミッタ間電圧を大きくなるので、さらに飽和し難くなる。 According to the present invention, a pair of first emitter follower transistors that respectively buffer input signals, and a pair of voltage drops that depend on collector currents on the collector terminal sides of the pair of first emitter follower transistors, respectively. A voltage generation circuit, a pair of emitter follower circuits for buffering the outputs of the pair of first emitter follower transistors, and a pair of first emitter follower transistors connected to each other, and a pair of emitter follower circuits respectively. A first differential amplifier circuit to be driven; a second differential amplifier circuit provided for output and driven by a pair of emitter follower circuits; and a first difference between the pair of first emitter follower transistors A pair of first bases respectively provided between the dynamic amplifier circuits. Grounded transistors, a pair of second grounded base transistors provided at the outputs of the second differential amplifier circuit, a pair of first emitter follower transistors, and a first differential amplifier circuit and a second differential amplifier circuit, respectively. And a bias circuit for outputting a bias voltage set so that the collector-emitter voltages are equal to the pair of first and second common base transistors, so that the base voltages of the first and second differential amplifier circuits are provided. Since the collectors of the first and second differential amplifier circuits are connected to the emitters of the pair of first base-grounded transistors, the collector voltages of the first and second differential amplifier circuits are It hardly changes and is therefore less likely to saturate than the prior art.
According to the invention defined as the third solving means, since the voltage between the collector and the emitter of the first and second differential amplifier circuits is increased by providing the voltage shift circuit, it is further difficult to saturate. .

また、本発明によれば、上記効果に加えて、一対の電圧発生回路、一対の第１ベース接地トランジスタ、一対の第２ベース接地トランジスタ及びバイアス回路が備えらるので、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧を等しくすることが可能であり、よって一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路の消費電力を等しくして局所的な温度変化を抑制することができる。したがって、本発明によれば、トランジスタの温度差に起因する非直線性増幅誤差を広い周波数範囲に亘って低減すことが可能である。   Further, according to the present invention, in addition to the above effects, a pair of voltage generating circuits, a pair of first base grounded transistors, a pair of second base grounded transistors and a bias circuit are provided, so that a pair of first emitter followers is provided. It is possible to make the collector-emitter voltages in the transistor and the first and second differential amplifier circuits equal, so that the pair of first emitter follower transistors and the first and second differential amplifier circuits The local temperature change can be suppressed by equalizing the power consumption. Therefore, according to the present invention, it is possible to reduce the non-linear amplification error caused by the temperature difference between transistors over a wide frequency range.

以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る差動増幅器Ａの回路図である。この差動増幅器Ａは、図示するように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第１ベース接地トランジスタＱ9，Ｑ10、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14、バイアス・トランジスタＱ15、一対の第１エミッタ抵抗ＲE1，ＲE2、一対の第２エミッタ抵抗ＲE3，ＲE4、一対の第１コレクタ抵抗ＲC1，ＲC2、一対の第２コレクタ抵抗ＲC3，ＲC4、バイアス抵抗Ｒ1、コンデンサＣ1、一対の第１電圧シフトダイオードＤ1，Ｄ2（電圧シフト回路）、第２電圧シフトダイオードＤ3（第２の電圧シフト回路）、第1定電流源ＣＳ0、一対の第２定電流源ＣＳ1，ＣＳ2、第３定電流源ＣＳ3及び第４定電流源ＣＳ4から構成されている。 Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
FIG. 1 is a circuit diagram of a differential amplifier A according to the first embodiment. As shown, the differential amplifier A includes a pair of first emitter follower transistors Q1 and Q2, a pair of first amplification transistors Q3 and Q4, a pair of second emitter follower transistors Q5 and Q6, and a pair of second emitter follower transistors Q5 and Q6. Amplifying transistors Q7, Q8, a pair of first grounded base transistors Q9, Q10, a pair of second grounded base transistors Q11, Q12, a pair of third emitter follower transistors Q13, Q14, a bias transistor Q15, a pair of first emitters Resistors RE1 and RE2, a pair of second emitter resistors RE3 and RE4, a pair of first collector resistors RC1 and RC2, a pair of second collector resistors RC3 and RC4, a bias resistor R1, a capacitor C1, and a pair of first voltage shift diodes D1 , D2 (voltage shift circuit), second voltage shift diode D3 (second voltage shift circuit), first constant current source CS0, a pair of first Constant current sources CS1, CS2, the third and a constant current source CS3, and the fourth constant current source CS4.

これら回路素子のうち、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第１エミッタ抵抗ＲE1，ＲE2、一対の第２エミッタ抵抗ＲE3，ＲE4、第1定電流源ＣＳ0、一対の第２定電流源ＣＳ1，ＣＳ2及び第３定電流源ＣＳ3は、本差動増幅器Ａの基本回路部であるトランスコンダクタンス・アンプを構成している。   Among these circuit elements, a pair of first emitter follower transistors Q1, Q2, a pair of first amplification transistors Q3, Q4, a pair of second emitter follower transistors Q5, Q6, a pair of second amplification transistors Q7, Q8, The pair of first emitter resistors RE1 and RE2, the pair of second emitter resistors RE3 and RE4, the first constant current source CS0, the pair of second constant current sources CS1 and CS2, and the third constant current source CS3 are the present differential amplifier. A transconductance amplifier which is a basic circuit portion of A is configured.

また、これら回路沿素子のうち、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6及び一対の第２定電流源ＣＳ1，ＣＳ2は一対のエミッタフォロワ回路を構成し、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第１エミッタ抵抗ＲE1，ＲE2及び第1定電流源ＣＳ0は第１の差動増幅回路を構成し、一対の第２増幅トランジスタＱ7，Ｑ8及び第３定電流源ＣＳ3は第２の差動増幅回路を構成している。さらに、一対の第１コレクタ抵抗ＲC1，ＲC2及び一対の第２コレクタ抵抗ＲC3，ＲC4は、一対の電圧発生回路を構成し、バイアス・トランジスタＱ15、バイアス抵抗Ｒ1、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4はバイアス回路を構成している。   Among these circuit elements, the pair of second emitter follower transistors Q5 and Q6 and the pair of second constant current sources CS1 and CS2 constitute a pair of emitter follower circuits, and the pair of first amplification transistors Q3 and Q4. The pair of first emitter resistors RE1 and RE2 and the first constant current source CS0 constitute a first differential amplifier circuit, and the pair of second amplifier transistors Q7 and Q8 and the third constant current source CS3 constitute a second difference. A dynamic amplifier circuit is configured. Further, the pair of first collector resistors RC1, RC2 and the pair of second collector resistors RC3, RC4 constitute a pair of voltage generation circuits, and include a bias transistor Q15, a bias resistor R1, a second voltage shift diode D3, and a fourth voltage shift circuit. The constant current source CS4 constitutes a bias circuit.

本差動増幅器Ａは、これら回路素子によって構成されたトランスコンダクタンス・アンプに、一対の第１ベース接地トランジスタＱ9，Ｑ10、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14、バイアス・トランジスタＱ15、一対の第１コレクタ抵抗ＲC1，ＲC2、一対の第２コレクタ抵抗ＲC3，ＲC4、バイアス抵抗Ｒ1、コンデンサＣ1、一対の第１電圧シフトダイオードＤ1，Ｄ2、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4を付加することにより、トランジスタの局所的な温度変化に起因する増幅特性への影響を軽減するものである。   The differential amplifier A includes a pair of first base grounded transistors Q9 and Q10, a pair of second base grounded transistors Q11 and Q12, and a pair of third emitter follower transistors in addition to a transconductance amplifier constituted by these circuit elements. Q13, Q14, bias transistor Q15, a pair of first collector resistors RC1, RC2, a pair of second collector resistors RC3, RC4, a bias resistor R1, a capacitor C1, a pair of first voltage shift diodes D1, D2, a second voltage By adding the shift diode D3 and the fourth constant current source CS4, the influence on the amplification characteristic due to the local temperature change of the transistor is reduced.

また、これら付加的な回路素子のうち、バイアス抵抗Ｒ1、バイアス・トランジスタＱ15、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4は、一対の第１ベース接地トランジスタＱ9，Ｑ10の各ベース端子及び一対の第２ベース接地トランジスタＱ11，Ｑ12の各ベース端子にバイアス電圧を供給するバイアス回路を構成している。さらに、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第２エミッタ抵抗ＲE3，ＲE4及び第３定電流源ＣＳ3は、本差動増幅器Ａの出力回路を構成している。   Among these additional circuit elements, the bias resistor R1, the bias transistor Q15, the second voltage shift diode D3, and the fourth constant current source CS4 are respectively connected to the base terminals of the pair of first base ground transistors Q9 and Q10. A bias circuit is configured to supply a bias voltage to each base terminal of the pair of second grounded base transistors Q11 and Q12. Further, the pair of second amplification transistors Q7 and Q8, the pair of second grounded base transistors Q11 and Q12, the pair of second emitter resistors RE3 and RE4, and the third constant current source CS3 are the output circuit of the differential amplifier A. It is composed.

一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のうち、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子は、本差動増幅器Ａの一方の入力端であり、一方の入力信号Ｖin1が入力され、他方の第１エミッタフォロワ・トランジスタＱ2のベース端子は、本差動増幅器Ａの他方の入力端であり、他方の入力信号Ｖin2が入力される。上記一対の入力信号Ｖin1，Ｖin2は、図示しない外部バイアス回路によって設定される入力バイアス電圧Ｖic（直流電圧）に小振幅の交流電圧±ΔＶiが加算されたものである。   Of the pair of first emitter follower transistors Q1 and Q2, the base terminal of one first emitter follower transistor Q1 is one input terminal of the differential amplifier A, and one input signal Vin1 is input. The base terminal of the other first emitter follower transistor Q2 is the other input terminal of the differential amplifier A, and the other input signal Vin2 is input thereto. The pair of input signals Vin1 and Vin2 are obtained by adding a small amplitude AC voltage ± ΔVi to an input bias voltage Vic (DC voltage) set by an external bias circuit (not shown).

また、一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ端子には、一方の第１コレクタ抵抗ＲC1の一端とコンデンサＣ1の一端とが接続され、他方の第１エミッタフォロワ・トランジスタＱ2のコレクタ端子には、他方の第１コレクタ抵抗ＲC2の一端とコンデンサＣ1の他端とが接続されている。上記一方の第１コレクタ抵抗ＲC1の他端には、一方の第２コレクタ抵抗ＲC3の一端及び一方の第３エミッタフォロワ・トランジスタＱ13のベース端子が接続され、他方の第１コレクタ抵抗ＲC2の他端には、他方の第２コレクタ抵抗ＲC4の一端及び他方の第３エミッタフォロワ・トランジスタＱ14のベース端子が接続されている。なお、上記コンデンサＣ1は、本差動増幅器Ａの入力インピーダンスを調整するために付加された小静電容量のコンデンサである。   One collector terminal of one first collector resistor RC1 and one end of capacitor C1 are connected to the collector terminal of one first emitter follower transistor Q1, and the other collector terminal of the first emitter follower transistor Q2 is connected to the collector terminal of one first emitter follower transistor Q2. One end of the other first collector resistor RC2 and the other end of the capacitor C1 are connected. One end of one second collector resistor RC3 and the base terminal of one third emitter follower transistor Q13 are connected to the other end of the one first collector resistor RC1, and the other end of the other first collector resistor RC2 is connected. Are connected to one end of the other second collector resistor RC4 and the base terminal of the other third emitter follower transistor Q14. The capacitor C1 is a small capacitance capacitor added to adjust the input impedance of the differential amplifier A.

また、一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子には、一方の第２エミッタフォロワ・トランジスタＱ5のベース端子及び一方の第１ベース接地トランジスタＱ9のコレクタ端子が接続され、他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子には、他方の第２エミッタフォロワ・トランジスタＱ6のベース端子及び他方の第１ベース接地トランジスタＱ10のコレクタ端子が接続されている。   The emitter terminal of one first emitter follower transistor Q1 is connected to the base terminal of one second emitter follower transistor Q5 and the collector terminal of one first grounded base transistor Q9, and the other first emitter emitter transistor Q1. The emitter terminal of the follower transistor Q2 is connected to the base terminal of the other second emitter follower transistor Q6 and the collector terminal of the other first grounded base transistor Q10.

一方の第２エミッタフォロワ・トランジスタＱ5のエミッタ端子には、一方の第１電圧シフトダイオードＤ1のアノード端子が接続され、他方の第２エミッタフォロワ・トランジスタＱ6のエミッタ端子には、他方の第１電圧シフトダイオードＤ2のアノード端子が接続されている。また、一方の第２エミッタフォロワ・トランジスタＱ5のコレクタ端子には、一方の第３エミッタフォロワ・トランジスタＱ13のエミッタ端子が接続され、他方の第２エミッタフォロワ・トランジスタＱ6のコレクタ端子には、他方の第３エミッタフォロワ・トランジスタＱ14のエミッタ端子が接続されている。   The emitter terminal of one second emitter follower transistor Q5 is connected to the anode terminal of one first voltage shift diode D1, and the emitter terminal of the other second emitter follower transistor Q6 is connected to the other first voltage. The anode terminal of the shift diode D2 is connected. The collector terminal of one second emitter follower transistor Q5 is connected to the emitter terminal of one third emitter follower transistor Q13, and the other second emitter follower transistor Q6 is connected to the collector terminal of the other emitter follower transistor Q6. The emitter terminal of the third emitter follower transistor Q14 is connected.

また、一方の第１電圧シフトダイオードＤ1のカソード端子には、一方の増幅トランジスタＱ3のベース端子、一方の第２定電流源ＣＳ1の正極端及び一方の第２増幅トランジスタＱ7が接続され、他方の第１電圧シフトダイオードＤ2のカソード端子には、他方の増幅トランジスタＱ4のベース端子、他方の第２定電流源ＣＳ2の正極端及び他方の第２増幅トランジスタＱ8が接続されている。上記一対の第１電圧シフトダイオードＤ1，Ｄ2は、直流電圧の電圧降下を目的として挿入されたものであり、何れも同一な電圧降下ＶＤを有するショットキーダイオードである。 The cathode terminal of one first voltage shift diode D1 is connected to the base terminal of one amplification transistor Q3, the positive terminal of one second constant current source CS1, and one second amplification transistor Q7. The base terminal of the other amplification transistor Q4, the positive terminal of the other second constant current source CS2, and the other second amplification transistor Q8 are connected to the cathode terminal of the first voltage shift diode D2. The pair of first voltage shift diode D1, D2, which has been inserted for the purpose of voltage drop of the DC voltage, both a Schottky diode having the same voltage drop V D.

一方の第１増幅トランジスタＱ3のエミッタ端子には、一方の第１エミッタ抵抗ＲE1の一端が接続され、他方の第１増幅トランジスタＱ4のエミッタ端子には、他方の第１エミッタ抵抗ＲE2の一端が接続されている。また、一方の第１増幅トランジスタＱ3のコレクタ端子には、他方の第１ベース接地トランジスタＱ10のエミッタ端子が接続され、他方の第１増幅トランジスタＱ4のコレクタ端子には、一方の第１ベース接地トランジスタＱ9のエミッタ端子が接続されている。   One end of one first emitter resistor RE1 is connected to the emitter terminal of one first amplifying transistor Q3, and one end of the other first emitter resistor RE2 is connected to the emitter terminal of the other first amplifying transistor Q4. Has been. The collector terminal of one first amplifying transistor Q3 is connected to the emitter terminal of the other first grounded base transistor Q10, and the collector terminal of the other first amplifying transistor Q4 is connected to one first grounded base transistor. The emitter terminal of Q9 is connected.

上記一対の第１エミッタ抵抗ＲE1，ＲE2の他端には、第1定電流源ＣＳ0の正極端が共通接続されている。この第1定電流源ＣＳ0は、第１バイアス電流としての電流値Ｉ0を外部回路（つまり、一対の第１エミッタ抵抗ＲE1，ＲE2）に流す定電流源である。第1定電流源ＣＳ0及び一対の第２定電流源ＣＳ1，ＣＳ2の負極端はそれぞれ接地されている。一対の第２定電流源ＣＳ1，ＣＳ2のうち、一方の第２定電流源ＣＳ1は、第２エミッタフォロワ・トランジスタＱ5のバイアス電流を電流値Ｉ1に設定する定電流源であり、他方の第２定電流源ＣＳ2は、第２エミッタフォロワ・トランジスタＱ6のバイアス電流を電流値Ｉ2（＝Ｉ1）に設定する定電流源である。   The positive terminal of the first constant current source CS0 is commonly connected to the other ends of the pair of first emitter resistors RE1 and RE2. The first constant current source CS0 is a constant current source that supplies a current value I0 as a first bias current to an external circuit (that is, a pair of first emitter resistors RE1 and RE2). The negative terminals of the first constant current source CS0 and the pair of second constant current sources CS1 and CS2 are grounded. Of the pair of second constant current sources CS1 and CS2, one second constant current source CS1 is a constant current source that sets the bias current of the second emitter follower transistor Q5 to a current value I1, and the other second constant current source CS1 is the second constant current source CS1 and CS2. The constant current source CS2 is a constant current source that sets the bias current of the second emitter follower transistor Q6 to a current value I2 (= I1).

一方の第２増幅トランジスタＱ7のエミッタ端子には、一方の第２エミッタ抵抗ＲE3の一端が接続され、他方の第２増幅トランジスタＱ8のエミッタ端子には、他方の第２エミッタ抵抗ＲE4の一端が接続されている。また、一方の第２増幅トランジスタＱ7のコレクタ端子には、他方の第２ベース接地トランジスタＱ12のエミッタ端子が接続され、他方の第２増幅トランジスタＱ8のコレクタ端子には、一方の第２ベース接地トランジスタＱ11のエミッタ端子が接続されている。   One end of one second emitter resistor RE3 is connected to the emitter terminal of one second amplifying transistor Q7, and one end of the other second emitter resistor RE4 is connected to the emitter terminal of the other second amplifying transistor Q8. Has been. The collector terminal of one second amplifying transistor Q7 is connected to the emitter terminal of the other second grounded base transistor Q12, and the collector terminal of the other second amplifying transistor Q8 is connected to one second grounded base transistor. The emitter terminal of Q11 is connected.

上記一対の第２エミッタ抵抗ＲE3，ＲE4の他端には、第３定電流源ＣＳ3の正極端が共通接続されている。この第３定電流源ＣＳ3は、第３バイアス電流としての電流値Ｉ3を外部回路（つまり、一対の第２エミッタ抵抗ＲE3，ＲE4）に流す定電流源であり、負極端が接地されている。なお、第1定電流源ＣＳ0の電流値Ｉ0と第３定電流源ＣＳ3の電流値Ｉ3とは、同一値に設定されている。   The positive terminal of the third constant current source CS3 is commonly connected to the other ends of the pair of second emitter resistors RE3 and RE4. The third constant current source CS3 is a constant current source for supplying a current value I3 as a third bias current to an external circuit (that is, a pair of second emitter resistors RE3 and RE4), and a negative end thereof is grounded. The current value I0 of the first constant current source CS0 and the current value I3 of the third constant current source CS3 are set to the same value.

一方の第２ベース接地トランジスタＱ11のコレクタ端子及び他方の第２ベース接地トランジスタＱ12のコレクタ端子は、本差動増幅器Ａにおける一対の出力端である。一方の第２ベース接地トランジスタＱ11は、出力端に出力電流（コレクタ電流）Ｉout2を流し、他方の第２ベース接地トランジスタＱ12は、出力端に出力電流（コレクタ電流）Ｉout1を流す。また、一対の出力端に外部抵抗（コレクタ抵抗）が接続されることにより、一対の出力端に出力電圧Ｖout1，Ｖout2が取り出される。   The collector terminal of one second grounded base transistor Q11 and the collector terminal of the other second grounded base transistor Q12 are a pair of output terminals in the differential amplifier A. One second grounded base transistor Q11 causes an output current (collector current) Iout2 to flow through the output terminal, and the other second grounded base transistor Q12 causes an output current (collector current) Iout1 to flow through the output terminal. Further, by connecting an external resistance (collector resistance) to the pair of output terminals, output voltages Vout1 and Vout2 are taken out to the pair of output terminals.

また、バイアス抵抗Ｒ1の一端には、バイアス・トランジスタＱ15のベース端子とコレクタ端子とが共通接続されている。バイアス・トランジスタＱ15のエミッタ端子には、第２電圧シフトダイオードＤ3のアノード端子が接続されている。この第２電圧シフトダイオードＤ3のカソード端子には、負極端が接地された第４定電流源ＣＳ4の正極端が接続されている。この第２電圧シフトダイオードＤ3は、直流電圧の電圧降下を目的として挿入されたものであり、図示するようにショットキーダイオードである。さらに、上記バイアス抵抗Ｒ1の他端、一対の第２コレクタ抵抗ＲC3，ＲC4の各他端、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14の各コレクタ端子は、正極性の電源Ｖccに接続されている。なお、上記バイアス回路において、バイアス抵抗Ｒ1、バイアス・トランジスタＱ15及び第２電圧シフトダイオードＤ3が直列接続されてなる直列回路の接続順序は、図１に示す順序に限定されない。   The base terminal and collector terminal of the bias transistor Q15 are commonly connected to one end of the bias resistor R1. The anode terminal of the second voltage shift diode D3 is connected to the emitter terminal of the bias transistor Q15. The cathode terminal of the second voltage shift diode D3 is connected to the positive terminal of the fourth constant current source CS4 whose negative terminal is grounded. The second voltage shift diode D3 is inserted for the purpose of voltage drop of a DC voltage, and is a Schottky diode as shown in the figure. Further, the other end of the bias resistor R1, the other ends of the pair of second collector resistors RC3 and RC4, and the collector terminals of the pair of third emitter follower transistors Q13 and Q14 are connected to a positive power source Vcc. Yes. In the bias circuit, the connection order of the series circuit in which the bias resistor R1, the bias transistor Q15, and the second voltage shift diode D3 are connected in series is not limited to the order shown in FIG.

このように構成された本差動増幅器Ａは、シリコン基板上に集積回路として形成されたものである。上述した各回路素子のうち、全てのトランジスタは、図示するように全てＮＰＮトランジスタ（バイポーラトランジスタ）としてシリコン基板上に形成される。また、各々に対をなす第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4、第２エミッタフォロワ・トランジスタＱ5，Ｑ6、第２増幅トランジスタＱ7，Ｑ8、第１ベース接地トランジスタＱ9，Ｑ10、第２ベース接地トランジスタＱ11，Ｑ12及び第３エミッタフォロワ・トランジスタＱ13，Ｑ14は、均一な半導体特性を有するシリコン基板上に形成されるが故に同一特性を有し、また各々に対をなす第１エミッタ抵抗ＲE1，ＲE2及び第２エミッタ抵抗ＲE3，ＲE4は同様にして同一な抵抗値ＲEを有する。さらに、各々に対をなす第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12の各ベース端子には、バイアス回路によって同一の内部バイアス電圧ＶBが供給されている。   The differential amplifier A thus configured is formed as an integrated circuit on a silicon substrate. Of the circuit elements described above, all the transistors are formed on the silicon substrate as NPN transistors (bipolar transistors) as shown. Further, the first emitter follower transistors Q1 and Q2, the first amplification transistors Q3 and Q4, the second emitter follower transistors Q5 and Q6, the second amplification transistors Q7 and Q8, the first common base transistor Q9, Q10, the second grounded base transistor Q11, Q12 and the third emitter follower transistor Q13, Q14 have the same characteristics because they are formed on a silicon substrate having uniform semiconductor characteristics, and each of the first and second emitter follower transistors Q13, Q14 has a pair. Similarly, the first emitter resistors RE1 and RE2 and the second emitter resistors RE3 and RE4 have the same resistance value RE. Further, the same internal bias voltage VB is supplied to each base terminal of the first grounded base transistors Q9 and Q10 and the second grounded base transistors Q11 and Q12 which are paired with each other by a bias circuit.

したがって、互いに対をなす第１増幅トランジスタＱ3，Ｑ4のバイアス電流は、第1定電流源ＣＳ0が設定する第１バイアス電流の電流値Ｉ０の半分つまりＩ０／２に設定され、また互いに対をなす第２増幅トランジスタＱ7，Ｑ8のバイアス電流は、第３定電流源ＣＳ3が設定する第３バイアス電流の電流値Ｉ3（＝Ｉ０）の半分、つまり上記第１増幅トランジスタＱ3，Ｑ4のバイアス電流と全く同一なＩ０／２に設定される。 Therefore, the first bias current of the amplifier transistors Q3, Q4 which form a pair with each other, is set to half that is I 0/2 of the current value I 0 of the first bias current by the first constant current source CS0 is set, also paired with one another The bias currents of the second amplifying transistors Q7 and Q8 are half the current value I3 (= I 0 ) of the third bias current set by the third constant current source CS3, that is, the bias of the first amplifying transistors Q3 and Q4. current and is set exactly to the same I 0/2.

また、互いに対をなす第１増幅トランジスタＱ3，Ｑ4には、バイアス回路から供給される同一の内部バイアス電圧ＶBによって駆動される一対の第１ベース接地トランジスタＱ9，Ｑ10が接続され、また互いに対をなす第２増幅トランジスタＱ7，Ｑ8には、上記一対の第１ベース接地トランジスタＱ9，Ｑ10と同様に、同一の内部バイアス電圧ＶBによって駆動される一対の第２ベース接地トランジスタＱ11，Ｑ12が接続されている。   A pair of first grounded transistors Q9 and Q10 driven by the same internal bias voltage VB supplied from the bias circuit is connected to the pair of first amplifying transistors Q3 and Q4. Similarly to the pair of first base ground transistors Q9 and Q10, a pair of second base ground transistors Q11 and Q12 driven by the same internal bias voltage VB are connected to the second amplification transistors Q7 and Q8. Yes.

また、上記一対の第１コレクタ抵抗ＲC1，ＲC2及び一対の第２コレクタ抵抗ＲC3，ＲC4は、全て同一な抵抗値を有しており、当該抵抗値は、上記第１、第２エミッタ抵抗ＲE1，ＲE2，ＲE3，ＲE4の抵抗値ＲE及び一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の無信号入力時におけるトランスコンダクタンスｇｍ（＝IＣ０／ＶＴ）によって示される（ＲE＋１／ｇｍ）に設定されている。すなわち、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のコレクタ端子には、各々に（ＲE＋１／ｇｍ）の２倍に相当する２（ＲE＋１／ｇｍ）が接続されている。なお、上記IＣ０は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のバイアス電流（＝Ｉ０／２）であり、また上記ＶＴは一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の熱電圧である。 The pair of first collector resistors RC1 and RC2 and the pair of second collector resistors RC3 and RC4 all have the same resistance value, and the resistance values are the first and second emitter resistors RE1, Set to (RE + 1 / g m ) indicated by the resistance value RE of RE2, RE3, RE4 and the transconductance g m (= I C0 / V T ) when no signal is input to the pair of first emitter follower transistors Q1, Q2. Has been. That is, the collector terminal of the pair of first emitter follower transistors Q1, Q2, 2 corresponds to twice the (RE + 1 / g m) to each (RE + 1 / g m) is connected. The above I C0 is first emitter follower transistor Q1 of the pair, Q2 is a bias current of (= I 0/2), also the V T of the pair of thermal voltage of the first emitter-follower transistor Q1, Q2 It is.

さらに、バイアス回路が出力する内部バイアス電圧ＶBは、電源電圧Ｖccからバイアス抵抗Ｒ1、バイアス・トランジスタＱ15及び第２電圧シフトダイオードＤ3による全電圧降下を差し引いた値であり、上述した一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ-エミッタ間電圧が等しくなるように設定されている。   Further, the internal bias voltage VB output from the bias circuit is a value obtained by subtracting the total voltage drop due to the bias resistor R1, the bias transistor Q15 and the second voltage shift diode D3 from the power supply voltage Vcc, and the pair of first emitters described above. The follower transistors Q1, Q2, the pair of first amplification transistors Q3, Q4, and the pair of second amplification transistors Q7, Q8 are set to have the same collector-emitter voltage.

次に、このように構成された本差動増幅器Ａの動作について詳しく説明する。
本差動増幅器Ａには、上述したように入力バイアス電圧Ｖic（直流電圧）に小振幅の交流電圧±ΔＶiが加算された電圧が入力信号Ｖin1，Ｖin2として入力される。すなわち、このような入力信号Ｖin1，Ｖin2は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のベース端子にそれぞれ入力され、当該第１エミッタフォロワ・トランジスタＱ1，Ｑ2によってバッファリングされてエミッタ端子に出力される。 Next, the operation of the differential amplifier A thus configured will be described in detail.
As described above, a voltage obtained by adding a small amplitude AC voltage ± ΔVi to the differential amplifier A is input as the input signals Vin1 and Vin2. That is, such input signals Vin1 and Vin2 are input to the base terminals of the pair of first emitter follower transistors Q1 and Q2, respectively, buffered by the first emitter follower transistors Q1 and Q2, and output to the emitter terminal. Is done.

そして、この第１エミッタフォロワ・トランジスタＱ1，Ｑ2の出力信号は、第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース端子にそれぞれ入力され、当該第２エミッタフォロワ・トランジスタＱ5，Ｑ6によって再度バッファリングされた後にエミッタ端子から第１電圧シフトダイオードＤ1，Ｄ2を介して第１増幅トランジスタＱ3，Ｑ4のベース端子及び第２増幅トランジスタＱ7，Ｑ8のベース端子にそれぞれ入力される。   The output signals of the first emitter follower transistors Q1 and Q2 are input to the base terminals of the second emitter follower transistors Q5 and Q6, respectively, and buffered again by the second emitter follower transistors Q5 and Q6. Later, they are inputted from the emitter terminal to the base terminals of the first amplification transistors Q3 and Q4 and the base terminals of the second amplification transistors Q7 and Q8 via the first voltage shift diodes D1 and D2, respectively.

第１増幅トランジスタＱ3，Ｑ4の入力信号は、当該第１増幅トランジスタＱ3，Ｑ4で増幅され、第１増幅トランジスタＱ3，Ｑ4のコレクタ端子から第１ベース接地トランジスタＱ9，Ｑ10を介して第１エミッタフォロワ・トランジスタＱ1，Ｑ2のエミッタ端子に帰還される。   The input signals of the first amplifying transistors Q3 and Q4 are amplified by the first amplifying transistors Q3 and Q4, and the first emitter follower is supplied from the collector terminals of the first amplifying transistors Q3 and Q4 through the first grounded base transistors Q9 and Q10. -Feedback to the emitter terminals of the transistors Q1 and Q2.

一方、第２増幅トランジスタＱ7，Ｑ8の入力信号（電圧）は、当該第２増幅トランジスタＱ7，Ｑ8のトランスコンダクタンスに応じたコレクタ電流に変換され、本差動増幅器Ａの出力端である第２ベース接地トランジスタＱ11，Ｑ12の各コレクタ端子からトランスコンダクタンス・アンプの出力電流Ｉout1，Ｉout2として外部に出力される。また、一対の出力端に所定抵抗値の外部抵抗を接続した場合、本差動増幅器Ａの出力電圧Ｖout1，Ｖout2は、第２エミッタ抵抗ＲE3，ＲE4の抵抗値ＲEと外部抵抗の抵抗値とによって規定される大きさとなる。 On the other hand, the input signals (voltages) of the second amplifying transistors Q7 and Q8 are converted into collector currents corresponding to the transconductances of the second amplifying transistors Q7 and Q8, and the second base which is the output terminal of the differential amplifier A is used. The output currents Iout1 and Iout2 of the transconductance amplifier are output to the outside from the collector terminals of the ground transistors Q11 and Q12. When an external resistor having a predetermined resistance value is connected to the pair of output terminals, the output voltages Vout1 and Vout2 of the differential amplifier A depend on the resistance value RE of the second emitter resistors RE3 and RE4 and the resistance value of the external resistor. The size is specified .

すなわち、一方の入力信号Ｖin1は、一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた後、一方の第１電圧シフトダイオードＤ1を介して、他方の入力信号Ｖin2が入力される他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子にコレクタ端子が接続された一方の第１増幅トランジスタＱ3のベース端子に入力される。また、他方の入力信号Ｖin2は、他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた後、他方の第１電圧シフトダイオードＤ2を介して、上記一方の入力信号Ｖin1が入力される一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子にコレクタ端子が接続された他方の第１増幅トランジスタＱ4のベース端子に入力される。   That is, after one input signal Vin1 is buffered by one first emitter follower transistor Q1 and second emitter follower transistor Q5, the other input signal Vin2 is passed through one first voltage shift diode D1. Is input to the base terminal of one first amplifying transistor Q3 whose collector terminal is connected to the emitter terminal of the other first emitter follower transistor Q2. The other input signal Vin2 is buffered by the other first emitter follower transistor Q2 and the second emitter follower transistor Q6, and then the one input signal is passed through the other first voltage shift diode D2. Vin1 is inputted to the base terminal of the other first amplifying transistor Q4 whose collector terminal is connected to the emitter terminal of one first emitter follower transistor Q1.

この結果、一方の第１増幅トランジスタＱ3は、ベース端子に一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた一方の入力信号Ｖin1が入力されると共に、コレクタ電流を他方の第１エミッタフォロワ・トランジスタＱ2の動作電流として与えることにより当該他方の第１エミッタフォロワ・トランジスタＱ2に一方の第１増幅トランジスタＱ3と同一の歪みを生じさせる。   As a result, one of the first amplification transistors Q3 receives one input signal Vin1 buffered by one of the first emitter follower transistor Q1 and the second emitter follower transistor Q5 at the base terminal, and also has a collector current. As the operating current of the other first emitter follower transistor Q2 causes the other first emitter follower transistor Q2 to have the same distortion as that of the first amplification transistor Q3.

また、他方の第１増幅トランジスタＱ4は、ベース端子に他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた他方の入力信号Ｖin2が入力されると共に、コレクタ電流を一方の第１エミッタフォロワ・トランジスタＱ1の動作電流として与えることにより当該一方の第１エミッタフォロワ・トランジスタＱ1に他方の第１増幅トランジスタＱ4と同一の歪みを生じさせる。そして、この第１エミッタフォロワ・トランジスタＱ1，Ｑ2に生じる歪みは、上記第１増幅トランジスタＱ3，Ｑ4で生じる歪みを打ち消す向きに働く。   The other first amplification transistor Q4 receives the other input signal Vin2 buffered by the other first emitter follower transistor Q2 and the second emitter follower transistor Q6 at the base terminal, and also collects the collector current. By giving it as the operating current of one first emitter follower transistor Q1, the same distortion as that of the other first amplifying transistor Q4 is caused in the one first emitter follower transistor Q1. The distortion generated in the first emitter follower transistors Q1 and Q2 works to cancel the distortion generated in the first amplification transistors Q3 and Q4.

したがって、本差動増幅器Ａによれば、第１増幅トランジスタＱ3，Ｑ4の各出力電流Ｉout1，Ｉout2の差分（Ｉout1−Ｉout2）を示す式が第１増幅トランジスタＱ3，Ｑ4の非直線性（つまり、ベース-エミッタ間電圧）に関する項を含まないので、入力電圧Ｖin1，Ｖin2の差分（Ｖin1−Ｖin2）の広い範囲に亘り直線性に優れ非直線性誤差が極めて小さい差動増幅器を実現することができる。   Therefore, according to the present differential amplifier A, the equation indicating the difference (Iout1-Iout2) between the output currents Iout1, Iout2 of the first amplification transistors Q3, Q4 is the nonlinearity of the first amplification transistors Q3, Q4 (that is, Since the term relating to the voltage between the base and the emitter is not included, a differential amplifier having excellent linearity over a wide range of the difference (Vin1−Vin2) between the input voltages Vin1 and Vin2 can be realized. .

また、本差動増幅器Ａによれば、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のベース電圧が上昇しても、第１増幅トランジスタＱ3，Ｑ4のコレクタが第１ベース接地トランジスタＱ9，Ｑ10のエミッタ端子に各々接続され、また第２増幅トランジスタＱ7，Ｑ8のコレクタが第２ベース接地トランジスタＱ11，Ｑ12のエミッタ端子に各々接続されているので、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ電圧は殆ど変化せず、よって比較的飽和し難い。
またこれに加えて、第１電圧シフトダイオードＤ1，Ｄ2が設けられることにより第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ-エミッタ間電圧が大きくなるので、さらに飽和し難くい。 Further, according to the present differential amplifier A, even if the base voltages of the first amplification transistors Q3 and Q4 and the second amplification transistors Q7 and Q8 are increased, the collectors of the first amplification transistors Q3 and Q4 are the first base-grounded transistors. Since the collectors of the second amplifying transistors Q7 and Q8 are connected to the emitter terminals of the second grounded transistors Q11 and Q12, respectively, the first amplifying transistors Q3 and Q4 are connected to the emitter terminals of Q9 and Q10, respectively. The collector voltages of the two amplifying transistors Q7 and Q8 hardly change and are therefore relatively difficult to saturate.
In addition to this, since the first voltage shift diodes D1 and D2 are provided, the collector-emitter voltages of the first amplification transistors Q3 and Q4 and the second amplification transistors Q7 and Q8 are increased. .

また、本差動増幅器Ａでは、バイアス回路が第１ベース接地トランジスタＱ9，Ｑ10のベース端子及び第２ベース接地トランジスタＱ11，Ｑ12のベース端子に供給する内部バイアス電圧ＶBは、無信号時においては第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように設定され、差動入力時においては第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように、また第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように設定されている。
また、本差動増幅器Ａでは、無信号時においては第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ電流（バイアス電流）が等しくなるように設定され、差動入力時においては第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8の各々のコレクタ電流（バイアス電流）が等しくなるように、また第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7の各々のコレクタ電流（バイアス電流）が等しくなるように設定されている。 In the differential amplifier A, the internal bias voltage VB supplied to the base terminals of the first grounded base transistors Q9 and Q10 and the base terminals of the second grounded base transistors Q11 and Q12 by the bias circuit is the first when there is no signal. The collector-emitter voltages Vce of the 1-emitter follower transistors Q1 and Q2, the first amplifying transistors Q3 and Q4, and the second amplifying transistors Q7 and Q8 are set to be equal to each other. The collector-emitter voltage Vce of each of the follower transistor Q1, the first amplification transistor Q4, and the second amplification transistor Q8 is made equal, and the first emitter follower transistor Q2, the first amplification transistor Q3, and the second amplification transistor. Q7's collector-emitter voltage Vce is set to be equal. There.
In the differential amplifier A, the collector currents (bias currents) of the first emitter follower transistors Q1 and Q2, the first amplification transistors Q3 and Q4, and the second amplification transistors Q7 and Q8 are equal when there is no signal. The first emitter follower transistor Q1, the first amplifying transistor Q4, and the second amplifying transistor Q8 have the same collector current (bias current) at the time of differential input, and the first emitter The collector currents (bias currents) of the follower transistor Q2, the first amplification transistor Q3, and the second amplification transistor Q7 are set to be equal.

すなわち、本差動増幅器Ａでは、第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8については、コレクタ-エミッタ間電圧Ｖceが常に等しく、かつコレクタ電流（バイアス電流）が常に等しいので、消費電力が互いに等しく、よって温度変化も等しい。また、第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7については、コレクタ-エミッタ間電圧Ｖceが常に等しく、かつコレクタ電流（バイアス電流）が常に等しいので、消費電力が互いに等しく、よって温度変化も等しい。   That is, in the differential amplifier A, the collector-emitter voltage Vce is always equal and the collector current (bias current) is always equal for the first emitter-follower transistor Q1, the first amplification transistor Q4, and the second amplification transistor Q8. Since they are equal, the power consumption is equal to each other, and therefore the temperature change is also equal. Further, the first emitter follower transistor Q2, the first amplification transistor Q3, and the second amplification transistor Q7 have the same collector-emitter voltage Vce and the same collector current (bias current). Are equal, so the temperature changes are also equal.

また、本差動増幅器Ａでは、互いに等しい抵抗値、つまり（ＲE＋１／ｇｍ）を有する第１コレクタ抵抗ＲC1，ＲC2及び第２コレクタ抵抗ＲC3，ＲC4の接続点の電圧を第３エミッタフォロワ・トランジスタＱ13，Ｑ14に入力し、該第３エミッタフォロワ・トランジスタＱ13，Ｑ14でバッファリングして第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ端子にそれぞれ供給するようにしているので、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各コレクタ-エミッタ間電圧Ｖceは、入力差動電圧が変化しても、また電源電圧Ｖccあるいは／及び本差動増幅器Ａの入力同相電圧が変動しても常に等しい。そして、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各バイアス電流Ｉ1，Ｉ2は、第２定電流源ＣＳ1，ＣＳ2によって等しい電流値に設定されている。 Further, in the differential amplifier A, are equal to each other resistance, i.e. (RE + 1 / g m) of the voltage at the connection point of the first collector resistor RC1, RC2 and second collector resistors RC3, RC4 third emitter follower transistor having a Q13 and Q14 are input, buffered by the third emitter follower transistors Q13 and Q14, and supplied to the collector terminals of the second emitter follower transistors Q5 and Q6, respectively, so that the second emitter follower transistor The collector-emitter voltage Vce of Q5 and Q6 is always equal even if the input differential voltage changes and the power supply voltage Vcc and / or the input common-mode voltage of the differential amplifier A fluctuates. The bias currents I1 and I2 of the second emitter follower transistors Q5 and Q6 are set to equal current values by the second constant current sources CS1 and CS2.

すなわち、本差動増幅器Ａでは、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各消費電力が常に一定となるので、局所的な温度変化が発生せず、よって第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース-エミッタ間電圧Ｖbeが変動することがない。   That is, in this differential amplifier A, the power consumption of the second emitter follower transistors Q5, Q6 is always constant, so that no local temperature change occurs, and therefore the second emitter follower transistors Q5, Q6 The base-emitter voltage Vbe does not fluctuate.

したがって、本差動増幅器Ａによれば、トランスコンダクタンス・アンプを構成する基本回路部のトランジスタのうち、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6については局所的な温度変化が抑制され、ベース-エミッタ間電圧Ｖbeを安定化することが可能であり、また一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8については各々の局所的な温度変化が相互に等しく、よってベース-エミッタ間電圧Ｖbeの影響を打ち消し合うことが可能なので、非直線性増幅誤差が小さくかつ周波数特性が広範囲で平坦な広帯域差動増幅器を実現することができる。   Therefore, according to the present differential amplifier A, the local temperature change is suppressed in the pair of second emitter follower transistors Q5 and Q6 among the transistors of the basic circuit portion constituting the transconductance amplifier, and the base- The emitter-to-emitter voltage Vbe can be stabilized, and the pair of first emitter follower transistors Q1 and Q2, the pair of first amplification transistors Q3 and Q4, and the pair of second amplification transistors Q7 and Q8 are respectively To realize a wideband differential amplifier having a small non-linear amplification error and a wide frequency characteristic and flatness because local temperature changes are equal to each other and thus the influence of the base-emitter voltage Vbe can be canceled out. Can do.

さらに、バイアス回路がバイアス・トランジスタＱ15、バイアス抵抗Ｒ1、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4によって構成されているので、このバイアス回路が第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12に出力するバイアス電圧ＶBは、周囲温度の変動に起因する一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8の各コレクタ-エミッタ間電圧Ｖceの変動を打ち消すように変化する。したがって、本差動増幅器Ａによれば、周囲温度の変動に対して第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の消費電力を安定化することが可能である。   Further, since the bias circuit is composed of the bias transistor Q15, the bias resistor R1, the second voltage shift diode D3, and the fourth constant current source CS4, the bias circuit is composed of the first base grounded transistors Q9 and Q10 and the second base. The bias voltage VB output to the ground transistors Q11 and Q12 is the fluctuation of the collector-emitter voltage Vce of the pair of first amplification transistors Q3 and Q4 and the pair of second amplification transistors Q7 and Q8 due to the fluctuation of the ambient temperature. It changes to negate. Therefore, according to the present differential amplifier A, it is possible to stabilize the power consumption of the first amplifying transistors Q3 and Q4 and the second amplifying transistors Q7 and Q8 against fluctuations in the ambient temperature.

ここで、上記各トランジスタにおける消費電力について詳説すると以下のようになる。（１）無信号入力時
Ｖcc＝２．５Ｖ、ＲE＝１００Ω、Ｉ０＝４ｍＡ、ＶD＝０．４Ｖ、Ｖic＝１．９Ｖ、ＶＴ＝３０ｍＶ（温度Ｔ＝７５°Ｃ）、無信号時の各トランジスタのベース-エミッタ間電圧Ｖbeを０．８Ｖとして計算すると、第１ベース接地トランジスタＱ9，Ｑ10のベース電位は、Ｖbe＝０．８４Ｖ、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のコレクタ-エミッタ間電圧は、Ｖce＝０．９４Ｖとなる。また、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のバイアス電流は、全て２ｍＡである。 Here, the power consumption in each of the transistors will be described in detail as follows. (1) No signal input Vcc = 2.5V, RE = 100Ω, I 0 = 4mA, VD = 0.4V, Vic = 1.9V, V T = 30mV (temperature T = 75 ° C), no signal When the base-emitter voltage Vbe of each transistor is calculated as 0.8V, the base potential of the first base grounded transistors Q9, Q10 is Vbe = 0.84V, a pair of first emitter follower transistors Q1, Q2 and a pair The collector-emitter voltages of the first amplification transistors Q3 and Q4 are Vce = 0.94V. The bias currents of the pair of first emitter follower transistors Q1 and Q2 and the pair of first amplifier transistors Q3 and Q4 are all 2 mA.

したがって、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4は、コレクタ-エミッタ間電圧とバイアス電流とが全て等しいので、同一な消費電力となる。
また、この場合において、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ-エミッタ間電圧は１．１７Ｖ、またバイアス電流は同一に設定されているので、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の消費電力も同一である。 Accordingly, the pair of first emitter follower transistors Q1 and Q2 and the pair of first amplifier transistors Q3 and Q4 have the same power consumption because the collector-emitter voltage and the bias current are all equal.
In this case, since the collector-emitter voltage of the pair of second emitter follower transistors Q5, Q6 is set to 1.17 V and the bias current is set to be the same, the pair of second emitter follower transistors Q5, Q5, The power consumption of Q6 is also the same.

（２）小信号入力時
入力バイアス電圧Ｖicに小電圧＋ΔＶiが加算された入力電圧Ｖin1が一方の第１エミッタフォロワ・トランジスタＱ1のベース端子に入力され、入力バイアス電圧Ｖicに小電圧−ΔＶiが加算された入力電圧Ｖin2が他方の第１エミッタフォロワ・トランジスタＱ2のベース端子に入力された場合、第１増幅トランジスタＱ3，Ｑ4の各エミッタ電位の変化量ΔＶe3，ΔＶe4は、下式（１），（２）によって示される。
ΔＶe3＝＋ΔＶi−ΔＶbe1−ΔＶbe5−ΔＶD−ΔＶbe3 （１）
ΔＶe4＝−ΔＶi−ΔＶbe2−ΔＶbe6−ΔＶD−ΔＶbe4 （２） (2) When a small signal is input An input voltage Vin1 obtained by adding a small voltage + ΔVi to the input bias voltage Vic is input to the base terminal of one first emitter follower transistor Q1, and a small voltage −ΔVi is added to the input bias voltage Vic. When the input voltage Vin2 is input to the base terminal of the other first emitter follower transistor Q2, the variations ΔVe3 and ΔVe4 of the emitter potentials of the first amplification transistors Q3 and Q4 are expressed by the following equations (1), ( 2).
ΔVe3 = + ΔVi−ΔVbe1−ΔVbe5−ΔVD−ΔVbe3 (1)
ΔVe4 = −ΔVi−ΔVbe2−ΔVbe6−ΔVD−ΔVbe4 (2)

したがって、一対の第１増幅トランジスタＱ3，Ｑ4における各エミッタ電位の変化量ΔＶe3，ΔＶe4の差分は、式（３）によって示される。
ΔＶe3−ΔＶe4＝２ΔＶi−（ΔＶbe1−ΔＶbe4）
−（ΔＶbe2−ΔＶbe3）−（ΔＶbe5−ΔＶbe6） （３）
ここで、一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4との消費電力の変化が等しく、他方の第１エミッタフォロワ・トランジスタＱ2と一方の第１増幅トランジスタＱ3との消費電力の変化が等しく、また一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の消費電力の変化がゼロであると仮定した場合、上式（３）において、ΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3、ΔＶbe5＝ΔＶbe6＝０となり、式（３）は下式（４）のように表される。
ΔＶe3−ΔＶe4＝２ΔＶi （４） Therefore, the difference between the emitter potential variations ΔVe3 and ΔVe4 in the pair of first amplifying transistors Q3 and Q4 is expressed by equation (3).
ΔVe3−ΔVe4 = 2ΔVi− (ΔVbe1−ΔVbe4)
− (ΔVbe2−ΔVbe3) − (ΔVbe5−ΔVbe6) (3)
Here, the change in power consumption of one first emitter-follower transistor Q1 and the other first amplification transistor Q4 is equal, and the power consumption of the other first emitter-follower transistor Q2 and one first amplification transistor Q3. Are equal, and the change in power consumption of the pair of second emitter follower transistors Q5 and Q6 is zero. In the above equation (3), ΔVbe1 = ΔVbe4, ΔVbe2 = ΔVbe3, ΔVbe5 = ΔVbe6 = 0, and the expression (3) is expressed as the following expression (4).
ΔVe3−ΔVe4 = 2ΔVi (4)

また、他方の第１エミッタフォロワ・トランジスタＱ2におけるコレクタ電流の変化量（つまり、一方の第１増幅トランジスタＱ3におけるコレクタ電流の変化量）はΔＩi＝ΔＶi／ＲE、また一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ電流の変化量（つまり、他方の第１増幅トランジスタＱ4におけるコレクタ電流の変化量）は−ΔＩi＝−ΔＶi／ＲEである。また、一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ電位の変化量ΔＶc1は下式（５）によって表され、またエミッタ電位の変化量ΔＶe1は下式（６）によって表される。   The amount of change in the collector current in the other first emitter follower transistor Q2 (that is, the amount of change in the collector current in one first amplification transistor Q3) is ΔIi = ΔVi / RE, and the first emitter follower transistor in one side The change amount of the collector current in Q1 (that is, the change amount of the collector current in the other first amplification transistor Q4) is -ΔIi = -ΔVi / RE. Further, the change amount ΔVc1 of the collector potential in one first emitter follower transistor Q1 is expressed by the following equation (5), and the change amount ΔVe1 of the emitter potential is expressed by the following equation (6).

ΔＶc1＝−２（ＲE＋１／ｇｍ）・（−ΔＩi）
＝２｛（１＋１／（ＲE・ｇｍ）｝・ΔＩi （５）
ΔＶe1＝ΔＶi−ΔＶbe1＝ΔＶi−（１／ｇｍ）・（−ΔＩi）
＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （６）
一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ-エミッタ間電圧の変化量ΔＶce1は、上式（５）、（６）から式（７）のように表される。
ΔＶce1＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （７） ΔVc1 = −2 (RE + 1 / g m ) · (−ΔIi)
= 2 {(1 + 1 / (RE · g m )} · ΔIi (5)
ΔVe1 = ΔVi−ΔVbe1 = ΔVi− (1 / g m ) · (−ΔIi)
= {1 + 1 / (RE · g m )} · ΔVi (6)
The amount of change ΔVce1 in the collector-emitter voltage in the first emitter follower transistor Q1 is expressed by the above equations (5), (6) to (7).
ΔVce1 = {1 + 1 / (RE · g m )} · ΔVi (7)

また、他方の第１増幅トランジスタＱ4については、コレクタ電位の変化量ΔＶc4は下式（８）によって、またエミッタ電位の変化量ΔＶe4は下式（９）によって表される。
ΔＶc4＝−ΔＶbe9＝−（１／ｇｍ）・（−ΔＩi）
＝｛１／（ＲE・ｇｍ）｝・ΔＶi （８）
ΔＶe4＝−ΔＶi （９）
したがって、他方の第１増幅トランジスタＱ4におけるコレクタ-エミッタ間電圧の変化量ΔＶce4は、上式（８）、（９）から式（１０）のように表される。
ΔＶce4＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１０） For the other first amplification transistor Q4, the collector potential change ΔVc4 is expressed by the following equation (8), and the emitter potential change ΔVe4 is expressed by the following equation (9).
ΔVc4 = −ΔVbe9 = − (1 / g m ) · (−ΔIi)
= {1 / (RE · g m )} · ΔVi (8)
ΔVe4 = −ΔVi (9)
Accordingly, the amount of change ΔVce4 in the collector-emitter voltage in the other first amplifying transistor Q4 is expressed by the above equations (8), (9) to (10).
ΔVce4 = {1 + 1 / (RE · g m )} · ΔVi (10)

すなわち、式（７）及び式（１０）が示すように、一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ-エミッタ間電圧の変化量ΔＶce1は、他方の第１増幅トランジスタＱ4におけるコレクタ-エミッタ間電圧の変化量ΔＶce4と等しい。また、一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4とは、コレクタ電流が何れも等しいので、両者の消費電力は常に等しい。また、このような一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4と同様に、他方の第１エミッタフォロワ・トランジスタＱ2と一方の第１増幅トランジスタＱ3についても両者の消費電力は常に等しい。   That is, as shown in equations (7) and (10), the collector-emitter voltage change ΔVce1 in one first emitter-follower transistor Q1 is the collector-emitter voltage in the other first amplifier transistor Q4. Is equal to the change amount ΔVce4. Also, since the first emitter follower transistor Q1 and the other first amplification transistor Q4 have the same collector current, the power consumption of both is always the same. Similarly to the one first emitter follower transistor Q1 and the other first amplification transistor Q4, the power consumption of both the other first emitter follower transistor Q2 and the one first amplification transistor Q3 is as follows. Always equal.

したがって、一方の第１エミッタフォロワ・トランジスタＱ1におけるベース-エミッタ間電圧の変化量ΔＶbe1は、他方の第１増幅トランジスタＱ4におけるベース-エミッタ間電圧の変化量ΔＶbe4と等しく、また他方の第１エミッタフォロワ・トランジスタＱ2におけるベース-エミッタ間電圧の変化量ΔＶbe2は、一方の第１増幅トランジスタＱ3におけるベース-エミッタ間電圧の変化量ΔＶbe3と等しい。よって、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4について、上述したΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3が成立する。   Accordingly, the base-emitter voltage change ΔVbe1 in one first emitter-follower transistor Q1 is equal to the base-emitter voltage change ΔVbe4 in the other first amplifying transistor Q4, and the other first emitter-follower transistor Q1. The change amount ΔVbe2 of the base-emitter voltage in the transistor Q2 is equal to the change amount ΔVbe3 of the base-emitter voltage in one of the first amplification transistors Q3. Therefore, the above-described ΔVbe1 = ΔVbe4 and ΔVbe2 = ΔVbe3 are established for the pair of first emitter-follower transistors Q1, Q2 and the pair of first amplification transistors Q3, Q4.

また、一方の第２エミッタフォロワ・トランジスタＱ5におけるコレクタ電位の変化量ΔＶc5は下式（１１）で表され、エミッタ電位の変化量ΔＶe5は下式（１２）で表される。
ΔＶc5＝−（ＲE＋１／ｇｍ）・（−ΔＩi）
＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１１）
ΔＶe5＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１２）
すなわち、一方の第２エミッタフォロワ・トランジスタＱ5については、コレクタ電位の変化量ΔＶc5及びエミッタ電位の変化量ΔＶe5が等しい。また、一方の第２エミッタフォロワ・トランジスタＱ5のバイアス電流Ｉ1は一方の第２定電流源ＣＳ1によって一定値に設定されている。 Further, the change amount ΔVc5 of the collector potential in one second emitter follower transistor Q5 is expressed by the following equation (11), and the change amount ΔVe5 of the emitter potential is expressed by the following equation (12).
ΔVc5 = − (RE + 1 / g m ) · (−ΔIi)
= {1 + 1 / (RE · g m )} · ΔVi (11)
ΔVe5 = {1 + 1 / (RE · g m )} · ΔVi (12)
That is, for one second emitter-follower transistor Q5, the collector potential change ΔVc5 and the emitter potential change ΔVe5 are equal. The bias current I1 of one second emitter follower transistor Q5 is set to a constant value by one second constant current source CS1.

したがって、一方の第２エミッタフォロワ・トランジスタＱ5については消費電流が変動しない。このことは、他方の第２エミッタフォロワ・トランジスタＱ6についても同様である。よって、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各ベース-エミッタ間電圧の変化量ΔＶbe5，ΔＶbe6について、上述したΔＶbe5＝ΔＶbe6＝０が成立する。   Therefore, the current consumption does not fluctuate for one second emitter follower transistor Q5. The same applies to the other second emitter follower transistor Q6. Therefore, the above-described ΔVbe5 = ΔVbe6 = 0 holds for the base-emitter voltage variations ΔVbe5 and ΔVbe6 of the pair of second emitter-follower transistors Q5 and Q6.

このように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のベース-エミッタ間電圧についてΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3が成立し、また一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各ベース-エミッタ間電圧については、ΔＶbe5＝ΔＶbe6＝０が成立する。また、これに加えて一対の第２増幅トランジスタＱ7，Ｑ8は、上記一対の第１増幅トランジスタＱ3，Ｑ4と特性がマッチングしているので、線形性の高い電流を出力する。したがって、本差動増幅器Ａは、各差動対の消費電力が等しいので全体として高い線形性を有する。   In this way, ΔVbe1 = ΔVbe4 and ΔVbe2 = ΔVbe3 are established for the base-emitter voltages of the pair of first emitter follower transistors Q1, Q2 and the pair of first amplifier transistors Q3, Q4, and the pair of second emitter followers. For the base-emitter voltages of the transistors Q5 and Q6, ΔVbe5 = ΔVbe6 = 0 holds. In addition, the pair of second amplifying transistors Q7 and Q8 has a matching characteristic with the pair of first amplifying transistors Q3 and Q4, and therefore outputs a highly linear current. Therefore, the differential amplifier A has high linearity as a whole because the power consumption of each differential pair is equal.

なお、本差動増幅器Ａでは、各対の第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ端子（出力側）に挿入した各対の第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12の消費電力が何らかの原因で変化すると、当該各対の第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12のベース-エミッタ間電圧Ｖbe9，Ｖbe10，Ｖbe11，Ｖbe12が変化するので、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各コレクタ電位が変化する。しかしながら、この各コレクタ電位の変化に起因する消費電力の変化は極めて微小であり、非線形性や利得（ゲイン）への影響は無視することができる。   In this differential amplifier A, each pair of first base-grounded transistors Q9, Q10 and the first base transistors Q9, Q10 inserted into the collector terminals (output side) of each pair of first amplification transistors Q3, Q4 and second amplification transistors Q7, Q8 If the power consumption of the two grounded base transistors Q11, Q12 changes for some reason, the base-emitter voltages Vbe9, Vbe10, Vbe11 of the first base grounded transistors Q9, Q10 and the second base grounded transistors Q11, Q12 of each pair Since Vbe12 changes, the collector potentials of the pair of first amplifying transistors Q3 and Q4 and the pair of second emitter follower transistors Q5 and Q6 change. However, the change in power consumption caused by the change in each collector potential is extremely small, and the influence on nonlinearity and gain (gain) can be ignored.

また、上述したように一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ電位は、式（５）に示されるように、入力電圧変化ΔＶiの２｛１＋１／（ＲE・ｇｍ）｝倍だけ変化する。このために、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子側から見た高周波入力インピーダンス、つまり本差動増幅器Ａの高周波入力インピーダンスは、一方の第１エミッタフォロワ・トランジスタＱ1のベース-コレクタ間容量に起因して負となり、高周波パルスを入力信号とした場合にリンギングが発生し易くなる。これを回避する手段として、コンデンサＣ1の静電容量を調整して高周波入力インピーダンスを正側に調整することが有効である。 As described above, the collector potential of one of the first emitter follower transistors Q1 changes by 2 {1 + 1 / (RE · g m )} times the input voltage change ΔVi as shown in the equation (5). . For this reason, the high frequency input impedance seen from the base terminal side of one first emitter follower transistor Q1, that is, the high frequency input impedance of the differential amplifier A, is between the base and collector of one first emitter follower transistor Q1. It becomes negative due to the capacitance, and ringing is likely to occur when a high frequency pulse is used as an input signal. As a means for avoiding this, it is effective to adjust the high-frequency input impedance to the positive side by adjusting the capacitance of the capacitor C1.

〔第２実施形態〕
次に、本発明の第２実施形態について説明する。
図２は、第２実施形態に係る差動増幅器Ｂの回路図である。この図２では、上記第１実施形態の差動増幅器Ａと同一の回路素子には同一符号を付している。本差動増幅器Ｂは、上述した出力回路を２つ並列して設けたものである。すなわち、本差動増幅器Ｂは、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第２エミッタ抵抗ＲE3，ＲE4及び第４定電流源ＣＳ4からなる第１出力回路に加え、一対の第３増幅トランジスタＱ16，Ｑ17、一対の第３ベース接地トランジスタＱ18，Ｑ19、一対の第３エミッタ抵抗ＲE5，ＲE6及び第５定電流源ＣＳ5からなる第２出力回路を備える。第２出力回路は、入力端及び出力端ともに第１出力回路に並列接続されており、当該第１出力回路と全く同様な性能を有する。 [Second Embodiment]
Next, a second embodiment of the present invention will be described.
FIG. 2 is a circuit diagram of the differential amplifier B according to the second embodiment. In FIG. 2, the same reference numerals are given to the same circuit elements as those of the differential amplifier A of the first embodiment. This differential amplifier B is provided with the two output circuits described above in parallel. That is, the differential amplifier B includes a first amplifier including a pair of second amplifying transistors Q7 and Q8, a pair of second base grounded transistors Q11 and Q12, a pair of second emitter resistors RE3 and RE4, and a fourth constant current source CS4. In addition to the output circuit, a second output circuit comprising a pair of third amplification transistors Q16 and Q17, a pair of third grounded base transistors Q18 and Q19, a pair of third emitter resistors RE5 and RE6, and a fifth constant current source CS5 is provided. . The second output circuit is connected in parallel to the first output circuit at both the input end and the output end, and has exactly the same performance as the first output circuit.

このような構成の本差動増幅器Ｂでは、互いに並列接続された出力回路が２つあるので、出力電流を第１実施形態の差動増幅器Ａの２倍とすること、つまりトランスコンダクタンス・アンプとしての利得（ゲイン）を第１実施形態の差動増幅器Ａの２倍とすることができる。また逆に、本差動増幅器Ｂでは、第１実施形態の差動増幅器Ａの利得と同等の利得を実現しようとする場合には、出力回路のバイアス電流を１／２とすることができるので、全体としての消費電力を第１実施形態の差動増幅器Ａよりも減少させることができる。   In the differential amplifier B having such a configuration, since there are two output circuits connected in parallel to each other, the output current is set to be twice that of the differential amplifier A of the first embodiment, that is, as a transconductance amplifier. The gain (gain) can be double that of the differential amplifier A of the first embodiment. Conversely, in this differential amplifier B, the bias current of the output circuit can be halved when trying to achieve a gain equivalent to the gain of the differential amplifier A of the first embodiment. The overall power consumption can be reduced as compared with the differential amplifier A of the first embodiment.

〔第３実施形態〕
次に、本発明の第３実施形態について説明する。
図３は、第３実施形態に係る差動増幅器Ｃの回路図である。この図３では、上記第１実施形態の差動増幅器Ａと同一の回路素子には同一符号を付している。本差動増幅器Ｃでは、一対の第２増幅トランジスタＱ7，Ｑ8のベース端子は、一対の第１電圧シフトダイオードＤ1，Ｄ2のアノード端子、つまり一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子にそれぞれ直接接続されて、また一対の第２ベース接地トランジスタＱ11，Ｑ12のベース端子は、第２電圧シフトダイオードＤ3のアノード端子、つまりバイアス・トランジスタＱ15のエミッタ端子に直接接続されている。 [Third Embodiment]
Next, a third embodiment of the present invention will be described.
FIG. 3 is a circuit diagram of a differential amplifier C according to the third embodiment. In FIG. 3, the same reference numerals are given to the same circuit elements as those of the differential amplifier A of the first embodiment. In this differential amplifier C, the base terminals of the pair of second amplification transistors Q7 and Q8 are the anode terminals of the pair of first voltage shift diodes D1 and D2, that is, the emitter terminals of the pair of second emitter follower transistors Q5 and Q6. The base terminals of the pair of second grounded base transistors Q11 and Q12 are directly connected to the anode terminal of the second voltage shift diode D3, that is, the emitter terminal of the bias transistor Q15.

すなわち、本差動増幅器Ｃは、一対の第２増幅トランジスタＱ7，Ｑ8のベース電位が第１実施形態の差動増幅器Ａにおける一対の第２増幅トランジスタＱ7，Ｑ8のベース電位よりも一対の第１電圧シフトダイオードＤ1，Ｄ2の電圧降下ＶD分だけ高くなると共に、一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ電位が第１実施形態の差動増幅器Ａにおける一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ電位よりも第２電圧シフトダイオードＤ3の電圧降下ＶD分だけ高くなっている。   That is, in the differential amplifier C, the base potential of the pair of second amplification transistors Q7 and Q8 is higher than the base potential of the pair of second amplification transistors Q7 and Q8 in the differential amplifier A of the first embodiment. The voltage shift diodes D1 and D2 become higher by the voltage drop VD, and the collector potentials of the pair of second amplification transistors Q7 and Q8 are the collectors of the pair of second amplification transistors Q7 and Q8 in the differential amplifier A of the first embodiment. It is higher than the potential by the voltage drop VD of the second voltage shift diode D3.

したがって、本差動増幅器Ｃによれば、一対の第２ベース接地トランジスタＱ11，Ｑ12のコレクタ-エミッタ間電圧Ｖceが第１実施形態の差動増幅器Ａよりも小さくなるので、耐圧の小さなトランジスタを使用する場合に有効である。   Therefore, according to the present differential amplifier C, the collector-emitter voltage Vce of the pair of second grounded base transistors Q11 and Q12 is smaller than that of the differential amplifier A of the first embodiment, so that a transistor with a low breakdown voltage is used. It is effective when

なお、本発明は、上記各実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記各実施形態では、各トランジスタＱ1〜Ｑ19をＮＰＮトランジスタ（バイポーラトランジスタ）として構成したが、各トランジスタＱ1〜Ｑ19をＰＮＰトランジスタあるいはＭＯＳ-ＦＥＴとして構成しても良い。
（２）上記各実施形態では、第１電圧シフトダイオードＤ1，Ｄ2及び第２電圧シフトダイオードＤ3をショットキーダイオードとして構成したが、これら各電圧シフトダイオードは、必要に応じて他の種類のダイオード（一般的なシリコンダイオード）や抵抗であっても良い。 In addition, this invention is not limited to said each embodiment, For example, the following modifications can be considered.
(1) In the above embodiments, the transistors Q1 to Q19 are configured as NPN transistors (bipolar transistors). However, the transistors Q1 to Q19 may be configured as PNP transistors or MOS-FETs.
(2) In each of the above embodiments, the first voltage shift diodes D1 and D2 and the second voltage shift diode D3 are configured as Schottky diodes. However, each of these voltage shift diodes may be replaced with another type of diode ( A general silicon diode) or a resistor may be used.

（３）上記各実施形態では、第１〜第３定電流源ＣＳ0〜ＣＳ3をバイアス電流設定回路として採用したが、各トランジスタのバイアス電流を高精度に設定する必要がない場合には、第１〜第３定電流源ＣＳ0〜ＣＳ3に代えて抵抗器を用いても良い。
（４）上記第２実施形態では、２個の出力回路を備える構成を採用したが、出力回路の個数は２個に限定されるものではなく、さらに多くても良い。 (3) In each of the above embodiments, the first to third constant current sources CS0 to CS3 are employed as the bias current setting circuit. However, when it is not necessary to set the bias current of each transistor with high accuracy, A resistor may be used in place of the third constant current sources CS0 to CS3.
(4) In the second embodiment, the configuration including two output circuits is adopted. However, the number of output circuits is not limited to two, and may be larger.

本発明の第１実施形態に係わる差動増幅器Ａの回路図である。1 is a circuit diagram of a differential amplifier A according to a first embodiment of the present invention. 本発明の第２実施形態に係わる差動増幅器Ｂの回路図である。It is a circuit diagram of differential amplifier B concerning a 2nd embodiment of the present invention. 本発明の第３実施形態に係わる差動増幅器Ｃの回路図である。It is a circuit diagram of the differential amplifier C concerning 3rd Embodiment of this invention.

符号の説明Explanation of symbols

Ｑ1，Ｑ2…第１エミッタフォロワ・トランジスタ、Ｑ3，Ｑ4…第１増幅トランジスタ、Ｑ5，Ｑ6…第２エミッタフォロワ・トランジスタ、Ｑ7，Ｑ8…第２増幅トランジスタ、Ｑ9，Ｑ10…第１ベース接地トランジスタ、Ｑ11，Ｑ12…第２ベース接地トランジスタ、Ｑ13，Ｑ14…第３エミッタフォロワ・トランジスタ、Ｑ15…バイアス・トランジスタ、ＲE1，ＲE2…第１エミッタ抵抗、ＲE3，ＲE4…第２エミッタ抵抗、ＲC1，ＲC2…第１コレクタ抵抗、ＲC3，ＲC4…第２コレクタ抵抗、Ｒ1…バイアス抵抗、ＣＳ0…第1定電流源、ＣＳ1，ＣＳ2…第２定電流源、ＣＳ3…第３定電流源、ＣＳ4…第４定電流源、Ｄ1，Ｄ2…第１電圧シフトダイオード（電圧シフト回路）、Ｄ3…第２電圧シフトダイオード（第２の電圧シフト回路）   Q1, Q2 ... first emitter follower transistor, Q3, Q4 ... first amplification transistor, Q5, Q6 ... second emitter follower transistor, Q7, Q8 ... second amplification transistor, Q9, Q10 ... first base grounded transistor, Q11, Q12 ... second base grounded transistor, Q13, Q14 ... third emitter follower transistor, Q15 ... bias transistor, RE1, RE2 ... first emitter resistor, RE3, RE4 ... second emitter resistor, RC1, RC2 ... first 1 collector resistor, RC3, RC4 ... second collector resistor, R1 ... bias resistor, CS0 ... first constant current source, CS1, CS2 ... second constant current source, CS3 ... third constant current source, CS4 ... fourth constant current Source, D1, D2 ... First voltage shift diode (voltage shift circuit), D3 ... Second voltage shift diode (second voltage shift circuit)

Claims (6)

入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、
該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、
前記一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、
前記一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、前記一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、
出力用に設けられ、前記一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、
前記一対の第１エミッタフォロワ・トランジスタと前記第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、
前記第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、
前記一対の第１エミッタフォロワ・トランジスタ及び前記第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を前記一対の第１、第２ベース接地トランジスタに出力するバイアス回路と
を具備することを特徴とする差動増幅器。 A pair of first emitter follower transistors, each buffering an input signal;
A pair of voltage generation circuits for generating a voltage drop depending on a collector current on the collector terminal side of the pair of first emitter follower transistors;
A pair of emitter follower circuits that respectively buffer the outputs of the pair of first emitter follower transistors;
A first differential amplifier circuit connected to the pair of first emitter follower transistors and driven by the pair of emitter follower circuits;
A second differential amplifier circuit provided for output and driven by each of the pair of emitter follower circuits;
A pair of first base-grounded transistors respectively provided between the pair of first emitter-follower transistors and the first differential amplifier circuit;
A pair of second base-grounded transistors respectively provided at the output of the second differential amplifier circuit;
A bias voltage set so that collector-emitter voltages in the pair of first emitter-follower transistors and the first and second differential amplifier circuits are equal is applied to the pair of first and second base grounds. A differential amplifier comprising: a bias circuit that outputs to a transistor. ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、
該一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続され、当該一対の第１エミッタフォロワ・トランジスタのコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、
ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタを備える一対のエミッタフォロワ回路と、
ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタを備える第１の差動増幅回路と、
ベース端子が前記一対の第１増幅トランジスタのベース端子にそれぞれ接続された一対の第２増幅トランジスタを備える第２の差動増幅回路と、
前記一対の第１増幅トランジスタのコレクタ端子と前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子との間にそれぞれ挿入される一対の第１ベース接地トランジスタと、
前記一対の第２増幅トランジスタのコレクタ端子と出力端との間にそれぞれ挿入される一対の第２ベース接地トランジスタと、
前記一対の第１エミッタフォロワ・トランジスタ、前記一対の第１増幅トランジスタ及び前記一対の第２増幅トランジスタにおける各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を前記一対の第１ベース接地トランジスタ及び前記一対の第２ベース接地トランジスタに出力するバイアス回路と
を具備することを特徴とする差動増幅器。 A pair of first emitter-follower transistors having an input signal applied to a base terminal;
A pair of voltage generating circuits connected to the collector terminals of the pair of first emitter follower transistors, respectively, for generating a voltage drop depending on the collector current of the pair of first emitter follower transistors;
A pair of emitter follower circuits comprising a pair of second emitter follower transistors whose base terminals are respectively connected to the emitter terminals of the pair of first emitter follower transistors;
A base terminal is connected to the emitter terminal of the pair of second emitter follower transistors by dragging, and a collector terminal is provided with a pair of first amplification transistors respectively connected to the emitter terminals of the pair of first emitter follower transistors. A first differential amplifier circuit;
A second differential amplifier circuit comprising a pair of second amplifier transistors each having a base terminal connected to the base terminals of the pair of first amplifier transistors;
A pair of first grounded base transistors respectively inserted between the collector terminals of the pair of first amplification transistors and the emitter terminals of the pair of first emitter follower transistors;
A pair of second base-grounded transistors respectively inserted between the collector terminal and the output terminal of the pair of second amplification transistors;
A bias voltage set so that collector-emitter voltages in the pair of first emitter-follower transistors, the pair of first amplification transistors, and the pair of second amplification transistors are equal to each other is applied to the pair of first bases. A differential amplifier, comprising: a ground transistor; and a bias circuit that outputs to the pair of second base ground transistors. 前記第１、第２の差動増幅回路と前記一対のエミッタフォロワ回路との間に直流電圧をシフトする電圧シフト回路が設けられることを特徴とする請求項１または２記載の差動増幅器。   3. The differential amplifier according to claim 1, further comprising a voltage shift circuit that shifts a DC voltage between the first and second differential amplifier circuits and the pair of emitter follower circuits. 前記バイアス回路は、
コレクタ端子とベース端子とが接続されたバイアス・トランジスタと、当該バイアス・トランジスタのコレクタ電流に依存した電圧降下を発生させる第２の電圧降下回路と、直流電圧をシフトする第２の電圧シフト回路とが直列接続された直列回路と、
該直列回路に接続される定電流源とからなり、
前記直列回路と前記定電流源との接続点をバイアス電圧の出力端とすることを特徴とする請求項１〜３のいずれか一項に記載の差動増幅器。 The bias circuit includes:
A bias transistor having a collector terminal and a base terminal connected thereto, a second voltage drop circuit for generating a voltage drop depending on a collector current of the bias transistor, and a second voltage shift circuit for shifting a DC voltage A series circuit connected in series;
A constant current source connected to the series circuit,
The differential amplifier according to claim 1, wherein a connection point between the series circuit and the constant current source is an output terminal of a bias voltage. エミッタ端子が前記一対のエミッタフォロワ回路のコレクタ端子にそれぞれ接続された一対の第３エミッタフォロワ・トランジスタをさらに備え、
前記一対の電圧発生回路は、一端が前記一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続される一対の第1コレクタ抵抗と、該一対の第1コレクタ抵抗の他端にそれぞれ直列接続される一対の第２コレクタ抵抗とからなり、
前記一対の第３エミッタフォロワ・トランジスタの各ベース端子は、前記一対の第1コレクタ抵抗と前記一対の第２コレクタ抵抗との接続点にそれぞれ接続される
ことを特徴とする請求項１〜４のいずれか一項に記載の差動増幅器。 A pair of third emitter follower transistors, each having an emitter terminal connected to a collector terminal of each of the pair of emitter follower circuits;
The pair of voltage generating circuits are connected in series to a pair of first collector resistors whose one ends are respectively connected to collector terminals of the pair of first emitter follower transistors, and to the other ends of the pair of first collector resistors. A pair of second collector resistors,
The base terminals of the pair of third emitter follower transistors are respectively connected to connection points between the pair of first collector resistors and the pair of second collector resistors. The differential amplifier according to any one of the above. 前記第２の差動増幅回路及び前記一対の第２ベース接地トランジスタからなる出力回路が複数並列接続されることを特徴とする請求項１〜５のいずれか一項に記載の差動増幅器。
6. The differential amplifier according to claim 1, wherein a plurality of output circuits including the second differential amplifier circuit and the pair of second base grounded transistors are connected in parallel.
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