JP2010034281A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 絶縁ゲート型バイポーラ半導体装置において、クロスコンタミネーションの惧れがなく、接合特性やゲート絶縁膜の絶縁特性への悪影響はなく、高エネルギーイオン照射後の加工処理にも自由度が確保できるとともに、オン状態損失とターンオフ損失との適切なバランスを得ることを図る。
【解決手段】 第１導電型の半導体基板５と、半導体基板５の一方の主面上に形成された第２導電型のドリフト層１と、ドリフト層１の一方の主面に形成された第１導電型のベース領域２と、ベース領域２内に形成された第２導電型のエミッタ領域３とを備えた半導体装置において、半導体基板５にはあらかじめライフタイムキラーとしての炭素原子が２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の濃度で導入されていることを特徴とする。
【選択図】 図１

Description

この発明は、絶縁ゲート型バイポーラ半導体装置及びその製造方法に係り、特にオン状態損失及びターンオフ損失の低減に関するものである。

数百Ｖを超える電圧を制御する高耐圧半導体装置の分野では、その取扱う電流も大きなことから、使用する素子には電力損失を抑えた特性が要求される。また、そのような素子を制御する駆動方式としては、駆動回路が小さく駆動損失の小さな電圧駆動方式が望ましい。このような理由から、この分野では、電圧駆動が可能で損失の少ない素子として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が主流となってきている。

ＩＧＢＴの構造は、ＭＯＳトランジスタのドレインの不純物濃度を低くして必要な耐圧を確保するとともに、ドレイン抵抗を低くするためにドレイン側をダイオードとしたものとみなすことができる。電圧駆動素子であるＩＧＢＴは、そのコレクタ電極とエミッタ電極との間に数百Ｖの電圧が印加され、その電圧が０Ｖ〜２０Ｖ程度のゲート電圧によって制御される。ゲート電極に所定の電圧が印加されると、ＩＧＢＴはオン状態となり、コレクタ・エミッタ間には大きな電流が流れ、コレクタ・エミッタ間の電圧は小さく保たれる。ゲート電極に印加されるゲート電圧が０又は負の値となると、ＩＧＢＴはオフ状態となり、電流は流れないがコレクタ・エミッタ間の電圧は高くなる。通常は上記のようなモードでＩＧＢＴの動作が行なわれるため、損失は、オン状態での電流・電圧積であるオン状態損失と、オン状態とオフ状態とが切替わる過渡時のスイッチング損失とに分けられ、スイッチング損失はさらに、オフ状態からオン状態に切替わる時のターンオン損失と、オン状態からオフ状態に切替わる時のターンオフ損失とに分けられる。

上述したようにＩＧＢＴは、その構造にダイオードを含むことにより、少数キャリアが電気伝導に関与、すなわちバイポーラ動作を行なっているため、ターンオフ損失の低減にはライフタイム制御が欠かせないものとなっている。このようなＩＧＢＴのライフタイム制御の方法はいくつか提案されている。例えば特許文献１では、ライフタイムキラーとしての金原子をシリコン基板中に拡散することによりによりライフタイム制御を行なっている。また特許文献２では、炭素原子の加速電圧３ＭｅＶの高エネルギーイオン照射によりライフタイムキラーとしての結晶欠陥をシリコン基板中に導入することによりライフタイム制御を行なっている。

特開平１−２５３２８０号公報 （第１図） 特開平３−２５９５３７号公報 （第２図）

しかしながら、上述した２つのライフタイム制御方法は、それぞれ以下のような問題点を持っている。すなわち、金のような重金属をライフタイムキラーとして利用する場合には、拡散される重金属原子が素子のゲート特性や接合特性等の素子特性に悪影響を与えるため、素子特性が損なわれることがある。また、製造装置を介して他の素子へのクロスコンタミネーションの恐れもある。高エネルギーイオン照射により導入された結晶欠陥をライフタイムキラーとして利用する場合には、打ち込まれた高エネルギーイオンによりゲート絶縁膜も損傷を受け、ゲート絶縁膜の絶縁特性に悪影響を与える。また、結晶欠陥導入後の熱処理条件によっては、結晶欠陥が回復し所望のライフタイムが得られなくなるため、結晶欠陥導入後のプロセス条件に制約を受けることとなる。

この発明は、上述のような課題を解決するためになされたもので、その目的は、絶縁ゲート型バイポーラ半導体装置において、素子特性に悪影響を与えず、他の素子へのクロスコンタミネーションの恐れもなく、プロセス条件に制約を与えず、基板に一様にライフタイムキラーを導入した半導体装置を提供しようとするものである。

前記の目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の一方の主面上に形成された第２導電型のドリフト層と、前記ドリフト層の一方の主面に形成された第１導電型のベース領域と、前記ベース領域内に形成された第２導電型のエミッタ領域とを備えた半導体装置において、前記半導体基板にはあらかじめライフタイムキラーとしての炭素原子が２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の濃度で導入されていることを特徴とする。

上記のような構成としたため、上記半導体装置は、クロスコンタミネーションの惧れがなく、接合特性やゲート絶縁膜の絶縁特性への悪影響はなく、高エネルギーイオン照射後の加工処理にも自由度が確保できるとともに、オン状態損失とターンオフ損失との適切なバランスを得ることが可能となるという効果を奏する。

＜実施の形態＞
以下、本発明の実施の形態を図に基づいて説明する。図１は本発明に係る半導体装置の実施の形態を示す図であり、さらに詳述すると該半導体装置に使用されるＩＧＢＴ素子１００の単位セルを示す断面図である。

図１において、半導体基板５は、チョクラルスキー法（ＣＺ法）により作製されたｐ型（第１導電型）の不純物を含むシリコン基板である。本実施の形態においては、このｐ型の不純物は硼素原子であり、その不純物濃度は７×１０^１８ｃｍ^−３である。半導体基板５の一方の主面上には、ｎ型（第２導電型）の不純物を含むバッファ層４がエピタキシャル成長により形成されている。バッファ層４は、半導体基板５に含まれるｐ型の不純物濃度よりも低い濃度のｎ型の不純物、例えば燐原子を含んでいる。本実施の形態においては、バッファ層４を形成しているｎ型の不純物の濃度は９×１０^１６ｃｍ^−３程度である。

バッファ層４の一方の主面上にｎ型の不純物を含むドリフト層１がやはりエピタキシャル成長により形成されている。ドリフト層１は、バッファ層４に含まれるｎ型の不純物濃度よりも低い濃度のｎ型の不純物、例えば燐原子を含んでいる。本実施の形態においては、ドリフト層１を形成しているｎ型の不純物の濃度は１×１０^１４ｃｍ^−３程度である。

ドリフト層１は、その一方の主面から内部に向かってｐ型の不純物を導入することによって形成されたベース領域２を有している。ベース領域２は、ドリフト層１に含まれるｎ型の不純物濃度よりも高い濃度のｐ型の不純物、例えば硼素原子を一方の主面から熱拡散で半導体基板１内に導入することにより形成されるので、その導電型はｐ型に反転している。本実施の形態においては、上記ベース領域２を形成しているｐ型の不純物の濃度は最大値で１×１０^１７ｃｍ^−３程度である。

ドリフト層１は、さらにその一方の主面から内部に向かってｎ型の不純物、例えば砒素原子を導入することによって形成されたエミッタ領域３を有している。エミッタ領域３は、ベース領域２内に設けられ、ベース領域２に含まれるｐ型の不純物濃度よりも高い濃度のｎ型の不純物を一方の主面から熱拡散でベース領域２内に導入することにより形成されるので、その導電型はｎ型に反転している。本実施の形態においては、一方の主面における上記エミッタ領域３を形成しているｎ型の不純物の濃度は１×１０^１９ｃｍ^−３程度である。

ドリフト層１の内、ベース領域２及びエミッタ領域３を除いた部分をドリフト領域１ａと呼ぶことにする。また、ドリフト領域１ａとエミッタ領域３とに挟まれ、ドリフト層１の一方の主面に露出したベース領域２の部分は一般にチャネル領域２ａと呼ばれる。

ドリフト層１の一方の主面には、少なくともチャネル領域２ａを覆うように、二酸化シリコンからなるゲート絶縁膜６を介して多結晶シリコンからなるゲート電極７が設けられている。ドリフト層１の一方の主面には、ゲート電極７を覆うようにかつベース領域２及びエミッタ領域３と電気的接触を確保できるように、さらにアルミニウム等の金属膜からなるエミッタ電極８が設けられている。ゲート電極７とエミッタ電極８との間には、電気的絶縁のため層間絶縁膜９が設けられている。半導体基板１の他方の主面には、半導体基板１と電気的接触を確保できるようにアルミニウム等を含む多層金属膜からなるコレクタ電極１０が設けられている。

半導体基板５内には、ｐ型の不純物とは別に炭素原子が不純物として導入されている。炭素原子の濃度は２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の範囲内であり、本実施の形態では７．８×１０^１６ｃｍ^−３である。また、ドリフト層１内には、ｎ型の不純物とは別に半導体基板５内から拡散された炭素原子が不純物として導入されている。

以上説明したのはＩＧＢＴ素子１００の単位セルの構造であるが、ＩＧＢＴ素子１００は、複数個並置させたこのような単位セルと、その周囲を取り囲む終端処理領域と、さらに外部に電流を取り出すための複数のパッド領域とで構成されているが、図示は省略する。

このようなＩＧＢＴ素子１００の製造方法を図２に従って説明する。まず、炭素原子が２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の濃度であらかじめ導入された半導体基板５を用意する（図２（ａ）参照）。この半導体基板１がＣＺ法で作製されていることは前述したが、炭素原子の導入は、例えばＣＺ法での作製工程におけるシリコン融液に所定量の炭素粉を投入することによって実現できる。半導体基板５の厚みは５２５μｍである。

次に、この半導体基板５の一方の主面上にエピタキシャル成長により所定の不純物を含むバッファ層４を約１０μｍの厚みで形成する。このバッファ層４の一方の主面上にエピタキシャル成長により所定の不純物を含むドリフト層１を約１２０μｍの厚みで形成する（図２（ｂ）参照）。

次に、このドリフト層１の一方の主面上に公知の方法で二酸化シリコンからなるゲート絶縁膜６及び多結晶シリコンからなるゲート電極７を形成する（図２（ｃ）参照）。次に、一方の主面から例えば熱拡散のような公知の方法により所定の不純物を導入して、このドリフト層１内にベース領域２及びエミッタ領域３を形成する。上記のような熱拡散を行なうと、半導体基板５内に導入されている炭素原子は、同時にドリフト層１内にも拡散される。さらに公知の方法でこのドリフト層１の一方の主面上に層間絶縁膜９とエミッタ電極８を形成する（図２（ｄ）参照）。

最後に、この半導体基板５の他方の主面を研磨することにより所定の厚み（本実施の形態では２５０μｍ）まで半導体基板５を薄くし、この研磨面の上にコレクタ電極１０を形成する。以上で図１のようなＩＧＢＴ素子１００が完成する。

次にＩＧＢＴ素子１００の動作について説明する。図１において、コレクタ電極１０とエミッタ電極８との間に所定の正の電圧（例えば６００Ｖ）を印加した状態で、ゲート電極７とエミッタ電極８との間に閾値電圧以上の電圧（例えば１５Ｖ）を印加すると、ゲート電極７直下のチャネル領域２ａの導電型が反転しチャネル領域２ａにｎ型のチャネルが形成される。このｎ型のチャネルを経由してエミッタ領域３からドリフト領域１ａに電子が多数キャリアとして供給される。それと同時に半導体基板５からドリフト領域１ａに正孔が少数キャリアとして注入される。

ドリフト領域１ａに少数キャリアが注入されると、ドリフト領域１ａは伝導度変調をおこし、その導通抵抗は大幅に低下する。このためコレクタ電極１０とエミッタ電極８との間には大きな電流が流れ、ＩＧＢＴ素子１００はターンオンしオン状態に遷移する。この伝導度変調の効果は、ドリフト領域１ａの少数キャリアのライフタイムに依存しており、このライフタイムが長いほどＩＧＢＴ素子１００の飽和電圧が小さくなり、オン状態損失を小さくすることができる。

導通状態にあるＩＧＢＴ素子１００において、ゲート電極７とエミッタ電極８との間の電圧を閾値電圧以下（例えば−１５Ｖ）とすると、ゲート電極７直下のチャネル領域２ａに形成されていたｎ型のチャネルは消滅し、エミッタ領域３からドリフト領域１ａへの電子（多数キャリア）の供給が止まるため、同時に半導体基板５からドリフト領域１ａへの正孔（少数キャリア）の注入も停止する。

ドリフト領域１ａへの少数キャリアの注入が停止すると、ドリフト領域１ａに残留している少数キャリアは、一部はベース領域２に掃き出され、残部はドリフト領域１ａの多数キャリアと再結合して消滅する。ドリフト領域１ａに残留している少数キャリアが全て消滅すると、コレクタ電極１０からエミッタ電極８に流れる電流は停止し、ＩＧＢＴ素子１００はターンオフしオフ状態に遷移する。このオフ状態に遷移するまでの時間をターンオフ時間というが、ターンオフ時間を短縮することがターンオフ損失を低下させるにつながる。このターンオフ時間の短縮は、少数キャリアを如何に速やかに消滅できるかにかかっており、それはすなわちドリフト領域１ａにおける少数キャリアのライフタイムを如何に短縮できるかに依存している。

以上述べたようにＩＧＢＴの２つの損失（オン状態損失，ターンオフ損失）はいずれも少数キャリアのライフタイムと深くかかわっており、しかも少数キャリアのライフタイムが長くなればオン状態損失は減少するがターンオフ損失は増加するというトレードオフの関係にある。このためオン状態損失とターンオフ損失の適切なバランスをとり所望の素子特性を得るためには、ドリフト領域１ａにおける少数キャリアのライフタイムの適切な制御が不可欠である。

少数キャリアのライフタイムの制御には、従来からドリフト領域１ａに再結合中心を有するライフタイムキラーを導入することにより、少数キャリアと多数キャリアの再結合を促進するという手法が用いられている。本実施の形態では、ドリフト領域１ａに導入するライフタイムキラーとして炭素原子を用いている。図３は本実施の形態に係るＩＧＢＴ素子において、半導体基板５に導入された炭素原子の濃度を変化させた場合の、コレクタ電流が１００Ａである時のＩＧＢＴ素子の飽和電圧（横軸）とターンオフ損失（縦軸）との関係を示したグラフである。系列１（◆）は炭素原子の濃度が２×１０^１６ｃｍ^−３の場合であり、系列２（■）は炭素原子の濃度が７．８×１０^１６ｃｍ^−３の場合であり、系列３（▲）は炭素原子の濃度が１．２８×１０^１７ｃｍ^−３の場合である。

図３から理解できるように、炭素原子をその濃度にして２×１０^１６ｃｍ^−３以上半導体基板５に導入しておけば、ＩＧＢＴ素子作製の際の熱処理により炭素原子がドリフト領域１ａに拡散され、その炭素原子はドリフト領域１ａの少数キャリアのライフタイムに影響を与えることが可能である、いいかえればライフタイムキラーとしての役割を果たすことができる。また、炭素原子のシリコン基板中への固溶限界は３．２×１０^１７ｃｍ^−３であるので、炭素原子を２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の濃度範囲の適切な値で半導体基板５に導入しておけば、オン状態損失とターンオフ損失との適切なバランスを得ることが可能となる。

もちろんこのようなことは、従来から用いられている、重金属の拡散又は高エネルギーイオン照射による結晶欠陥によるライフタイムキラーの導入という手法でも実現できる。しかしながら、重金属の拡散によるライフタイムキラーの導入という手法では、導入された重金属が半導体基板中で析出物を形成しやすく、この析出物がベース領域とドリフト領域１ａとの間のＰＮ接合近傍に発生した場合には、リーク電流の増加のような接合特性に悪影響を与えることとなる。また、重金属拡散は、製造装置を介した他の素子への汚染、いわゆるクロスコンタミネーションの惧れがあり、重金属汚染を嫌うウエハプロセスラインにとって特別の管理を必要とし、これを排除できればライン管理上のメリットも大きい。

本実施の形態のようにあらかじめ炭素原子をライフタイムキラーとして半導体基板内に導入しておき、熱処理によりドリフト層に導入するという手法であれば、上記のようなリーク電流の増加による接合特性への悪影響はなく、クロスコンタミネーションの恐れもない。半導体基板中に導入されている炭素原子が、素子製造工程における熱処理の際に、半導体基板外に放出されることは考えられるが、この場合半導体基板外に出た炭素原子は二酸化炭素となって熱処理雰囲気と共に排出されるので、他の素子に悪影響を与えることはない。

また、高エネルギーイオン照射による結晶欠陥によるライフタイムキラーの導入という手法では、照射された高エネルギーイオンがＩＧＢＴ素子のゲート絶縁膜にも欠陥を与え、この欠陥がゲート絶縁膜の絶縁特性に悪影響を与えることとなる。また、高エネルギーイオン照射により導入された結晶欠陥は、その後の熱処理により徐々に回復していくため、高エネルギーイオン照射後の加工処理に大きな制約を与えることになる。さらには、このような高エネルギーイオン照射のためには、付加的におおがかりな照射設備を必要とし、製造コストの大きな上昇要因となっている。

本実施の形態のようにあらかじめ炭素原子をライフタイムキラーとして半導体基板内に導入しておき、熱処理によりドリフト層に導入するという手法であれば、上記のようなゲート絶縁膜に欠陥を発生させることによるゲート絶縁膜の絶縁特性への悪影響はなく、高エネルギーイオン照射後の加工処理にも自由度が確保されている。また、付加的な設備も不要である。

以上、図面に基づき本発明の具体的な実施の形態を説明したが、本発明はこれらに限らず種々の改変が可能であり、そのような構成であっても同様の効果を奏することはいうまでも無いことである。例えば、上記実施の形態においては、半導体基板はＣＺ法で作成されたシリコン基板であるが、フローティング・ゾーン法（ＦＺ法）又はＭＣＺ法で作製されたシリコン基板であっても良い。ドリフト層の形成にはエピタキシャル成長を用いているが、基板貼り合わせ技術を用いてもよい。ＩＧＢＴ素子構造に関し、バッファ領域を有するパンチスルー型もしくはライトパンチスルー型で説明を行ったが、バッファ領域のないノンパンチスルー型であっても同様である。半導体基板内の導電型に関し、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型であっても同様である。

本発明に係る半導体装置の実施の形態を示す図であり、該半導体装置に使用されるＩＧＢＴ素子１００の単位セルを示す断面図である。 本発明に係る半導体装置の製造工程を示すフローチャートである。 本実施の形態に係るＩＧＢＴ素子において、基板領域に導入された炭素原子の濃度を変化させた場合の、ＩＧＢＴ素子の飽和電圧（横軸）とターンオフ損失（縦軸）との関係を示したグラフである。

符号の説明

１ ドリフト層、
１ａ ドリフト領域、
２ ベース領域、
２ａ チャネル領域、
３ エミッタ領域、
４ バッファ層、
５ 半導体基板、
６ ゲート絶縁膜、
７ ゲート電極、
８ エミッタ電極。
９ 層間絶縁膜
１０ コレクタ電極

Claims (2)

1. 第１導電型の半導体基板と、
   前記半導体基板の一方の主面上に形成された第２導電型のドリフト層と、
   前記ドリフト層の一方の主面に形成された第１導電型のベース領域と、
   前記ベース領域内に形成された第２導電型のエミッタ領域
   前記ドリフト層の一方の主面上にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記半導体基板にはライフタイムキラーとしての炭素原子が２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の濃度で導入されていることを特徴とする半導体装置。
2. ライフタイムキラーとしての炭素原子が２×１０^１６ｃｍ^−３以上かつ３．２×１０^１７ｃｍ^−３以下の濃度で含む第１導電型の半導体基板を用意する工程と、
   前記半導体基板の一方の主面上に第２導電型のドリフト層を形成する工程と、
   前記ドリフト層の一方の主面上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ドリフト層内に第１導電型のベース領域及び第２導電型のエミッタ領域を形成する工程と、
   を含む半導体装置の製造方法。

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