JP2010028951A - スイッチング電源回路 - Google Patents
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Abstract
【解決手段】基準電圧VREF1を生成して出力する基準電圧発生回路11は、電源投入直後から第1の所定時間内の領域における基準電圧VREF1の傾きK1と、基準電圧VREF1が設定値になる前の第2の所定時間内の領域における基準電圧VREF1の傾きK3が、その他の中間領域における基準電圧VREF1の傾きK2よりも小さくなるように、例えばサイン(SIN)波形をなすように基準電圧VREF1を生成するようにした。
【選択図】図1
Description
図27は、スイッチング電源回路の従来例を示した図である。
図27において、誤差増幅回路242は、出力電圧Vout24を分圧抵抗回路246で分圧して生成した分圧電圧VFB24と、ソフトスタート回路241から出力される基準電圧VREF24との差電圧を増幅して誤差電圧EAo24として出力する。比較回路244は、三角波発生回路243から出力された三角波信号TW24と誤差電圧EAo24の各電圧の電圧比較を行い、PWM制御を行うためのスイッチングパルス信号Spa24を生成して、スイッチ回路245に出力する。
そこで、このようなオーバーシュートを低減させる方法として、例えば図29に示すように、基準電圧VREF24を滑らかに変化させて、出力電圧Vout24を滑らかに変化させる方法があった。このようにすることにより、立ち上がり時に発生するオーバーシュートを低減させることができる。
出力端子から出力された出力電圧に比例した比例電圧と、設定された基準電圧との差電圧を増幅して得られた誤差電圧に応じて前記スイッチ回路のスイッチング制御を行うことにより、前記入力電圧を、設定した電圧に変換して前記出力端子から出力するスイッチング電源回路において、
起動時に電圧上昇速度を自動的に制御するソフトスタート機能を備え、設定された電圧値の前記基準電圧を生成して出力する基準電圧発生回路を備え、
該基準電圧発生回路は、起動時に、該起動してから第1所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第2所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように前記基準電圧を生成して出力するものである。
所定の制御信号SMODE1が入力されると、所定のクロック信号CLK1から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
該波形生成回路部から出力された前記波形データをDA変換して前記基準電圧を生成し出力するDA変換回路部と、
外部から所定の信号RESET1が入力されると、前記所定の制御信号SMODE1を前記波形生成回路部に出力する制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
所定の制御信号SMODE1が入力されると、所定のクロック信号CLK1から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号SELMAX1に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
前記波形生成回路部から出力された前記波形データに、該最大出力コード格納部から出力された最大出力コードを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータをDA変換して前記基準電圧を生成し出力するDA変換回路部と、
外部から所定の信号RESET1が入力されると、前記所定の制御信号SMODE1を前記波形生成回路部に出力し、前記最大出力コード格納部に対して、外部から入力された信号VSEL1に応じた最大出力コードを出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
所定の制御信号SMODE1が入力されると、所定のクロック信号CLK1から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号SELMAX1に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
複数の異なる最小出力コードが格納され、入力された信号SELMIN1に応じて選択した該最小出力コードを出力する最小出力コード格納部と、
前記最大出力コード格納部から出力された最大出力コードから、前記最小出力コード格納部から出力された最小出力コードを減算して出力する減算回路部と、
前記波形生成回路部から出力された前記波形データに、該減算回路部から出力されたデータを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータに、前記最小出力コード格納部から出力された最小出力コードを加算して出力する加算回路部と、
該加算回路部から出力されたデータをDA変換して前記基準電圧を生成し出力するDA変換回路部と、
外部から所定の信号RESET1が入力されると、前記所定の制御信号SMODE1を前記波形生成回路部に出力し、前記最大出力コード格納部及び最小出力コード回路部に対して、外部から入力された信号VSEL1に応じた最大出力コード及び最小出力コードをそれぞれ出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
前記クロック信号CLK1を所定の複数の分周比で分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号CLK1のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか1つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか1つを選択し、前記制御回路部からの所定の制御信号SMODE1が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
前記クロック信号CLK1を所定の分周比で分周して分周クロック信号として出力する分周回路部と、
前記制御回路部から前記所定の制御信号SMODE1が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
前記制御回路部からの選択信号CKSEL1に応じて、第1の組み合わせの所定の複数の分周比又は第2の組み合わせの所定の複数の分周比で前記クロック信号CLK1をそれぞれ分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号CLK1のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか1つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか1つを選択し、前記制御回路部から所定の制御信号SMODE1が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された前記分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
前記クロック信号CLK1を、前記制御回路部から入力された信号CKSEL1に応じた分周比で分周して出力する分周回路部と、
前記制御回路部から前記所定の制御信号SMODE1が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力された前記データを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止するようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるスイッチング電源回路の回路例を示した図である。
図1におけるスイッチング電源回路1は、入力端子IN1に入力された入力電圧Vin1を所定の電圧に昇圧して出力電圧Vout1として出力端子OUT1から出力すると共に出力端子OUT1に接続された負荷17に出力する非同期整流方式の昇圧型スイッチングレギュレータをなしている。
図2において、基準電圧発生回路11は、出力波形データを決める波形生成回路20と、リセット解除後の波形生成回路20の動作を制御する制御回路21と、波形生成回路20から出力された波形データを保持するラッチ回路22と、ラッチ回路22から出力されたデジタルデータをアナログ信号に変換して出力するDAコンバータ23とを備えている。なお、波形生成回路20は波形生成回路部を、ラッチ回路22及びDAコンバータ23はDA変換回路部を、制御回路21は制御回路部をそれぞれなす。
図3において、波形生成回路20は、クロック信号CLK1を1024クロックごとにカウントするカウンタ回路31と、クロック信号CLK1を1/16、1/32、1/64、1/128及び1/256に分周した各分周クロック信号S(1/16)、S(1/32)、S(1/64)、S(1/128)及びS(1/256)をそれぞれ生成して出力する分周回路32と、カウンタ回路31から出力された信号により分周回路32から出力された各分周クロック信号を選択するための選択信号S0〜S11を生成して出力するデコーダ回路33とを備えている。
図4の縦の点線は、1区間を示しており、該1区間はクロック信号CLK1の1024クロックに相当する。リセット信号RESET1がローレベルになるとカウンタ回路31はカウントを開始し、デコーダ回路33は、選択信号S0がハイレベルになり、カウンタ回路31が1024のクロックをカウントし終えると、選択信号S0をローレベルにして、選択信号S1をハイレベルにする。デコーダ回路33は、このような動作を選択信号S11まで繰り返して行う。また、組み合わせ回路34によって、各区間のコードカウントを行う周期が決められており、コードカウンタ回路36は、該周期でカウントアップしていく。選択信号S0がハイレベルである区間では、コードカウンタ回路36は、256クロックごとに1カウントアップし、選択信号S0がローレベルになるまでに4カウントする。
なお、前記説明は一例であり、カウンタ回路31、分周回路32による分周、デコーダ回路33による区間数、組み合わせ回路34の組み合わせ、コードカウンタ回路36の出力ビット等を任意に変更して調整するようにすればよい。
図8は、本発明の第2の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第2の実施の形態におけるスイッチング電源回路の回路例を示した図は、図1の基準電圧発生回路11の符号を11aにする以外は図1と同じであるので省略する。また、図8では、図2と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図2との相違点のみ説明する。
図8における図2との相違点は、図2の波形生成回路20を、分周回路50、カウンタ回路51及びデータ変換回路52で構成したことにあり、これに伴って、図2の基準電圧発生回路11を基準電圧発生回路11aにし、図2の波形生成回路20を波形生成回路20aにした。
データ変換回路52は、図9に示すように三角関数式によって波形データSO1[7:0]を生成する。なお、図9では、一例としてSIN波形1周期分を示している。図9(a)のSIN波形の値を随時加算していくと図9(b)に示すような波形になり、該波形を立ち上がり波形として使用する。図9(b)の横軸をアドレス、縦軸をコードとし、該アドレスは0〜100、該コードは最大8ビットになるようにしている。図10は、前記アドレスと前記コードによる波形テーブル例を示した図であるが、これは一例であり、波形テーブルのアドレス数、コードのビット数はこれに限らずそれぞれ任意に設定することができる。
分周回路50は、三角波発生回路13から出力されたクロック信号CLK1を1/128に分周して分周クロック信号MCLK1を生成し出力する。また、UVLO10から出力されたリセット信号RESET1がローレベルになると、制御回路21から出力される制御信号SMODE1がハイレベルになり、ソフトスタート動作が開始される。ソフトスタート動作が開始されると、カウンタ回路51により、入力された分周クロック信号MCLK1のパルス数のカウントを開始し、該カウント値を示す8ビットのカウントデータCT1[7:0]を出力する。
なお、図8の基準電圧発生回路は一例であり、ラッチ回路22をなくして、データ変換回路52から出力された波形データSO1[7:0]を直接DAコンバータ23に入力するようにしてもよい。この場合、カウンタ回路51は、制御信号SMODE1がローレベルになると、そのとき出力したカウントデータを保持して出力するようにすればよい。
図12は、本発明の第3の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第3の実施の形態におけるスイッチング電源回路の回路例を示した図は、図1の基準電圧発生回路11の符号を11bにする以外は図1と同じであるので省略する。また、図12では、図2と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図2との相違点のみ説明する。
図12における図2との相違点は、図2の制御回路21を制御回路21bにし、乗算回路91及び最大出力コードレジスタ92を追加したことにあり、これに伴って、図2の基準電圧発生回路11を基準電圧発生回路11bにした。
制御回路21bは、三角波発生回路13から出力されたクロック信号CLK1とUVLO10から出力されたリセット信号RESET1に応じた制御信号SMODE1を出力し、外部から入力された信号VSEL1に応じて最大出力コードを設定するための信号SELMAX1を最大出力コードレジスタ92に出力する。
制御回路21bは、三角波発生回路13から出力されたクロック信号CLK1とUVLO10から出力されたリセット信号RESET1に応じた制御信号SMODE1を出力し、外部から入力された信号VSEL1に応じて最大出力コードを設定するための信号SELMAX1を最大出力コードレジスタ92に出力する。
図16に示すように、乗算回路91によって、波形データSO1[7:0]に100が乗算され、その結果16ビットのデジタルデータMO1[15:0]が算出されており、デジタルデータMO1[15:0]の上位8ビットのデータを示したデジタルデータMO1[15:8]がラッチ回路22に出力される。
図18は、本発明の第4の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第4の実施の形態におけるスイッチング電源回路の回路例を示した図は、図1の基準電圧発生回路11の符号を11cにする以外は図1と同じであるので省略する。また、図18では、図12と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図12との相違点のみ説明する。
図18における図12との相違点は、図12の波形生成回路20を波形生成回路20cに、図12の制御回路21bを制御回路21cにそれぞれし、最小出力コードレジスタ93、減算回路94及び加算回路95を追加したことにあり、これに伴って、図12の基準電圧発生回路11bを基準電圧発生回路11cにした。
図19において、波形生成回路20cは、クロック信号CLK1を1/8、1/16、1/32、1/64、1/128、1/256、1/512及び1/1024に分周した各分周クロック信号S(1/8)、S(1/16)、S(1/32)、S(1/64)、S(1/128)、S(1/256)、S(1/512)及びS(1/1024)をそれぞれ生成して出力する分周回路101と、制御回路21cから入力された信号CKSEL1に応じて各分周クロック信号S(1/8)、S(1/16)、S(1/32)、S(1/64)、S(1/128)、S(1/256)、S(1/512)及びS(1/1024)の組み合わせの切り換えを行うセレクタ102とを備えている。
コードカウンタ回路107は、アップダウン信号UP/DN1がハイレベルになると、カウントアップ動作を行い、図20(a)に示すようなカウント値を示す8ビットの波形データSO1[7:0]を出力する。また、制御回路21cからの信号VSEL1がハイレベルになると、最大出力コードレジスタ92の最大出力コードは200に設定されると共に最小出力コードレジスタ93の最小出力コードが100に設定される。また、制御回路21cからの信号VSEL1がローレベルになると、最大出力コードレジスタ92の最大出力コードは100に設定されると共に最小出力コードレジスタ93の最小出力コードが0に設定される。ただし、ソフトスタート動作中は信号VSEL1の信号レベルに関係なく最小出力コードレジスタ93の最小出力コードは0に設定される。
外部からの信号H/L1がハイレベルからローレベルになると、制御回路21cは、信号SET1をハイレベルに、アップダウン信号UP/DN1をローレベルに、制御信号SMODE1をハイレベルにそれぞれする。コードカウンタ回路107は、信号SET1がハイレベルになると、図21(a)に示すように、波形データSO1[7:0]を255にし、アップダウン信号UP/DN1がローレベルになると、AND回路106から入力された信号に応じてカウントダウンを開始する。コードカウンタ回路107は、波形データSO1[7:0]が0になるまでカウントダウンし、波形データSO1[7:0]が0になると、制御回路21cは制御信号SMODE1をローレベルにして動作が終了する。
信号H/L1がローレベルからハイレベルになると、制御回路21cは、信号RES1、アップダウン信号UP/DN1及び制御信号SMODE1をそれぞれハイレベルにする。コードカウンタ回路107は、信号RES1がハイレベルになると、図22(a)に示すように、波形データSO1[7:0]を0にし、アップダウン信号UP/DN1がハイレベルになると、AND回路106から入力された信号に応じてカウントアップを開始する。コードカウンタ回路107は、波形データSO1[7:0]が255になるまでカウントアップし、波形データSO1[7:0]が255になると、制御回路21cは、制御信号SMODE1をローレベルにして動作が終了する。
なお、図18及び図19で示した回路構成は一例であり、最大出力コードレジスタ92の最大出力コード、最小出力コードレジスタ93の最小出力コード及び分周回路101における分周比は任意に設定することができる。
図24において、リセット信号RESET1がハイレベルに立ち上がる立ち上がりエッジをトリガーにして、信号CKSEL1、信号RES1及びアップダウン信号UP/DN1はそれぞれハイレベルになる。分周回路50cは、信号CKSEL1がハイレベルのときは1/128の分周比で分周を行い、信号CKSEL1がローレベルのときは1/64の分周比で分周を行う。また、カウンタ回路51cは、信号RES1がハイレベルになるとリセットされ、アップダウン信号UP/DN1がハイレベルになるとカウントアップを行い、アップダウン信号UP/DN1がローレベルになるとカウントダウンを行う。
カウンタ回路51cから出力されたカウントデータCT1[7:0]が100になると、制御回路21cは制御信号SMODE1及び信号CKSEL1をそれぞれローレベルにしてソフトスタート動作が終了する。信号CKSEL1がローレベルになると、分周回路50cは、クロック信号CLK1を1/64の分周比で分周して分周クロック信号MCLK1として出力する。その他の動作は図18の場合と同様であるのでその説明を省略する。
信号H/L1がハイレベルからローレベルになると、制御回路21cは、信号SET1をハイレベルに、アップダウン信号UP/DN1をローレベルに、制御信号SMODE1をハイレベルにそれぞれする。カウンタ回路51cは、信号SET1がハイレベルになると、カウントデータCT1[7:0]を100に設定し、制御信号SMODE1がハイレベルになると、分周回路50cによってクロック信号CLK1を1/64に分周されて生成された分周クロック信号MCLK1に対するカウント動作を始め、アップダウン信号UP/DN1がローレベルになることによりカウントダウン動作を行う。
信号H/L1がローレベルからハイレベルになると、制御回路21cは、信号RES1、アップダウン信号UP/DN1及び制御信号SMODE1をそれぞれハイレベルにする。カウンタ回路51cは、信号RES1がハイレベルになると、カウントデータCT1[7:0]を0にリセットし、制御信号SMODE1がハイレベルになると、分周回路50cでクロック信号CLK1を1/64に分周して生成された分周クロック信号MCLK1に対するカウント動作を始め、アップダウン信号UP/DN1がハイレベルであることからカウントアップ動作を行う。
なお、図23で示した回路構成は一例であり、最大出力コードレジスタ92の最大出力コード、最小出力コードレジスタ93の最小出力コード及び分周回路50cにおける分周比は任意に設定することができる。
10 UVLO
11,11a,11b,11c 基準電圧発生回路
12 誤差増幅回路
13 三角波発生回路
14 比較回路
15 スイッチ回路
16 分圧抵抗回路
17 負荷
20,20a,20c 波形生成回路
21,21b,21c 制御回路
22 ラッチ回路
23 DAコンバータ
31,51,51c,103 カウンタ回路
32,50,50c,101 分周回路
33,104 デコーダ回路
34,105 組み合わせ回路
35,106 AND回路
36,107 コードカウンタ回路
52 データ変換回路
91 乗算回路
92 最大出力コードレジスタ
93 最小出力コードレジスタ
94 減算回路
95 加算回路
102 セレクタ
D11 整流ダイオード
L11 コイル
C11 コンデンサ
Claims (10)
- スイッチ回路のスイッチングによって、入力端子に入力された入力電圧による充電が行われるコイルを備え、
出力端子から出力された出力電圧に比例した比例電圧と、設定された基準電圧との差電圧を増幅して得られた誤差電圧に応じて前記スイッチ回路のスイッチング制御を行うことにより、前記入力電圧を、設定した電圧に変換して前記出力端子から出力するスイッチング電源回路において、
起動時に電圧上昇速度を自動的に制御するソフトスタート機能を備え、設定された電圧値の前記基準電圧を生成して出力する基準電圧発生回路を備え、
該基準電圧発生回路は、起動時に、該起動してから第1所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第2所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように前記基準電圧を生成して出力することを特徴とするスイッチング電源回路。 - 前記基準電圧発生回路は、起動時に、電圧上昇波形がSIN波形をなすように前記基準電圧を上昇させることを特徴とする請求項1記載のスイッチング電源回路。
- 前記基準電圧発生回路は、
所定の制御信号SMODE1が入力されると、所定のクロック信号CLK1から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
該波形生成回路部から出力された前記波形データをDA変換して前記基準電圧を生成し出力するDA変換回路部と、
外部から所定の信号RESET1が入力されると、前記所定の制御信号SMODE1を前記波形生成回路部に出力する制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項1又は2記載のスイッチング電源回路。 - 前記基準電圧発生回路は、
所定の制御信号SMODE1が入力されると、所定のクロック信号CLK1から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号SELMAX1に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
前記波形生成回路部から出力された前記波形データに、該最大出力コード格納部から出力された最大出力コードを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータをDA変換して前記基準電圧を生成し出力するDA変換回路部と、
外部から所定の信号RESET1が入力されると、前記所定の制御信号SMODE1を前記波形生成回路部に出力し、前記最大出力コード格納部に対して、外部から入力された信号VSEL1に応じた最大出力コードを出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項1又は2記載のスイッチング電源回路。 - 前記基準電圧発生回路は、
所定の制御信号SMODE1が入力されると、所定のクロック信号CLK1から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号SELMAX1に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
複数の異なる最小出力コードが格納され、入力された信号SELMIN1に応じて選択した該最小出力コードを出力する最小出力コード格納部と、
前記最大出力コード格納部から出力された最大出力コードから、前記最小出力コード格納部から出力された最小出力コードを減算して出力する減算回路部と、
前記波形生成回路部から出力された前記波形データに、該減算回路部から出力されたデータを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータに、前記最小出力コード格納部から出力された最小出力コードを加算して出力する加算回路部と、
該加算回路部から出力されたデータをDA変換して前記基準電圧を生成し出力するDA変換回路部と、
外部から所定の信号RESET1が入力されると、前記所定の制御信号SMODE1を前記波形生成回路部に出力し、前記最大出力コード格納部及び最小出力コード回路部に対して、外部から入力された信号VSEL1に応じた最大出力コード及び最小出力コードをそれぞれ出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項1又は2記載のスイッチング電源回路。 - 前記波形生成回路部は、
前記クロック信号CLK1を所定の複数の分周比で分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号CLK1のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか1つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか1つを選択し、前記制御回路部からの所定の制御信号SMODE1が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項3又は4記載のスイッチング電源回路。 - 前記波形生成回路部は、
前記クロック信号CLK1を所定の分周比で分周して分周クロック信号として出力する分周回路部と、
前記制御回路部から前記所定の制御信号SMODE1が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項3又は4記載のスイッチング電源回路。 - 前記波形生成回路部は、
前記制御回路部からの選択信号CKSEL1に応じて、第1の組み合わせの所定の複数の分周比又は第2の組み合わせの所定の複数の分周比で前記クロック信号CLK1をそれぞれ分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号CLK1のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか1つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか1つを選択し、前記制御回路部から所定の制御信号SMODE1が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された前記分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項5記載のスイッチング電源回路。 - 前記波形生成回路部は、
前記クロック信号CLK1を、前記制御回路部から入力された信号CKSEL1に応じた分周比で分周して出力する分周回路部と、
前記制御回路部から前記所定の制御信号SMODE1が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力された前記データを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号SMODE1の出力を停止することを特徴とする請求項5記載のスイッチング電源回路。 - 前記データ変換回路部は、所定の変換テーブルを使用して前記データ変換を行うことを特徴とする請求項7又は9記載のスイッチング電源回路。
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