JP2010027817A - ヘテロ接合ダイオード及びその製造方法 - Google Patents

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Abstract

【課題】 p型多結晶Si/n型SiCに代表されるヘテロ接合ダイオードでは、逆方向電圧に対して指数関数的に増加する漏れ電流が抑制できていなかった。また、順方向電圧が1.5V程度と高く、導通損失の大きい問題があった。
【解決手段】 p型領域を化学的気相堆積されたp型多結晶Si、あるいはノンドープ多結晶Siにp型不純物をイオン注入後、該p型不純物の密度がn型SiC中の所定の深さで所定の値以下となるように活性化アニールしたp型多結晶Siとすることにより漏れ電流を抑制できる。また、p型領域をSiGeC単層膜あるいは積層膜で構成することにより順方向電圧を低減できる。
【選択図】 図1

Description

本発明は、電力用高耐圧ヘテロ接合ダイオード及びその製造方法に関する。
従来の電力用ヘテロ接合ダイオードは、半導体材料としてn型単結晶SiC(炭化珪素)およびp型多結晶Si(珪素)を用い、例えば図10に示す配置であった。代表的な例としての図10は、ヘテロ接合ダイオードの縦断面構造図である。n型単結晶SiC基板31上に、n型不純物密度が1015−1018cm−3、厚さが数−数十μmのn型単結晶SiCドリフト領域32がエピタキシャル成長され、所定のドリフト領域32中に、例えばAl(アルミニウム)イオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域36が形成される。ここで、ドリフト領域とは逆方向電圧印加時に逆方向電圧を保持する領域である。そして、SiCよりも禁制帯幅の小さな多結晶Si領域33が、供給原料ガスを気相中で化学反応させた後、上記ドリフト領域32表面に堆積させる化学的気相堆積(CVD:Chemical Vapor Deposition)法により堆積され、イオン注入法によりB(ホウ素)がドーピングされる。その後、ホトリソグラフィーおよびエッチングによりp型多結晶Si領域33が所定の形状に加工され、n型単結晶SiC基板31裏面に、例えばNi(ニッケル)からなるカソード電極35が形成された後、例えば600℃−1200℃で熱処理され、カソード電極35のオーミックコンタクト形成と多結晶Si領域33に注入されたBイオンの活性化がなされる。最後に、p型化した多結晶Si領域33表面に、例えばTi(チタン)、Alが順次堆積されてアノード電極34となり、ヘテロ接合ダイオード30が完成する。これまでの電力用ヘテロ接合ダイオード構造の代表的な例は、公開特許公報 特開2007−305964号(特許文献1)、プロシーディングス・オブ・セブンテーンス・インターナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイセズ・アンド・アイシーズ(2005)第287頁−第290頁(Proceedings of 17th International Symposium on Power Semiconductor Devices & IC’s)(非特許文献1)ならびにパワー・コンバージョン・コンファレンス−ナゴヤ(2007)第373頁−第376頁(Power Conversion Conference−Nagoya(2007)pp.373−376)(非特許文献2)に見られる。
なお、p型多結晶Si領域33の形成をイオン注入によらず、BBr雰囲気中でのノンドープ多結晶Si領域へのB気相拡散とした例も、公開特許公報 特開2007−103905号に見られる(特許文献2)。ところが、BBrを用いたB気相拡散は、高ドープp型領域を1μm程度の深さまで形成するには適するものの、0.5μm程度の浅さにB密度を正確に制御して拡散するのは困難であり、拡散炉がパーティクル汚染源となり歩留が低下するなどの問題がある。BBrを用いたB気相拡散の問題点は、例えばアイ・イー・イー・イー・トランサクションズ・オン・ニュークリア・サイエンス 第42巻 第4号(1995年)第345頁−第350頁(IEEE Transactions on Nuclear Science Vol.42 No.4 (1995)pp.345−350)に見られる(非特許文献3)。特に、p型多結晶Si/n型SiCヘテロ接合ダイオードの場合、非特許文献2のFig.7から作成された図18に見られるように、p型多結晶中のB密度が5x1015cm−2から2x1015cm−2へ半減するだけで、順方向電流が200倍増大するほど、順方向電流がB密度に敏感であるため、ノンドープ多結晶Si領域へのBの導入はもっぱらイオン注入法が用いられてきた。
特開2007−305964号 特開2007−103905号 プロシーディングス・オブ・セブンテーンス・インターナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイセズ・アンド・アイシーズ(2005)第287頁−第290頁(Proceedings of 17th International Symposium on Power Semiconductor Devices & IC’s(2005)pp.287−290) パワー・コンバージョン・コンファレンス−ナゴヤ(2007)第373頁−第376頁(Power Conversion Conference−Nagoya(2007)pp.373−376) アイ・イー・イー・イー・トランサクションズ・オン・ニュークリア・サイエンス 第42巻 第4号(1995年)第345頁から第350頁(IEEE Transactions on Nuclear Science Vol.42 No.4 (1995)pp.345−350)
前述の図10に示した例では、理想的なpn接合ダイオードが形成されていれば、図11の逆方向漏れ電流の逆方向電圧依存性に実線で模式的に示す飽和特性(特許文献1中の図2に相当)が期待されるものの、非特許文献1のFig.9から作成された図11の破線で示すように、逆方向漏れ電流は逆方向電圧に対し指数関数的に増加しており、逆方向漏れ電流による自己発熱と、それに起因したダイオード特性信頼性の劣化が問題となる。ところが、従来報告では図11の破線で示されるような逆方向電圧に対して指数関数的に増加する逆方向漏れ電流特性の原因が明らかにされておらず、有効な対策が講じられていなかった。
また、非特許文献2のFig.6から作成された図19に示すように、例えば順方向電流密度が50A/cmで定義した順方向電圧がショットキーバリアダイオードの1.2Vに対して1.4V程度と高く、導通損失の大きい問題があった。
本発明は、こうした課題を解決するためになされたもので、制御性よくp型不純物をドーピングでき、高耐圧を有するヘテロ接合ダイオードを提供することを第1の目的とする。
また、本発明は、前記特徴を有する高耐圧ヘテロ接合ダイオードの製造方法を提供することを第2の目的とする。
また、本発明は、高耐圧で順方向電圧の低いヘテロ接合ダイオードを提供することを第3の目的とする。
さらに、本発明は、前記特徴を有する高耐圧低順方向電圧ヘテロ接合ダイオードを製造する方法を提供することを第4の目的とする。
本発明者らは、リーク電流は、ヘテロ接合されたpn接合部付近のドリフト層測に入り込んだ不純物や構造上電界が集中する電界緩和層に入り込んだ異種の不純物が主な原因であって、これはプロセス中で主に入り込むことを見出し本発明に至った。
前記第1の目的を達成するために、本願発明の第1の形態は、n型半導体層と、該n型半導体層より禁制帯幅が小さなp型半導体層とから構成されたヘテロ接合ダイオードにおいて、前記p型半導体層が多結晶または非晶質であり、かつ化学的気相堆積されたp型半導体(p型不純物濃度が層全体で略均一である)からなるようにしたものである。
また、前記第2の目的を達成するために、p型半導体層の形成を化学的気相堆積法あるいはイオン注入法のいずれかで行なうかにより、ヘテロ接合ダイオードの製造方法を以下の2通りとしたものである。すなわち、
p型半導体層を化学的気相堆積法により形成する場合の製造方法は、基板上にn型半導体からなるドリフト層を形成する工程と、前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるp型半導体からなるアノード層を化学的気相堆積法により形成する工程とから構成され、
p型半導体層をイオン注入法により形成する場合の製造方法は、基板上にn型半導体からなるドリフト層を形成する工程と、前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質である層を化学的気相堆積法により形成する工程と、前記多結晶または非晶質である層にp型不純物をイオン注入法により導入する工程と、該p型不純物の密度が前記ドリフト層において該ドリフト層表面からの距離0.2μmにて1x1018cm−3以下となるように活性化アニールを行う工程とから構成される。
また、前記第3及び第4の目的を達成するために、前記p型半導体をBドープのGeモル分率が0.4以下の多結晶または非晶質のSiGeあるいはSiGeC膜を用い、
さらに、逆方向漏れ電流のばらつきを低減するために、p型半導体積層膜を有するヘテロ接合ダイオードを、基板上にn型半導体からなるドリフト層を形成する工程と、前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、非晶質である層を化学的気相堆積法により形成する工程と、前記非晶質である層をアニールにより多結晶化する工程と、前記多結晶化した層上に、前記ドリフト層より禁制帯幅が小さく、多結晶または非晶質であるp型半導体からなるアノード層を化学的気相堆積法により形成する工程とから構成するようにしたものである。
第1の発明の特徴は、(1)アノード電極、カソード電極に挟まれたp型半導体層とn型半導体層とのpn接合を有し、前記n型半導体層と、該n型半導体層より禁制帯幅が小さな前記p型半導体層とから構成されたヘテロ接合ダイオードにおいて、前記p型半導体層が多結晶または非晶質であり、前記p型半導体層の層全体における不純物濃度の濃度変動が1/10以下であるヘテロ接合ダイオードにある。
(1)において、(2)前記p型半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることが望ましい。
(2)において、(3)前記p型半導体層におけるGeのモル分率が0.4以下であることが望ましい。
第2の発明の特徴は、(4)基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にn型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるp型半導体層からなる前記アノード層を化学的気相堆積法により形成する工程と
を有するヘテロ接合ダイオードの製造方法にある。
(4)において、(5)前記p型半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることが望ましい。
(5)において、(6)前記p型半導体層におけるGeのモル分率が0.4以下であることが望ましい。
第3の発明の特徴は、(7)基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にn型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるアノード層となる層を化学的気相堆積法により堆積する工程と、
前記アノード層となる層にp型不純物をイオン注入法により導入してp型半導体層を形成する工程と、
該p型不純物の密度が前記ドリフト層において該ドリフト層表面からの距離0.2μmにて1x1018cm−3以下となるように活性化アニールを行いアノード層を形成する工程と
を有するヘテロ接合ダイオードの製造方法にある。
(7)において、(8)前記p型半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることが望ましい。
(8)において、(9)前記p型半導体層におけるGeのモル分率が0.4以下であることが望ましい。
第4の発明の特徴は、(10)基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にn型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく非晶質な層を化学的気相堆積法により形成する工程と、
前記非晶質層をアニールにより多結晶化する工程と、
前記多結晶化した層上に、前記ドリフト層より禁制帯幅が小さくp型の多結晶または非晶質半導体層からなるアノード層を化学的気相堆積法により形成する工程と
を有することを特徴とするヘテロ接合ダイオードの製造方法。
(10)において、(11)前記p型の多結晶または非晶質半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることが望ましい。
(11)において、(12)前記p型の多結晶または非晶質半導体層におけるGeのモル分率が0.4以下であることが望ましい。
(10)において、(13)前記非晶質層がp型半導体層であることが望ましい。
(10)において、(14)前記多結晶化した層の厚さが3nm以下であることが望ましい。
(10)において、(15)前記非晶質層がSi層、SiGe層またはSiGeC層であることが望ましい。
(11)において、(16)前記SiGeC層のC濃度が1x1022cm−3以下であることが望ましい。
本発明によれば、制御性よくp型不純物をドーピングでき、高耐圧ヘテロ接合ダイオード及びその製造方法を提供できる。また、順方向電圧の低いヘテロ接合ダイオード及びその製造方法を提供できる。
具体的な実施の形態を例示するに先立って、本発明の諸手段の効果を、図12から図17を用いて概説する。
はじめに、p型多結晶Si/n型SiCヘテロ接合ダイオードの試作結果を示す非特許文献1を例にとって、逆方向漏れ電流機構を検討した結果を記述する。一般に、ヘテロ接合近傍におけるキャリア輸送を支配する機構として、1)トンネル機構、2)Poole−Frenkel機構、3)Schottky機構が挙げられる。1)は強い電界依存性を有するものの、本質的に温度に依存しない。ところが、逆方向漏れ電流の逆方向電圧依存性を示す非特許文献1のFig.9から作成された図20では,逆方向漏れ電流に強い温度依存性が見られることから、1)がキャリア輸送を支配しているとは考えにくい。2)3)では電流密度JP−F、Jが逆方向電界E、電位障壁Φb、高周波誘電率ε∞、実効Richardson定数A**に対し、
JP−F∝E exp[[−q{Φb−sqrt(qE/πε∞)}/kT]
=A**exp[−q{Φ−sqrt(qE/4πε∞)}/kT]
と類似な関数形を有するものの、2)はバルク内、3)は界面における現象である点が根本的に異なっている。図12はp型多結晶Si/n型SiCヘテロ接合ダイオードの熱平衡状態におけるバンド模式図である。SiCに比較して、禁制帯幅は多結晶Siの方が小さいため、逆方向電圧印加時の空乏層内発生電流は多結晶Si内で発生したキャリアに起因するが、電子は図12に示す約0.5eVの伝導帯不連続を超えてSiC空乏層内に入る。この際、電子の伝導を律速するのが、前記伝導帯不連続に起因する3)か、前記SiC空乏層における捕獲中心に起因する2)かを判定すべく、図20から、電圧ごとに逆方向漏れ電流密度の温度依存性、すなわちアレーニウスプロットから活性化エネルギーを求め、逆方向最大電界の平方根に対してプロットした結果が図13である。3)を仮定すると、勾配から決定される比誘電率が1.6と異常に小さくなってしまい不適切である。 それに対し、2)を仮定すると、勾配から決定される比誘電率が6.4となり、4H−SiCの高周波における比誘誘電率6.7にほぼ一致する。以上より、p型多結晶Si/n型SiCヘテロ接合ダイオードの逆方向漏れ電流は2)が主に支配しているものと結論付けられた。なお、図13のy切片(E=0における活性化エネルギー)1.4eVはPoole−Frenkel機構が存在しない場合の障壁高さ、すなわち電界が印加されていない場合の電子捕獲中心の伝導帯下帯からの深さに相当する(図12)。なお、図13において、高電界側の実験値がPoole−Frenkel機構に基づく直線から活性化エネルギーの低い側にずれている。このことは1)のトンネル機構も同時に寄与し出したためと推定される。
Poole−Frenkel機構は、キャリアを捕獲した捕獲中心がキャリアを放出する際、電界によってクーロンポテンシャルが減少する結果、キャリア放出率が増加する機構であるため、
2a) 捕獲・放出されるキャリアが電子の場合、捕獲中心はドナー型(電子捕獲時に中性,電子放出時に正に帯電)
2b) 捕獲・放出されるキャリアが正孔の場合、捕獲中心はアクセプタ型(正孔捕獲時に中性,正孔放出時に負に帯電)
でなければならない。図12から明らかなように、逆方向電界印加時に多結晶Si空乏層内で発生した正孔がp型多結晶Si中性領域へ移動する際に障壁は存在しないことから、2)が逆方向リーク電流の支配的な機構となる場合、2a)によると考えられる。これまでにn型SiCエピタキシャル成長層中にドナー型の捕獲中心が発見されていないことから、逆方向電圧とともに指数関数的に増大する逆方向漏れ電流は、n型SiCエピタキシャル成長後に実施された工程で導入された欠陥に起因するものと推定できる。
そこで、ノンドープ多結晶SiへのBイオン注入ならびに活性化アニールの条件を変えて、ヘテロ接合界面からSiCへ侵入するB密度分布とヘテロ接合ダイオード逆方向漏れ電流との相関を調べた。その結果、図14から明らかなように、ヘテロ接合(ドリフト層表面)から深さ0.2μmにおけるB密度が1x1018cm−3を超えるか超えないかによって、逆方向漏れ電流の逆方向電圧依存性の形が異なることを見出した。すなわち、n型SiC深さ0.2μmにおけるB密度(以下、N(0.2)と記載)が1x1018cm−3以上の場合に(図14実線)、逆方向漏れ電流は逆方向電圧に対し指数関数的に増加する。これはバルク現象であるPoole−Frenkel機構が、SiC中に侵入したB原子に関連した捕獲中心によっており、該捕獲中心がヘテロ接合からある深さ(0.2μm程度)にある密度(1x1018cm−3以上)存在する場合に、その影響が顕著となることを示唆している。図15には例として、p型多結晶Si/n型4H−SiCヘテロ接合ダイオードを700V逆バイアスした場合のバンド模式図を示す。捕獲中心に捕獲された電子が伝導帯に放出される過程における活性化エネルギーはPoole−Frenkel機構により0.3eVも低減することが分かる。
一方、図14の破線および点線から明らかなように、N(0.2)が1x1018cm−3未満の場合、逆方向漏れ電流は逆方向電圧に対し飽和傾向を示した。n型SiC深さ0.1μmにおけるB密度 N(0.1)が1x1019cm−3と高いと(図14点線)、逆方向漏れ電流の絶対値はN(0.1)が1x1018cm−3未満(図14破線)に比較して高くなるものの、N(0.2)が1x1018cm−3未満である限り、逆方向漏れ電流が逆方向電圧に対し飽和傾向を示すことはPoole−Frenkel機構の効果が無視できることを示唆している。
続いて、p型半導体領域がSiGeから構成されたヘテロ接合ダイオードに関して検討した結果を記述する。
図16、図17は厚さが10μm、n型不純物であるN(窒素)の密度が1x1016cm−3であるn型4H−SiCと、厚さが0.5μm、B密度が5x1019cm−3のp型多結晶SiGeからなるヘテロ接合ダイオードの電流−電圧特性である。Geモル分率が高くなるにつれてSiGeの禁制帯幅が小さくなる結果、順方向電圧は低減し(図16)、逆方向漏れ電流は増加する(図17)。後者に関しては、n型4H−SiC中深さ0.2μmにおけるB密度が1x1018cm−3未満でPoole−Frenkel機構の影響が無視できる限り、逆方向電圧に対しては飽和傾向を示す。多結晶Siに比較して、多結晶SiGeではBの拡散が顕著となり、BがSiC中に侵入する問題がより発生しやすくなるが、Bと同時にCをドーピングすることにより、多結晶SiGeからSiCへのB侵入の問題は抑制できた。これは原子半径の小さなCを添加することにより多結晶に歪が導入され、Bの拡散を抑制したものと考えられる。ところが、Geモル分率が0.45になるとアバランシェ降伏が多結晶SiGe中で起こり、耐圧が劣化する(図17点線)。よって、このような耐圧劣化を引き起こすことなく採用可能なp型多結晶半導体はSi1−xGe(0≦x≦0.4)であることがわかった。p型多結晶半導体として、例えば、Si0.6Ge0.4を用いると、順方向電流密度50A/cmで定義された順方向電圧は0.99Vと、p型多結晶Siを用いた場合の1.22Vから0.23V低減できた。
次に、p型半導体領域が2層から構成されたヘテロ接合ダイオードに関して、その構造および製造方法に関して検討した結果を記述する。多結晶半導体には粒径分布が不可避であり、ヘテロ界面特性ばらつきを完全には抑制できないため、非晶質Siまたは非晶質SiGeを化学的気相堆積法により形成後、アニールにより多結晶化する検討を行った。その結果、上記手法により多結晶化したSi、SiGeは膜の厚さが3nm以下であれば、いずれも平坦性に優れた膜となり、ノンドープ膜であっても、その上に形成したp型多結晶Si0.8Ge0.2層(厚さ0.5μm、B密度5x1019cm−3)とn型SiCドリフト層とで形成されるヘテロ接合(ドリフト層表面)のダイオードの特性は順逆両方向電圧ともに、上記ノンドープ膜のない場合と変わらず(図16および図17中の白丸)、逆方向漏れ電流のばらつきは低減することを見出した。上記3nm以下のノンドープ膜厚はp型多結晶層がSi0.8Ge0.2だけではなく、Geモル分率0.4以下のSiGeにおいても適切な膜厚であることも、ノンドープ膜有無による電流−電圧特性の差により確認した。
次に、図面を参照しながら本発明のヘテロ接合ダイオードおよびその製造工程を具体的に説明する。
<実施例1>
本発明の第1の実施例であるp型Si/n型4H−SiCヘテロ接合ダイオードとその製造工程を図1から図4、図11を用いて説明する。
図1は本発明の第1の実施例であるp型Si/n型4H−SiCヘテロ接合ダイオード1の縦断面構造図である。n型4H−SiC基板((0001)Si面、N密度3×1018cm−3)2上に、n型4H−SiC(厚さ10μm、N密度1×1016cm−3)膜からなるドリフト領域3、該ドリフト領域内に選択的にAlを有するp型SiCからなる電界緩和領域4、SiCよりも禁制帯幅の小さなp型Siからなるアノード領域5、n型4H−SiC基板2裏面に形成されたNiからなるカソード電極6、p型Siアノード領域5表面に形成されたTi/Alからなるアノード電極7を有する構造となっている。
続いて、図1に示すp型Si/n型4H−SiCヘテロ接合ダイオードの製造工程を説明する。はじめに、n型4H−SiC(0001)基板2上に、n型4H−SiC層3をエピタキシャル成長する(図2)。
その後、所定のドリフト領域3中に、Alイオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域4を形成する。そして、n型4H−SiC(0001)基板2裏面にNi膜を堆積し、1200℃でアニールを行ってカソード電極6を形成する(図3)。
次に、原料ガスにSiおよびBを用いた化学的気相堆積法によりBドープ多結晶Si膜あるいはBドープ非晶質Si膜を全面堆積後、650℃程度でアニールを行い、Bを活性化する。そして、ホトリソグラフィーおよびエッチングによりp型多結晶Si膜あるいはp型非晶質Si膜からなるアノード領域5を形成する(図4)。
出来上がったアノード領域におけるB濃度分布を図21に実線で示す。B密度が1x1020cm−3となるように原料ガスを供給し、膜厚0.5μm堆積した場合、B濃度は膜全体で略均一となり、濃度が1x1020cm−3となった。
最後に、アノード領域5表面に、Ti、Alの積層膜を堆積し、所望の大きさに加工することによりアノード電極7を形成し、ヘテロ接合ダイオード1が完成する(図1)。
本実施例によれば、p型多結晶Si膜あるいはp型非晶質Si膜におけるBの活性化が650℃と極めて低い温度で行えることから、Bのn型4H−SiC中への侵入は起こらず、ヘテロ接合ダイオードの逆方向漏れ電流は、逆方向電圧に対して、図11実線で示すような飽和特性を示す。この結果、高耐圧のヘテロ接合ダイオードを実現することができる。
なお、本実施例ではSiCとして4H−SiCを例示したが、6H−SiC等、他の結晶タイプからなるSiCであってもBの侵入が抑制でき、同様な効果が得られる。
また、本実施例ではドリフト領域がSiCの場合を説明したが、GaNまたはGaNを含む混晶(AlまたはInを含んでも良い)やZnOまたはZnOを含む混晶(MgまたはCdを含んでも良い)など、他の禁制帯幅の大きな半導体を用いても同様に実施できる。
また、本実施例ではp型Siからなるアノード領域の形成にBドープSiを用いたが、アクセプタになり得る他のIII族元素のAl、Ga、In等をp型不純物として用いても良い。
<実施例2>
本発明の第2の実施例であるp型Si/n型4H−SiCヘテロ接合ダイオードの製造工程を図5から図7、図14を用いて説明する。
はじめに、n型4H−SiC基板((0001)Si面、N密度3×1018cm−3)2上に、n型4H−SiC(厚さ10μm、N密度1×1016cm−3)膜からなるドリフト領域3をエピタキシャル成長する。その後、所定のドリフト領域3中に、Alイオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域4を形成する。そして、n型4H−SiC(0001)基板2裏面にNi膜を堆積し、1200℃でアニールを行ってカソード電極6を形成する。続いて、化学的気相堆積法によりノンドープ多結晶Si膜またはノンドープ非晶質Si膜8を全面堆積後、表面近傍領域(深さ0.1μm程度)9にBをイオン注入する。そして、ホトリソグラフィーおよびエッチングにより多結晶Si膜または非晶質Si膜(8および9)を加工する(図5)。
次に、1000℃以下のアニールにより領域9に注入したBを拡散させ、p型多結晶Si膜またはp型非晶質Si膜からなるアノード領域10を形成する(図6)。この際、4H−SiC中に侵入したBはアニール温度が低いため格子位置に入らず、p型不純物としては振舞わないものの、格子間位置等に滞在し、捕獲中心を形成する。しかし、出来上がったアノード領域におけるB濃度分布は、図21に一点鎖線で示す通り、ドリフト領域表面からの深さ0.2μm位置でのB密度が1x1018cm−3未満,p型半導体層である多結晶SiにおけるB濃度の変動は1/10以下となっており、前述の通り、ヘテロ接合ダイオードの逆方向漏れ電流は逆方向電圧に対して飽和傾向を示すため(図14)、高耐圧ヘテロ接合ダイオードを実現できる。
最後に、アノード領域10表面に、Ti、Alの積層膜を堆積し、所望の大きさに加工することによりアノード電極7を形成し、ヘテロ接合ダイオードが完成する(図7)。
本実施例によれば、n型SiC膜へ侵入するB密度を制御して、p型多結晶Si膜あるいはp型非晶質Si膜を形成する結果、Bの導入にBイオン注入法を用いても、高耐圧のヘテロ接合ダイオードを製造できる。
<実施例3>
本発明の第3の実施例であるp型SiGe/n型4H−SiCヘテロ接合ダイオードとその製造工程を説明する。
実施例1のBドープ多結晶Si膜あるいはBドープ非晶質Si膜に代えて、化学的気相堆積法によりBドープ多結晶SiGe膜あるいはBドープ非晶質SiGe膜を全面堆積後、650℃程度でアニールを行い、Bを活性化する。そして、ホトリソグラフィーおよびエッチングによりp型SiGe膜からなるアノード領域を形成し、該アノード領域表面に、Ti、Alの積層膜を堆積し、所望の大きさに加工することによりアノード電極を形成し、p型SiGe/n型4H−SiCヘテロ接合ダイオードが完成する。
本実施例によれば、Geモル分率に応じて順方向電圧を低減でき(図16)、Geモル分率0.4以下のp型多結晶SiGe膜では逆方向耐圧の劣化もないため(図17)、高耐圧・低順方向電圧のヘテロ接合ダイオードを実現できる。
なお、前記p型SiGe膜にB密度と同程度のCを添加してもよい。Bドープ多結晶SiGeC膜からSiC膜へのBの侵入が抑制され、より安定的に逆方向漏れ電流の低いヘテロ接合ダイオードを実現することができる。
<実施例4>
本発明の第3の実施例であるp型SiGe/ノンドープ多結晶Si/n型4H−SiCヘテロ接合ダイオードとその製造工程を図8から図9を用いて説明する。
図8は本発明の第4の実施例であるp型SiGe/ノンドープ多結晶Si/n型4H−SiCヘテロ接合ダイオード11の縦断面構造図である。n型4H−SiC基板((0001)Si面、N密度3×1018cm−3)2上に、n型4H−SiC(厚さ10μm、N密度1×1016cm−3)膜からなるドリフト領域3、該ドリフト領域内に選択的にAlを有するp型SiCからなる電界緩和領域4、SiCよりも禁制帯幅の小さなノンドープ多結晶Si12膜ならびにp型多結晶SiGe膜あるいはp型非晶質SiGe膜13からなるアノード領域14、n型4H−SiC基板2裏面に形成されたNiからなるカソード電極6、アノード領域14の表面に形成されたTi/Alからなるアノード電極7を有する構造となっている。
続いて、図8に示すp型SiGe/ノンドープ多結晶Si/n型4H−SiCヘテロ接合ダイオードの製造工程を説明する。n型4H−SiC(0001)基板2上に、n型4H−SiC膜3をエピタキシャル成長する。その後、所定のドリフト領域3中に、Alイオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域4を形成する。そして、n型4H−SiC(0001)基板2裏面にNi膜を堆積し、1200℃でアニールを行ってカソード電極6を形成する。次に、化学的気相堆積法により非晶質Si膜(厚さ3nm)15を全面堆積する(図9)。なお、非晶質Si膜15の厚さは3nm以下であれば、順方向ならびに逆方向の電流−電圧特性に影響を与えないことを確認している。
その後、アニールにより非晶質Si膜15をノンドープ多結晶Si膜12とする。この際、ノンドープ多結晶Si膜12は直接ノンドープ多結晶Siを堆積した場合に比較して平坦性に優れた膜となる。その平坦なノンドープ多結晶Si膜12上に、化学的気相堆積法を用いてGeモル分率0.2、厚さ0.5μmのBドープ多結晶SiGe膜あるいはBドープ非晶質SiGe膜13を堆積する。そして、650度程度のアニールによりBを活性化した後、ホトリソグラフィーおよびエッチングによりp型SiGe膜13/ノンドープ多結晶Si膜12からなるアノード領域14を形成する。最後に、アノード領域14表面に、Ti、Alの積層膜を堆積し、所望の大きさに加工することによりアノード電極7を形成し、ヘテロ接合ダイオード11が完成する(図8)。
本実施例によれば、平坦性に優れたノンドープ多結晶Si膜12を介することにより、逆方向漏れ電流のばらつきを低減でき、該ノンドープ多結晶Si膜12の厚さを3nm以下とすることにより、ノンドープ膜のない場合と変わらない電流−電圧特性が得られる。
本実施例では、p型SiGe(Geモル分率0.2)/ノンドープ多結晶Si/n型4H−SiCヘテロ接合ダイオードの場合を説明したが、Geモル分率0.4以下のp型多結晶または非晶質SiGe、SiGeCを用いれば実施例3と同様な高耐圧・低順方向電圧のヘテロ接合ダイオードを実現できる。また、逆方向漏れ電流のばらつきを低減するためには、非晶質Si膜15は、非晶質SiGe膜あるいは非晶質SiGeC膜であっても良いし、p型SiGe膜13は、p型Si膜、p型SiGeC膜であっても良い。尚、p型の多結晶または非晶質SiGeC膜中のC濃度はC濃度が1x1022cm−3を超えると、SiGeC膜内の領域ごとに相分離が発生し、結晶性が劣化するため、
1x1022cm−3以下が望ましい。
本発明の第1の実施例を示す縦断面構造図である。 本発明の第1の実施例の製造工程を示す縦断面構造図である。 本発明の第1の実施例の製造工程を示す縦断面構造図である。 本発明の第1の実施例の製造工程を示す縦断面構造図である。 本発明の第2の実施例の製造工程を示す縦断面構造図である。 本発明の第2の実施例の製造工程を示す縦断面構造図である。 本発明の第2の実施例の製造工程を示す縦断面構造図である。 本発明の第3の実施例を示す縦断面構造図である。 本発明の第3の実施例の製造工程を示す縦断面構造図である。 従来技術を示す縦断面構造図である。 従来技術における逆方向電流−電圧特性(破線)と理想特性(実線)の比較図である。 p型多結晶Si/n型4H−SiCヘテロ接合近傍のバンド模式図である。 従来技術における逆方向漏れ電流の活性化エネルギーを最大電界の平方根に対して示した結果である。 p型多結晶Si/n型4H−SiCヘテロ接合ダイオードにおいてSiC中に侵入したB密度による逆方向漏れ電流の変化を示す検討結果である。 Poole−Frenkel機構を説明するためのバンド模式図である。 本発明の第3の実施例によるp型多結晶SiGe/n型4H−SiCヘテロ接合ダイオードの順方向電流−電圧特性である。 本発明の第3の実施例によるp型多結晶SiGe/n型4H−SiCヘテロ接合ダイオードの逆方向電流−電圧特性である。 従来技術によるヘテロ接合ダイオードにおける順方向電流−電圧特性に対するB注入量の影響を示す実験結果である。 従来技術によるヘテロ接合ダイオードにおける順方向電流−電圧特性に対するを示す実験結果である。 従来技術によるヘテロ接合ダイオードにおける逆方向漏れ電流−電圧特性に対する温度の影響を示す実験結果である。 本発明の実施例1および実施例2におけるヘテロ接合近傍のB密度分布を示す実験結果である。
符号の説明
1、11、30…ヘテロ接合ダイオード、2、31…基板、3、32…ドリフト領域、4、36…電界緩和領域、5、14、33…アノード領域、6、35…カソード電極、7、34…アノード電極、8、9、10、12、13、15…多結晶または非晶質領域。

Claims (16)

  1. アノード電極、カソード電極に挟まれたp型半導体層とn型半導体層とのpn接合を有し、前記n型半導体層と、該n型半導体層より禁制帯幅が小さな前記p型半導体層とから構成されたヘテロ接合ダイオードにおいて、前記p型半導体層が多結晶または非晶質であり、前記p型半導体層の層全体における不純物濃度の濃度変動が1/10以下であることを特徴とするヘテロ接合ダイオード。
  2. 前記p型半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることを特徴とする請求項1記載のヘテロ接合ダイオード。
  3. 前記p型半導体層におけるGeのモル分率が0.4以下であることを特徴とする請求項2記載のヘテロ接合ダイオード。
  4. 基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
    基板上にn型半導体層からなる前記ドリフト層を形成する工程と、
    前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるp型半導体層からなる前記アノード層を化学的気相堆積法により形成する工程と
    を有することを特徴とするヘテロ接合ダイオードの製造方法。
  5. 前記p型半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることを特徴とする請求項4記載のヘテロ接合ダイオードの製造方法。
  6. 前記p型半導体層におけるGeのモル分率が0.4以下であることを特徴とする請求項5記載のヘテロ接合ダイオード。
  7. 基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
    基板上にn型半導体層からなる前記ドリフト層を形成する工程と、
    前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるアノード層となる層を化学的気相堆積法により堆積する工程と、
    前記アノード層となる層にp型不純物をイオン注入法により導入してp型半導体層を形成する工程と、
    該p型不純物の密度が前記ドリフト層において該ドリフト層表面からの距離0.2μmにて1x1018cm−3以下となるように活性化アニールを行いアノード層を形成する工程と
    を有することを特徴とするヘテロ接合ダイオードの製造方法。
  8. 前記p型半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることを特徴とする請求項7記載のヘテロ接合ダイオードの製造方法。
  9. 前記p型半導体層におけるGeのモル分率が0.4以下であることを特徴とする請求項8記載のヘテロ接合ダイオード。
  10. 基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
    基板上にn型半導体層からなる前記ドリフト層を形成する工程と、
    前記ドリフト層上に該ドリフト層より禁制帯幅が小さく非晶質な層を化学的気相堆積法により形成する工程と、
    前記非晶質層をアニールにより多結晶化する工程と、
    前記多結晶化した層上に、前記ドリフト層より禁制帯幅が小さくp型の多結晶または非晶質半導体層からなるアノード層を化学的気相堆積法により形成する工程と
    を有することを特徴とするヘテロ接合ダイオードの製造方法。
  11. 前記p型の多結晶または非晶質半導体層がB、Al、Ga、Inから選ばれる少なくとも一種の元素をドープしたSi、SiGeまたはSiGeC層から成り、前記n型半導体層がSiC、GaNまたはGaNを含む混晶、または、ZnOまたはZnOを含む混晶の層から成ることを特徴とする請求項10記載のヘテロ接合ダイオードの製造方法。
  12. 前記p型の多結晶または非晶質半導体層におけるGeのモル分率が0.4以下であることを特徴とする請求項11記載のヘテロ接合ダイオードの製造方法。
  13. 前記非晶質層がp型半導体層であることを特徴とする請求項10記載のヘテロ接合ダイオードの製造方法。
  14. 前記多結晶化した層の厚さが3nm以下であることを特徴とする請求項10記載のヘテロ接合ダイオードの製造方法。
  15. 前記非晶質層がSi層、SiGe層またはSiGeC層であることを特徴とする請求項10記載のヘテロ接合ダイオードの製造方法。
  16. 前記SiGeC層のC濃度が1x1022cm−3以下であることを特徴とする請求項11記載のヘテロ接合ダイオードの製造方法。
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