JP2010010582A - 抵抗素子及びその製造方法 - Google Patents

Abstract

【課題】セットが生じる電圧及びリセットが生じる電圧を安定させることができる抵抗素子及びその製造方法を提供する。
【解決手段】層間絶縁膜５上に、ソース４ｓに接するコンタクトプラグ６にチタン（Ｔｉ）膜８を介して接する信号線７（ＳＬ）、及びドレイン４ｄに接するコンタクトプラグ６にチタン膜８を介して接する下部電極９が形成されている。更に、下部電極９上に、酸化白金膜１０、酸化ニッケル膜１１及び上部電極１２が形成されており、下部電極９、酸化白金膜１０、酸化ニッケル膜１１及び上部電極１２から抵抗素子ＶＲが構成されている。更に、上部電極１２上に、上部電極１２を保護する窒化チタン膜１３が形成されている。
【選択図】図２Ａ

Description

本発明は、抵抗素子の抵抗値の変化に応じて情報を記憶する不揮発性メモリに好適な抵抗素子及びその製造方法に関する。

近年、外部からの電気的な刺激に応じて抵抗値が変化する物質を用いてデータを記憶する不揮発性メモリセルについての研究が盛んになってきている。このような不揮発性メモリセルを備えたメモリは、抵抗変化メモリとよばれる。従来の不揮発性メモリセルには、２個の電極に、Ｎｉ酸化物及びＴｉ酸化物等の単一の遷移金属の酸化物（ＴＭＯ：Transition Metal Oxide）の膜が挟まれて構成された抵抗素子が設けられている。

図１は、抵抗変化メモリに用いられる抵抗変化膜の電流−電圧特性を示すグラフである。抵抗が高い状態の薄膜に電圧を印加していくと（１）、ある電圧（１．５Ｖ程度）で抵抗が急激に低くなり、電流が急増する（２）。その後、電流制限（制限値：２０ｍＡ）をかけながら電圧を下げていくと（３）、抵抗が低い状態のまま電流がゼロに戻る（４）。このような処理により、薄膜の抵抗が高抵抗から低抵抗に変化する。このような変化は、セットとよばれる。そして、この抵抗が低い状態は、電圧が印加されていなくても保持される。なお、電流制限をかけているのは、電流制限をかけなれければ、薄膜に大電流が流れて破壊されてしまうためである。

一方、抵抗が低い状態の薄膜に電圧を印加していくと（５）、ある電圧（１．２Ｖ程度）で抵抗が急激に高くなり、電流が急減する（６）。その後、電圧を下げていくと（７）、抵抗が高い状態のまま電流が０に戻る。このような処理により、薄膜の抵抗が低抵抗から高抵抗に変化する。このような変化は、リセットとよばれる。そして、この抵抗が高い状態は、電圧が印加されていなくても保持される。

従って、高抵抗の状態及び低抵抗の状態を、夫々「０」及び「１」に対応させることにより、抵抗変化膜をメモリに使用することも可能となる。つまり、図１に示す例では、０．２Ｖ程度の電圧を印加したときの電流値から、抵抗変化膜の抵抗値を識別することができ、この抵抗から「０」又は「１」のどちらが記憶されているか識別することができる。

しかしながら、従来の抵抗素子には、セットが生じる電圧及びリセットが生じる電圧が変動しやすいという問題点がある。このため、所定の電圧を印加しても、セットが生じなかったり、リセットが生じなかったりすることがある。また、リセット時に流れる電流が予期できずに極めて大きくなることがあるという問題点もある。

特開２００７−１８０１７４号公報 特開２００６−２９５１５７号公報 特開２００６−２７９０４２号公報 特許第３８８９０２３号公報 特開２００７−５３１２５号公報

本発明の目的は、セットが生じる電圧及びリセットが生じる電圧を安定させることができる抵抗素子及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

抵抗素子には、第１の電極と、前記第１の電極上に形成された酸化白金膜と、前記酸化白金膜上に形成された抵抗変化膜と、前記抵抗変化膜上に形成された第２の電極と、が設けられている。また、抵抗変化メモリでは、このような抵抗素子がメモリセルに含まれている。

抵抗素子の製造方法では、第１の電極上に酸化白金膜を形成し、その後、前記酸化白金膜上に抵抗変化膜を形成する。そして、前記抵抗変化膜上に第２の電極を形成する。

上記の抵抗素子等によれば、第１の電極と抵抗変化膜との間に酸化白金膜が設けられているので、セットが生じる電圧及びリセットが生じる電圧を安定させることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図２Ａは、実施形態に係る半導体装置（抵抗変化メモリ）の構造を示す断面図であり、図２Ｂは、実施形態に係る半導体装置（抵抗変化メモリ）の構造を示すレイアウト図である。

本実施形態では、表面の導電型がｐ型の半導体基板１上に、ゲート絶縁膜２及びゲート電極３が形成されている。また、半導体基板１の表面には、平面視でゲート電極３を挟むようにして、導電型がｎ型のソース４ｓ及びドレイン４ｄが形成されている。このようにして、トランジスタＴｒが構成されている。なお、ドレイン４ｄは、トランジスタＴｒ毎に独立して形成されているが、ソース４ｓは、例えば隣り合う２個のトランジスタＴｒにより共有されている。

半導体基板１上に、トランジスタＴｒを覆う層間絶縁膜５が形成されている。層間絶縁膜５は、例えば酸化シリコンから構成されている。層間絶縁膜５に、ソース４ｓまで到達するコンタクトホール及びドレイン４ｄまで到達するコンタクトホールが形成されており、これらの内部にコンタクトプラグ６が埋め込まれている。層間絶縁膜５に、ゲート電極３まで到達するコンタクトホールも形成されており、この内部にもコンタクトプラグ（図示せず）が埋め込まれている。また、層間絶縁膜５の表面は平坦化されている。

層間絶縁膜５上に、ソース４ｓに接するコンタクトプラグ６にチタン（Ｔｉ）膜８を介して接する信号線７（ＳＬ）、及びドレイン４ｄに接するコンタクトプラグ６にチタン膜８を介して接する下部電極９が形成されている。信号線７（ＳＬ）及び下部電極９は、例えば白金（Ｐｔ）から構成されている。チタン膜８は、下部電極９及び信号線７と層間絶縁膜５との密着性を保持する機能を有する。

更に、下部電極９上に、酸化白金膜１０、酸化ニッケル膜１１及び上部電極１２が形成されており、下部電極９、酸化白金膜１０、酸化ニッケル膜１１及び上部電極１２から抵抗素子ＶＲが構成されている。酸化白金膜１０の厚さは、例えば１０ｎｍ以上であり、酸化ニッケル膜１１の厚さは、例えば１０ｎｍ〜２０ｎｍである。上部電極１２は、例えば白金（Ｐｔ）から構成されている。更に、上部電極１２上に、上部電極１２を保護する窒化チタン膜１３が形成されている。窒化チタン膜１３の厚さは、例えば２０ｎｍである。

また、層間絶縁膜５上に、信号線７（ＳＬ）及び抵抗素子ＶＲ等を覆う層間絶縁膜２１が形成されている。層間絶縁膜２１は、例えば酸化シリコンから構成されている。層間絶縁膜２１に、窒化チタン膜１３まで到達するコンタクトホール２２が形成されている。また、層間絶縁膜２１の表面は平坦化されている。

そして、層間絶縁膜２１上に、窒化チタン膜１３を介して上部電極１２に接するビット線１５（ＢＬ）が形成されている。ビット線１５（ＢＬ）は、例えばＡｌ等から構成されている。層間絶縁膜２１上には、更に他の層間絶縁膜及び配線等が形成されている。

ビット線１５は、図２Ｂに示すように、複数設けられており、これらは互いに平行に延びている。また、ゲート電極３はワード線ＷＬとして機能し、１本の信号線７（ＳＬ）が２のワード線ＷＬに挟まれている。図３は、本実施形態に係る抵抗変化メモリの構成を示す回路図であり、図４は、図３中の破線で囲まれた領域を拡大して示す回路図である。

図３及び図４に示すように、複数の信号線ＳＬが平行に互いに延びており、各信号線ＳＬの両側に１本ずつのワード線ＷＬが位置している。また、複数のビット線ＢＬがこれらと交差している。そして、信号線ＳＬとビット線ＢＬとの交点の近傍において、２個のトランジスタＴｒのソースが信号線ＳＬに共通接続され、これらのトランジスタＴｒの各ゲートが当該信号線ＳＬを挟む２本のワード線ＷＬの各々に接続されている。また、これらのトランジスタＴｒのドレインに抵抗素子ＶＲの下部電極９が接続され、抵抗素子ＶＲの上部電極１２が窒化チタン膜１３を介してビット線ＢＬに接続されている。なお、窒化チタン膜１３を上部電極の一部とみなすこともできる。

また、図示しないが、ワード線ＷＬ、信号線ＳＬ及びビット線ＢＬには、酸化ニッケル膜１１の抵抗を変化させることにより、抵抗素子ＶＲに情報を記憶させる書き込み回路が接続されている。更に、信号線ＳＬ及びビット線ＢＬには、酸化ニッケル膜１１の抵抗を判別することにより、抵抗素子ＶＲから情報を読み出す読み出し回路も接続されている。

このように構成された抵抗変化メモリにおいては、抵抗素子ＶＲの酸化ニッケル膜１１が抵抗変化膜として機能する。従来の抵抗変更メモリでは、抵抗変化膜が下部電極と接するように形成されているが、本実施形態では、酸化ニッケル膜１１と下部電極９との間に、酸化白金膜１０が介在している。このため、後述の実験の結果からも明らかなように、セットが生じる電圧及びリセットが生じる電圧の双方が安定したものとなる。また、リセット時に流れる電流も安定させることができる。このような効果が得られる理由の一つとして、酸化白金膜１０が、酸化ニッケル膜１１の形成の際に、酸化ニッケル膜１１を結晶化させずにアモルファス状にする作用を有していることが考えられる。

次に、上述の実施形態に係る抵抗変化メモリを製造する方法について説明する。図５Ａ乃至図５Ｇは、本発明の実施形態に係る抵抗変化メモリを製造する方法を工程順に示す断面図である。

先ず、図５Ａに示すように、半導体基板１の表面にトランジスタＴｒを形成する。トランジスタＴｒの形成の際には、先ず、ゲート絶縁膜２及びゲート電極３を順次形成する。次に、平面視でゲート電極３を挟むようにして、導電型がｎ型のソース４ｓ及びドレイン４ｄを半導体基板１の表面に形成する。なお、ソース４ｓは、隣り合う２個のトランジスタＴｒにより共有させる。

次いで、図５Ｂに示すように、トランジスタＴｒを覆う層間絶縁膜５を形成する。層間絶縁膜５としては、例えばシリコン酸化膜を形成する。次に、層間絶縁膜５の表面を平坦化する。その後、ソース４ｓまで到達するコンタクトホール及びドレイン４ｄまで到達するコンタクトホールを層間絶縁膜５に形成し、これらの内部にコンタクトプラグ６を埋め込む。この時、ゲート電極３まで到達するコンタクトホールの形成及びその内部へのコンタクトプラグ（図示せず）の埋め込みも行う。

続いて、図５Ｃに示すように、層間絶縁膜５上に、密着膜としてのチタン膜８ａ、下部電極膜としての白金膜９ａ、結晶制御膜としての酸化白金膜１０ａ、抵抗変化膜としての酸化ニッケル膜１１ａ、上部電極膜としての白金膜１２ａ及び保護膜としての窒化チタン膜１３ａを形成する。チタン膜８ａは、例えば、ＤＣスパッタ法にて、基板温度：室温、出力：１ｋＷ、Ａｒ流量：１００ｓｃｃｍの条件で形成し、その厚さは２０ｎｍ程度とする。白金膜９ａは、例えば、ＤＣスパッタ法にて、基板温度：室温、出力：１ｋＷ、Ａｒ流量：１００ｓｃｃｍの条件で形成し、その厚さは１００ｎｍ程度とする。酸化白金膜１０ａは、例えば、ＤＣ反応性スパッタ法にて、基板温度：３５０℃、出力：１ｋＷ、Ａｒ流量：２０ｓｃｃｍ、Ｏ₂流量：８０ｓｃｃｍの条件で形成し、その厚さは１０ｎｍ程度とする。酸化ニッケル膜１１ａは、例えば、ＲＦ反応性スパッタ法にて、基板温度：室温、出力：１ｋＷ、Ａｒ流量：１３ｓｃｃｍ、Ｏ₂流量：７ｓｃｃｍの条件で形成し、その厚さは１０ｎｍ〜２０程度とする。白金膜１２ａは、例えば、ＤＣスパッタ法にて、基板温度：室温、出力：１ｋＷ、Ａｒ流量：１００ｓｃｃｍの条件で形成し、その厚さは２０ｎｍ程度とする。窒化チタン膜１３ａは、例えば、ＤＣ反応性スパッタ法にて、基板温度：室温、Ｎ₂流量：９０ｓｃｃｍ、Ａｒ流量：１０ｓｃｃｍの条件で形成し、その厚さは２０ｎｍ程度とする。

次いで、抵抗素子ＶＲを形成する予定の領域を覆うレジストパターンを形成する。レジストの露光の際には、例えばｉ線を用いる。抵抗素子ＶＲの平面形状は、例えば、１辺の長さが１μｍの正方形である。そして、レジストパターンをマスクとして用いて、窒化チタン膜１３ａ、白金膜１２ａ、酸化ニッケル膜１１ａ及び酸化白金膜１０ａをパターニングすることにより、図５Ｄに示すように、窒化チタン膜１３、上部電極１２、酸化ニッケル膜１１及び酸化白金膜１０を得る。パターニングの際には、例えばＣｌ₂ガス及びＡｒガスを用いたドライエッチングを行う。

その後、レジストパターンを付け替え、同様のパターニングを行うことにより、図５Ｅに示すように、白金膜９ａから信号線７及び下部電極９を得、チタン膜８ａをパターニング後のチタン膜８とする。この結果、抵抗素子ＶＲが得られる。

続いて、図５Ｆに示すように、信号線７及び抵抗素子ＶＲ等を覆う層間絶縁膜２１を、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成し、その表面を平坦化する。層間絶縁膜２１としては、例えば酸化シリコン膜を３９０℃程度で形成し、その厚さは１００ｎｍ程度とする。

次いで、コンタクトホール２２を形成する予定の領域を開口するレジストパターンを形成する。レジストの露光の際には、例えばｉ線を用いる。コンタクトホール２２の平面形状は、例えば、１辺の長さが０．５μｍの正方形である。そして、レジストパターンをマスクとして用いて、層間絶縁膜２１をパターニングすることにより、窒化チタン膜１３の一部を露出するコンタクトホール２２を形成する。パターニングの際には、例えばＣＦ₄ガス及びＡｒガスを用いたドライエッチングを行う。

その後、層間絶縁膜２１上に、コンタクトホール２２を介して窒化チタン膜１３に接するアルミニウム膜を、ＤＣスパッタ法にて、出力：１ｋＷ、Ａｒ流量：３０ｓｃｃｍの条件で、形成する。アルミニウム膜の厚さは３００ｎｍ程度とする。更に、このアルミニウム膜を保護する窒化チタン膜をアルミニウム膜上に形成する。この窒化チタン膜は、例えば、ＤＣ反応性スパッタ法にて、基板温度：室温、Ｎ₂流量：１５ｓｃｃｍ、Ａｒ流量：１５ｓｃｃｍの条件で形成し、その厚さは５０ｎｍ程度とする。続いて、ビット線１５を形成する予定の領域を覆うレジストパターンを形成する。レジストの露光の際には、例えばｉ線を用いる。そして、レジストパターンをマスクとして用いて、窒化チタン膜及びアルミニウム膜をパターニングすることにより、図５Ｇに示すように、ビット線１５を得る。パターニングの際には、例えばＣｌ₂ガス及びＡｒガスを用いたドライエッチングを行う。

このようにして、抵抗変化メモリが完成する。

このような方法によれば、酸化白金膜１０の作用により、酸化ニッケル膜１１の状態が安定したものとなるため、セットが生じる電圧及びリセットが生じる電圧の双方が安定したものとなる。また、リセット時に流れる電流も安定させることができる。

なお、抵抗変化膜の材料は特に限定されない。抵抗変化膜の材料としては、例えば酸化チタン、酸化ニッケル、酸化イットリウム、酸化セリウム、酸化マグネシウム、酸化亜鉛、酸化ジルコニウム、酸化タングステン、酸化ニオブ、酸化タンタル、酸化クロム、酸化マンガン、酸化アルミニウム、酸化バナジウム及び酸化シリコンが挙げられる。

また、下部電極及び上部電極の材料も限定されない。例えば、Ｐｔ、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｓｉ₃Ｎ₄、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ₂、ＷＳｉ₂、ＮｉＳｉ、ＭｏＳｉ₂、ＴｉＳｉ₂、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、又はＡｌ−Ｓｉ−Ｃｕ等を使用することができる。

次に、本願発明者が実際に行った実験について説明する。

（第１の実験）
第１の実験では、上述の実施形態に沿って酸化ニッケル膜１１ａの形成までの処理を行い、Ｘ線回折により配向を測定した。また、酸化白金膜１０ａの形成を省略した試料も作製し、その配向も測定した。これらの結果を図６に示す。

図６に示すように、酸化白金（ＰｔＯ）膜１０ａが含まれない試料では、ＮｉＯの（１１１）面を示すピークが鋭敏に現れたのに対し、酸化白金膜１０ａが含まれる試料では、ＮｉＯの（１１１）面を示すピークが現れなかった。このことは、酸化白金膜１０ａが含まれる試料では、酸化ニッケル膜１１ａがアモルファス状であることを示している。

（第２の実験）
第２の実験では、上述の実施形態に沿って抵抗変化メモリ（実施例）を作製し、セット電圧及びリセット電圧の変動を観察した。なお、測定用のパッドを、ビット線１５のパターニングと同時に形成した。また、酸化白金膜１０ａの形成を省略した抵抗変化メモリ（比較例）も作製し、そのセット電圧及びリセット電圧の変動も観察した。これらの結果を、夫々図７、図８に示す。

図７に示すように、実施例では、セット電圧及びリセット電圧が安定したのに対し、図８に示すように、比較例では、これらの変動が極めて大きかった。また、実施例のセット電圧の最大値は１．７Ｖ程度であり、比較例のセット電圧の最小値（２Ｖ程度）よりも小さくなった。更に、実施例ではセット時の電流が安定した。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
第１の電極と、
前記第１の電極上に形成された酸化白金膜と、
前記酸化白金膜上に形成された抵抗変化膜と、
前記抵抗変化膜上に形成された第２の電極と、
を有することを特徴とする抵抗素子。

（付記２）
前記抵抗変化膜は、酸化ニッケル膜であることを特徴とする付記１に記載の抵抗素子。

（付記３）
前記抵抗変化膜の厚さは、１０ｎｍ乃至２０ｎｍであることを特徴とする付記１又は２に記載の抵抗素子。

（付記４）
前記酸化白金膜の厚さは、１０ｎｍ以上であることを特徴とする付記１乃至３のいずれか１項に記載の抵抗素子。

（付記５）
前記下部電極は、Ｔｉ膜であることを特徴とする付記１乃至４のいずれか１項に記載の抵抗素子。

（付記６）
第１の電極上に酸化白金膜を形成する工程と、
前記酸化白金膜上に抵抗変化膜を形成する工程と、
前記抵抗変化膜上に第２の電極を形成する工程と、
を有することを特徴とする抵抗素子の製造方法。

（付記７）
前記抵抗変化膜を形成する工程では、反応性スパッタ法を用いて酸化ニッケル膜を形成することを特徴とする付記６に記載の抵抗素子の製造方法。

（付記８）
前記酸化白金膜は、反応性スパッタ法を用いて形成されることを特徴とする付記６又は７に記載の抵抗素子の製造方法。

抵抗変化膜の薄膜の電流−電圧特性を示すグラフである。 実施形態に係る抵抗変化メモリの構造を示す断面図である。 実施形態に係る抵抗変化メモリの構造を示すレイアウト図である。 実施形態に係る抵抗変化メモリの構成を示す回路図である。 図３中の破線で囲まれた領域を拡大して示す回路図である。 実施形態に係る抵抗変化メモリを製造する方法を示す断面図である。 図５Ａに引き続き、抵抗変化メモリを製造する方法を示す断面図である。 図５Ｂに引き続き、抵抗変化メモリを製造する方法を示す断面図である。 図５Ｃに引き続き、抵抗変化メモリを製造する方法を示す断面図である。 図５Ｄに引き続き、抵抗変化メモリを製造する方法を示す断面図である。 図５Ｅに引き続き、抵抗変化メモリを製造する方法を示す断面図である。 図５Ｆに引き続き、抵抗変化メモリを製造する方法を示す断面図である。 第１の実験の結果を示すグラフである。 第２の実験の実施例の結果を示すグラフである。 第２の実験の比較例の結果を示すグラフである。

符号の説明

９：下部電極
１０：酸化白金膜
１１：酸化ニッケル膜
１２：上部電極
ＶＲ：抵抗素子
ＢＬ：ビット線
ＳＬ：信号線
ＷＬ：ワード線

Claims (5)

1. 第１の電極と、
   前記第１の電極上に形成された酸化白金膜と、
   前記酸化白金膜上に形成された抵抗変化膜と、
   前記抵抗変化膜上に形成された第２の電極と、
   を有することを特徴とする抵抗素子。
2. 前記抵抗変化膜は、酸化ニッケル膜であることを特徴とする請求項１に記載の抵抗素子。
3. 前記抵抗変化膜の厚さは、１０ｎｍ乃至２０ｎｍであることを特徴とする請求項１又は２に記載の抵抗素子。
4. 第１の電極上に酸化白金膜を形成する工程と、
   前記酸化白金膜上に抵抗変化膜を形成する工程と、
   前記抵抗変化膜上に第２の電極を形成する工程と、
   を有することを特徴とする抵抗素子の製造方法。
5. 前記抵抗変化膜を形成する工程では、反応性スパッタ法を用いて酸化ニッケル膜を形成することを特徴とする請求項４に記載の抵抗素子の製造方法。

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