JP2010010434A - 半導体装置および半導体モジュール - Google Patents
半導体装置および半導体モジュール Download PDFInfo
- Publication number
- JP2010010434A JP2010010434A JP2008168535A JP2008168535A JP2010010434A JP 2010010434 A JP2010010434 A JP 2010010434A JP 2008168535 A JP2008168535 A JP 2008168535A JP 2008168535 A JP2008168535 A JP 2008168535A JP 2010010434 A JP2010010434 A JP 2010010434A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- circuit board
- terminal
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10254—Diamond [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1027—IV
- H01L2924/10272—Silicon Carbide [SiC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/1033—Gallium nitride [GaN]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Inverter Devices (AREA)
Abstract
【課題】効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールおよび当該半導体モジュールを構成する半導体装置を提供する。
【解決手段】第1の半導体装置10および第2の半導体装置20は、導電体からなる回路板2と、回路板2の主面2Aに形成された第1の搭載領域21上に配置されたFET3と、回路板2の主面2Aに形成され、第1の搭載領域21とは離れた第2の搭載領域22上に配置されたSBD4とを備えている。そして、回路板2の第1の搭載領域21と第2の搭載領域22との間には、回路板2の厚みが小さくなった領域である溝部5が形成されている。
【選択図】図2
【解決手段】第1の半導体装置10および第2の半導体装置20は、導電体からなる回路板2と、回路板2の主面2Aに形成された第1の搭載領域21上に配置されたFET3と、回路板2の主面2Aに形成され、第1の搭載領域21とは離れた第2の搭載領域22上に配置されたSBD4とを備えている。そして、回路板2の第1の搭載領域21と第2の搭載領域22との間には、回路板2の厚みが小さくなった領域である溝部5が形成されている。
【選択図】図2
Description
本発明は半導体装置および半導体モジュールに関し、より特定的には、電界効果トランジスタとショットキーバリアダイオードとを備えた半導体装置および半導体モジュールに関するものである。
半導体モジュールにおいては、複数の半導体素子が回路内の所定の位置に搭載され、それらが電気的に接続されることにより、特定の機能を発揮する。たとえば、パワー半導体モジュールであるインバータは、スイッチング素子としての電界効果トランジスタ(Field Effect Transistor;FET)や絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor;IGBT)と整流素子としてのダイオードとが組み合わされて構成される。そして、スイッチング素子のスイッチング機能により、入力された直流電流の向きを周期的に変化させ、直流電流を交流電流に変換する機能を果たすことができる(たとえば特許文献1および2参照)。
特開2007−142073号公報
特開2006−100640号公報
以下、従来のインバータについて説明する。図12は、従来の3相インバータの一例を示す概略平面図である。図12を参照して、従来の3相インバータ100は、放熱板109と、放熱板109上に配置された絶縁体からなる絶縁基板106と、絶縁基板106上に配置された回路板102と、回路板102上に隣接して搭載されたダイオード104およびFET103とを備えている。また、3相インバータ100は、絶縁基板106上に配置され、プラス側端子に対応するP端子161およびマイナス側端子に対応するN端子162と、U、V、およびWの3相にそれぞれに対応するU端子151、V端子152およびW端子153とを備えている。そして、半導体素子であるダイオード104およびFET103、端子であるP端子161、N端子162、U端子151、V端子152およびW端子153は、所望の回路を構成するように、配線107により電気的に接続されている。
この3相インバータ100は、U端子151、V端子152およびW端子153のそれぞれに対応するFET103のスイッチングを繰り返すことにより、入力された直流電流を交流電流に変換するとともに、U端子151、V端子152およびW端子153のそれぞれに対応するFET103のスイッチングのタイミングを所定の時間ずらすことにより、3つの異なった位相を含む3相の交流電流を出力することができる。
ここで、上記半導体素子であるダイオードとしては、たとえば損失の小さいショットキーバリアダイオード(Schottky Barrier Diode;SBD)を採用することができる。
一方、近年、パワー半導体モジュールなどの半導体モジュールは、性能の向上だけでなく、小型化も求められる傾向にある。そのため、上述の3相インバータ100においては、同一の回路板102上に搭載されるFET103とダイオード104とをできる限り近接して配置することが望ましい。しかしながら、3相インバータ100を動作させた場合、FET103が発熱し、この熱が回路板102を介してダイオード104に伝達される。ここで、ダイオード104としてSBDが採用された場合、SBDは多数キャリアデバイスであり、オン抵抗の温度係数が正の値を有するため、伝達された熱によりオン抵抗が上昇する。その結果、3相インバータ100の効率が低下するという問題が生じる。
これに対し、FET103を搭載する回路板102とダイオード104を搭載する回路板102とを分離することにより、FET103において発生した熱がダイオード104に伝達されることを回避するという対策が有効であるとも考えられる。しかし、この場合、分離された回路板102を別途電気的に接続する必要があるため、配線用のパッドを絶縁基板上に形成する必要が生じる。ここで、パワー半導体モジュールである3相インバータ100は大電流を取り扱う場合が多いため、配線用のパッドと回路板102とを接続する導線(たとえばアルミニウム製ワイヤー)が多数本必要であり、配線用のパッドの面積もこれに応じて大きくする必要がある。その結果、3相インバータ100の小型化が妨げられることとなる。このように、従来の半導体モジュールでは、効率の低下を抑制しつつ小型化を達成することが難しいという問題があった。
そこで、本発明の目的は、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールおよび当該半導体モジュールを構成する半導体装置を提供することである。
本発明に従った半導体装置は、導電体からなる回路板と、回路板の主面に形成された第1の搭載領域上に配置された電界効果トランジスタ(FET)と、回路板の主面に形成され、上記第1の搭載領域とは離れた第2の搭載領域上に配置されたショットキーバリアダイオード(SBD)とを備えている。そして、回路板の第1の搭載領域と第2の搭載領域との間には、回路板の厚みが小さくなった領域である溝部が形成されている。
本発明の半導体装置においては、FETが搭載される第1の搭載領域とSBDが搭載される第2の搭載領域との間に溝部が形成されている。これにより、FETからSBDへの熱の伝達が抑制される。その結果、FETとSBDとを同一の回路板上において近接して配置しても、温度上昇によるSBDのオン抵抗の上昇を抑制することができる。したがって、本発明の半導体装置を用いて半導体モジュールを構成することにより、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールを提供することができる。
上記半導体装置においては、溝部には、回路板を構成する導電体よりも熱伝導率の小さい材料からなる断熱部材が配置されていてもよい。
これにより、FETが搭載される第1の搭載領域とSBDが搭載される第2の搭載領域との間の熱の伝達を確実に抑制し、温度上昇によるSBDのオン抵抗の上昇を有効に抑制することができる。
ここで、上記断熱部材は空気よりも熱伝導率の小さい材料からなることが、より好ましい。上記溝部が空洞状態の場合、すなわち上記溝部の内部に空気が存在している場合、当該空気により、第1の搭載領域から第2の搭載領域への熱の伝達が抑制される。したがって、上記断熱部材が空気よりも熱伝導率の小さい材料からなることにより、上記溝部が空洞状態の場合よりもさらに、温度上昇によるSBDのオン抵抗の上昇を抑制することができる。また、上記断熱部材は、上記溝部に配置されていればよく、その配置の態様は特に制限されないが、溝部の少なくとも一部を充填するように断熱部材が配置されることが好ましい。これにより、第1の搭載領域から第2の搭載領域への熱の伝達を一層有効に抑制することができる。第1の搭載領域から第2の搭載領域への熱の伝達をより確実に抑制するためには、上記溝部は上記断熱部材によりその全体が充填されていることが好ましい。
上記半導体装置において好ましくは、電界効果トランジスタは炭化珪素(SiC)からなる半導体層を含み、ショットキーバリアダイオードは窒化ガリウム(GaN)からなる半導体層を含んでいる。
従来の珪素(Si)からなる半導体層を含む半導体素子に比べて、Siよりもバンドギャップが大きい半導体であるワイドバンドギャップ半導体からなる半導体層を含む半導体素子は、低損失化を達成することができる。そのため、上記FET、SBDなどの半導体素子は、ワイドバンドギャップ半導体からなる半導体層を含むことが好ましい。ここで、代表的なワイドバンドギャップ半導体として、SiC、GaNなどを挙げることができる。このうち、GaNはSiCに比べて、材料の物性上、低損失な半導体素子を構成することができる。しかし、GaNからなる半導体層上には、良質な絶縁膜を形成することが難しいという問題がある。そのため、GaNからなる半導体層を含む酸化膜電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor;MOSFET)などのFETの製造は容易ではない。そのため、FETがSiCからなる半導体層を含み、SBDがGaNからなる半導体層を含むことにより、高効率な半導体モジュールを構成することが可能となる。
本発明に従った半導体モジュールは、絶縁体からなる絶縁基板と、絶縁基板の主面に形成された第1の領域上に配置された第1の半導体装置と、絶縁基板の主面に形成され、第1の領域とは離れた第2の領域上に配置された第2の半導体装置と、第1の領域と第2の領域との間に配置された端子部とを備えている。そして、第1の半導体装置および第2の半導体装置の少なくともいずれか一方は、上記本発明の半導体装置である。さらに、第1の半導体装置および第2の半導体装置の少なくともいずれか一方は、上記端子部と電気的に接続されている。
本発明の半導体モジュールは、上記本発明の半導体装置を備えている。これにより、半導体モジュールの効率の低下を抑制しつつ小型化を達成することができる。さらに、本発明の半導体モジュールは、第1の半導体装置が配置される第1の領域と第2の半導体装置が配置される第2の領域との間に端子部が配置され、当該端子部と上記第1の半導体装置および第2の半導体装置の少なくともいずれか一方とが電気的に接続されている。これにより、上記端子部に接続された半導体装置において発生した熱が、端子部に伝達されて排出されるため、半導体装置に含まれる半導体素子の温度上昇に伴う効率低下が抑制される。以上のように、本発明の半導体モジュールによれば、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールを提供することができる。
以上の説明から明らかなように、本発明の半導体装置および半導体モジュールによれば、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールおよび当該半導体モジュールを構成する半導体装置を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1における半導体モジュールの構成を示す概略平面図である。また、図2は、図1の線分II−IIに沿う概略断面図である。まず、図1および図2を参照して、実施の形態1における半導体モジュールおよび半導体装置について説明する。
図1は、本発明の一実施の形態である実施の形態1における半導体モジュールの構成を示す概略平面図である。また、図2は、図1の線分II−IIに沿う概略断面図である。まず、図1および図2を参照して、実施の形態1における半導体モジュールおよび半導体装置について説明する。
図1および図2を参照して、実施の形態1における半導体モジュールとしての3相インバータ1は、絶縁体からなる絶縁基板6と、絶縁基板6の主面6Aに形成された第1の領域63上に配置された第1の半導体装置10と、絶縁基板6の主面6Aに形成され、第1の領域63とは離れた第2の領域64上に配置された第2の半導体装置20と、主面6Aの第1の領域63および第2の領域64とは離れた領域上に配置されたプラス側端子に対応するP端子61およびマイナス側端子に対応するN端子62と、U、V、およびWの3相にそれぞれに対応するU端子51、V端子52およびW端子53とを備えている。さらに、3相インバータ1は、絶縁基板6において、第1の半導体装置10および第2の半導体装置20が配置される側の主面6Aとは反対側の主面6B上に接触して配置された金属板8と、金属板8の絶縁基板6とは反対側の主面上に接触して配置された放熱板9とを備えている。
第1の半導体装置10および第2の半導体装置20は、それぞれ導電体からなる回路板2と、回路板2の主面2A上に隣接して配置された複数の(3つの)FET3および複数の(3つの)SBD4とを備えている。そして、回路板2のFET3が搭載された領域とSBD4が搭載された領域との間には、回路板2の厚みが小さくなった領域である溝部5が形成されている。この溝部5は、回路板2の主面2Aに沿って、一方の端部から他方の端部に至るように、直線状に形成されている。そして、半導体素子であるSBD4およびFET3、端子であるP端子61、N端子62、U端子51、V端子52およびW端子53は、所望のインバータの回路を構成するように、配線7により電気的に接続されている。
ここで、放熱板9は、熱伝導率の高い素材である金属、たとえば銅(Cu)、銅合金、アルミニウム(Al)などからなり、ヒートシンクとして機能する。金属板8は、絶縁基板6の主面6A上において回路板2が配置される位置に対応する主面6B上に配置される。これにより、金属板8は、絶縁基板6の反りを抑制するとともに、第1の半導体装置10および第2の半導体装置20において発生した熱を放熱板9に伝達する機能を果たす。なお、金属板8は、たとえば銅、銅合金、アルミニウムなどの熱伝導率の高い金属からなっている。
また、絶縁基板6は、窒化アルミニウム(AlN)、酸化アルミニウム(アルミナ;Al2O3)、窒化ケイ素(Si3N4)などの絶縁体からなっており、絶縁性を確保しつつ、第1の半導体装置10および第2の半導体装置20等を保持する機能を有している。回路板2は、たとえば銅、銅合金、アルミニウムなどからなっており、導電性を確保しつつSBD4およびFET3を保持する機能を有している。さらに、FET3は、SiCからなる半導体層を含むSiC−FETである。また、SBDは、GaNからなる半導体層を含むGaN−SBDである。
すなわち、実施の形態1における半導体装置としての第1の半導体装置10および第2の半導体装置20は、導電体からなる回路板2と、回路板2の主面2Aに形成された第1の搭載領域21上に配置されたFET3と、回路板2の主面2Aに形成され、第1の搭載領域21とは離れた第2の搭載領域22上に配置されたSBD4とを備えている。そして、回路板2の第1の搭載領域21と第2の搭載領域22との間には、回路板2の厚みが小さくなった領域である溝部5が形成されている。
また、実施の形態1における半導体モジュールとしての3相インバータ1は、絶縁体からなる絶縁基板6と、絶縁基板6の主面6Aに形成された第1の領域63上に配置された第1の半導体装置10と、絶縁基板6の主面6Aに形成され、第1の領域とは離れた第2の領域64上に配置された第2の半導体装置20と、第1の領域63と第2の領域64との間に配置された端子部としてのU端子51、V端子52およびW端子53とを備えている。そして、第1の半導体装置10および第2の半導体装置20は、U端子51、V端子52およびW端子53と電気的に接続されている。
実施の形態1における3相インバータ1は、U端子51、V端子52およびW端子53のそれぞれに対応するFET3のスイッチングを繰り返すことにより、入力された直流電流を交流電流に変換するとともに、U端子51、V端子52およびW端子53のそれぞれに対応するFET3のスイッチングのタイミングを所定の時間ずらすことにより、3つの異なった位相を含む3相の交流電流を出力することができる。
ここで、実施の形態1における第1の半導体装置10および第2の半導体装置20においては、回路板2のFET3が搭載される第1の搭載領域21とSBD4が搭載される第2の搭載領域22との間に溝部5が形成されている。これにより、FET3からSBD4への熱の伝達が抑制されている。その結果、FET3とSBD4とを同一の回路板2上において近接して配置しても、温度上昇によるSBD4のオン抵抗の上昇を抑制することが可能となっている。また、FET3およびSBD4に、それぞれ低損失な素子であるSiC−FETおよびGaN−SBDを採用することで、高い効率を確保することが可能となっている。
そして、本実施の形態における3相インバータ1は、上記本実施の形態における第1の半導体装置10および第2の半導体装置20を備えているため、効率の低下を抑制しつつ小型化を達成することが可能となっている。さらに、3相インバータ1は、第1の半導体装置10が配置される第1の領域63と第2の半導体装置20が配置される第2の領域64との間にU端子51、V端子52およびW端子53が配置され、これらと第1の半導体装置10および第2の半導体装置20とが電気的に接続されている。そのため、3相インバータ1の動作により発生した熱が、U端子51、V端子52およびW端子53に伝達されて排出されるため、SBD4の温度上昇に伴う効率低下が抑制されている。特に、本実施の形態においては、発熱量の大きいFET3が配線7によりFET3の近傍に配置されたU端子51、V端子52またはW端子53と接続されているため、FET3において発生した熱がSBD4に伝達される前に効率よく外部に排出される。さらに、本実施の形態においては、溝部5により分断されて形成された回路板2の領域のそれぞれが、隣接して配置されたP端子61、N端子62、U端子51、V端子52およびW端子53の少なくともいずれか1つと接続されている。そのため、第1の半導体装置10および第2の半導体装置20において発生した熱が、効率よく外部に排出される。その結果、本実施の形態における3相インバータ1は、効率の低下を抑制しつつ小型化を達成することができる。
なお、本実施の形態においては、回路板2に溝部5が形成されることにより配線抵抗が上昇するとも考えられる。ここで、たとえば回路板2として厚さ1mm、幅5mmの銅板を採用し、当該銅板に幅2mm、深さ0.9mmの溝部5を形成した場合を想定し、銅の電気抵抗率を1.67×106Ωcmとして抵抗値を算出すると、溝部5が形成される幅2mmの銅板の抵抗値は6.7×10−6Ωから6.7×10−5Ωへと変化する。つまり、溝部5を形成することにより、当該領域の回路板2の抵抗値は10倍に上昇する。しかし、この抵抗値に対してFET3およびSBD4の素子抵抗は3桁以上も高い。そのため、溝部5の形成による配線抵抗の上昇は、3相インバータ1の効率にはほとんど影響を与えない。
また、溝部5の形状は、特に限定されるものではないが、FET3が搭載された第1の搭載領域21とSBD4が搭載された第2の搭載領域22との電気的な接続状態に与える影響を抑制する観点から、溝部5の深さと幅とで決定できる抵抗値が、素子抵抗の1%以下となるように溝部5の形状が決定されることが好ましく、0.1%以下となるように決定されることがより好ましい。
次に、実施の形態1における半導体装置および半導体モジュールの製造方法として、上記3相インバータ1の製造方法について説明する。図3は、実施の形態1における半導体装置および半導体モジュールの製造方法の概略を示すフローチャートである。また、図4〜図8は、実施の形態1における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。なお、図4〜図8は、上記図2に対応する断面を示している。
図3を参照して、実施の形態1における半導体装置および半導体モジュールの製造方法においては、まず、工程(S10)として絶縁基板準備工程が実施される。具体的には、図4を参照して、Al2O3、AlNなどのセラミックスからなり、平板状の形状を有する絶縁基板6が準備される。
次に、工程(S20)として、金属板接合工程が実施される。具体的には、工程(S10)において準備された絶縁基板6の主面6AにCu、Cu合金などの導電性の高い金属からなり、平板状の形状を有する回路板2が配置され、接合される。また、工程(S20)においては、回路板2が接合された絶縁基板6の主面6Aとは反対側の主面6Bに、回路板2と同様の材料および形状を有する金属板8が、回路板2が接合された位置に対応するように配置され、接合される。これにより、絶縁基板6の反りが抑制されるとともに、放熱板9(図2参照)への熱の伝達を確保することができる。
次に、工程(S30)として、溝部形成工程が実施される。具体的には、図5を参照して、まず回路板2が接合された側の絶縁基板6の主面6Aおよび回路板2の主面2Aに、レジストが塗布されることによりマスク層91が形成される。次に、マスク層91に対して露光および現像が実施されることにより、溝部5を形成すべき回路板2の領域に対応する開口91Aが、マスク層91に形成される。そして、開口91Aが形成されたマスク層91をマスクとし、たとえば塩化第二鉄(FeCl3)などを用いたウェットエッチングにより、回路板2に所望の形状を有する溝部5が形成される。その後、マスク層91が除去されることにより、工程(S30)は完了する。
次に、図3を参照して、工程(S40)として、端子形成工程が実施される。具体的には、図6を参照して、回路板2が接合された側の絶縁基板6の主面6A上に、U端子51などの端子が形成される。ここで、図6においてはU端子51のみが図示されているが、この工程(S40)においては、図1に示すように、P端子61、N端子62、U端子51、V端子52およびW端子53が絶縁基板6の主面6A上に形成される。これらの端子は、たとえば複数の配線7を接続可能な程度の主面の面積を有するCu板を、主面6A上の所望の位置に接合することにより形成することができる。
次に、工程(S50)として半導体素子搭載工程が実施される。具体的には、図7を参照して、回路板2の主面2Aにおいて溝部5が形成された領域以外の領域である第1の搭載領域21上にSiC−FETであるFET3が搭載される。また、溝部5から見て第1の搭載領域21とは反対側の主面2Aの領域である第2の搭載領域22上にGaN−SBDであるSBD4が搭載される。FET3およびSBD4は、たとえば回路板2に対してはんだなどを用いたダイボンディングにより接合することができる。
次に、工程(S60)として配線形成工程が実施される。具体的には、図8を参照して、絶縁基板6の主面6A上に配置された回路板2、U端子51などの端子、FET3およびSBD4が、所望の回路を構成するように配線7により電気的に接続される。配線7は、たとえばアルミニウムなどから構成されるワイヤーとすることができる。以上の工程(S10)〜(S60)により、絶縁基板6上に、溝部5が形成された回路板2、FET3およびSBD4を含む第1の半導体装置10および第2の半導体装置20が完成する。
そして、図3を参照して、工程(S70)として、放熱板接合工程が実施される。具体的には、図8および図2を参照して、金属板8の絶縁基板6の側とは反対側の主面が、別途準備された放熱板9に接合される。放熱板9は、たとえば銅、銅合金、アルミニウムなどからなり、平板状の形状を有している。また、放熱板9は、放熱効率を向上させるため、複数のフィンを有していてもよい。以上の工程により、実施の形態1における半導体モジュールとしての3相インバータ1が完成する。
(実施の形態2)
次に、本発明の一実施の形態である実施の形態2について説明する。図9は、実施の形態2における半導体モジュールの概略断面図である。なお、図9は、実施の形態1における図2に対応する断面図である。
次に、本発明の一実施の形態である実施の形態2について説明する。図9は、実施の形態2における半導体モジュールの概略断面図である。なお、図9は、実施の形態1における図2に対応する断面図である。
図9および図2を参照して、実施の形態2における第1の半導体装置10、第2の半導体装置20および3相インバータ1は、基本的には実施の形態1の場合と同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態2における第1の半導体装置10、第2の半導体装置20および3相インバータ1は、溝部5の内部の構成において実施の形態1とは異なっている。
すなわち、実施の形態2における3相インバータ1に含まれる第1の半導体装置10および第2の半導体装置20においては、溝部5が回路板2を構成する導電体(たとえばCu)よりも熱伝導率の小さい材料からなる断熱部材31により充填されている。これにより、FET3が搭載される第1の搭載領域21とSBD4が搭載される第2の搭載領域22との間の熱の伝達が確実に抑制され、温度上昇によるSBD4のオン抵抗の上昇が有効に抑制されている。ここで、断熱部材31を構成する材料としては、たとえば酸化ジルコニウム(ZrO2)など、熱伝導率の小さい材料を採用することができる。
次に、実施の形態2における第1の半導体装置10、第2の半導体装置20および3相インバータ1の製造方法について説明する。図10は、実施の形態2における半導体装置および半導体モジュールの製造方法の概略を示すフローチャートである。また、図11は、実施の形態2における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。なお、図11は、実施の形態1における図2に対応する断面を示している。
図10および図3を参照して、実施の形態2においては、工程(S90)として断熱部材埋め込み工程が実施される点において、実施の形態1とは異なっている。つまり、実施の形態2における半導体装置および半導体モジュールの製造方法においては、まず、実施の形態1の場合と同様に工程(S10)〜(S20)が実施される。そして、工程(S30)も基本的には実施の形態1の場合と同様に実施されるが、実施の形態2においては、図10および図11を参照して、ウェットエッチング終了後にマスク層91を除去することなく、その後工程(S90)が実施される。
この工程(S90)においては、まず、工程(S30)においてマスクとして使用されたマスク層91を除去することなく、スパッタリングなどの物理蒸着法、あるいは化学蒸着法(Chemical Vapor Deposition;CVD)により、ZrO2などの熱伝導率の小さい材料からなる断熱層92が形成される。これにより、溝部5が断熱層92により完全に充填される。次に、レジストからなるマスク層91が、当該マスク層91上の断熱層92とともに除去される(リフトオフ)。これにより、図9に示すように、溝部5を充填する断熱部材31が形成される。その後、図10を参照して、工程(S40)〜(S70)が実施の形態1の場合と同様に実施されることにより、実施の形態2における第1の半導体装置10、第2の半導体装置20および3相インバータ1が完成する。
なお、上記実施の形態においては、回路板2と端子(P端子61、N端子62、U端子51、V端子52、W端子53)とがワイヤー状の配線7により接続されている状態を図示して説明したが、本発明の半導体装置および半導体モジュールはこれに限られない。たとえば、回路板2と端子とは、熱伝導率の高い導体、たとえばCuなどからなる金属板などにより接続されてもよい。これにより、第1の半導体装置10および第2の半導体装置20において発生した熱を、一層効率よく外部に排出することができる。
また、上記実施の形態においては、半導体モジュールの一例として3相インバータについて説明したが、本発明の半導体モジュールはこれに限られず、コンバータ、インテリジェントパワーモジュールなどであってもよい。さらに、上記実施の形態においては、本発明のFETおよびSBDの半導体層を形成する材料としてSiCおよびGaNが採用される場合について説明したが、本発明の半導体装置および半導体モジュールはこれに限られず、Siの他、ガリウムヒ素(GaAs)やダイヤモンドなどSiCおよびGaN以外のワイドバンドギャップ半導体が採用されてもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置および半導体モジュールは、電界効果トランジスタとショットキーバリアダイオードとを備えた半導体装置および半導体モジュールに、特に有利に適用され得る。
1 3相インバータ、2 回路板、2A 主面、3 FET、4 SBD、5 溝部、6 絶縁基板、6A,6B 主面、7 配線、8 金属板、9 放熱板、10 第1の半導体装置、20 第2の半導体装置、21 第1の搭載領域、22 第2の搭載領域、31 断熱部材、51 U端子、52 V端子、53 W端子、61 P端子、62 N端子、63 第1の領域、64 第2の領域、91 マスク層、91A 開口、92 断熱層。
Claims (4)
- 導電体からなる回路板と、
前記回路板の主面に形成された第1の搭載領域上に配置された電界効果トランジスタと、
前記回路板の主面に形成され、前記第1の搭載領域とは離れた第2の搭載領域上に配置されたショットキーバリアダイオードとを備え、
前記回路板の前記第1の搭載領域と前記第2の搭載領域との間には、前記回路板の厚みが小さくなった領域である溝部が形成されている、半導体装置。 - 前記溝部には、前記回路板を構成する導電体よりも熱伝導率の小さい材料からなる断熱部材が配置されている、請求項1に記載の半導体装置。
- 前記電界効果トランジスタは炭化珪素からなる半導体層を含み、
前記ショットキーバリアダイオードは窒化ガリウムからなる半導体層を含んでいる、請求項1または2に記載の半導体装置。 - 絶縁体からなる絶縁基板と、
前記絶縁基板の主面に形成された第1の領域上に配置された第1の半導体装置と、
前記絶縁基板の主面に形成され、前記第1の領域とは離れた第2の領域上に配置された第2の半導体装置と、
前記第1の領域と前記第2の領域との間に配置された端子部とを備え、
前記第1の半導体装置および前記第2の半導体装置の少なくともいずれか一方は、請求項1〜3のいずれか1項に記載の半導体装置であり、
前記第1の半導体装置および前記第2の半導体装置の少なくともいずれか一方は、前記端子部と電気的に接続されている、半導体モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008168535A JP2010010434A (ja) | 2008-06-27 | 2008-06-27 | 半導体装置および半導体モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008168535A JP2010010434A (ja) | 2008-06-27 | 2008-06-27 | 半導体装置および半導体モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010010434A true JP2010010434A (ja) | 2010-01-14 |
Family
ID=41590563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008168535A Withdrawn JP2010010434A (ja) | 2008-06-27 | 2008-06-27 | 半導体装置および半導体モジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010010434A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012191010A (ja) * | 2011-03-10 | 2012-10-04 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JP2013055198A (ja) * | 2011-09-02 | 2013-03-21 | Mitsubishi Electric Corp | 電力変換装置 |
EP2889902A4 (en) * | 2012-08-27 | 2016-05-04 | Mitsubishi Electric Corp | POWER SEMICONDUCTOR DEVICE |
JP2017005098A (ja) * | 2015-06-10 | 2017-01-05 | 富士電機株式会社 | 半導体装置 |
-
2008
- 2008-06-27 JP JP2008168535A patent/JP2010010434A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012191010A (ja) * | 2011-03-10 | 2012-10-04 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JP2013055198A (ja) * | 2011-09-02 | 2013-03-21 | Mitsubishi Electric Corp | 電力変換装置 |
EP2889902A4 (en) * | 2012-08-27 | 2016-05-04 | Mitsubishi Electric Corp | POWER SEMICONDUCTOR DEVICE |
US9433075B2 (en) | 2012-08-27 | 2016-08-30 | Mitsubishi Electric Corporation | Electric power semiconductor device |
JP2017005098A (ja) * | 2015-06-10 | 2017-01-05 | 富士電機株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5319084B2 (ja) | 半導体装置 | |
US8324726B2 (en) | Semiconductor device, electrode member and electrode member fabrication method | |
EP3107120B1 (en) | Power semiconductor module | |
JP7213469B2 (ja) | 半導体装置及びその製造方法 | |
EP3104412B1 (en) | Power semiconductor module | |
JP7160797B2 (ja) | 電子部品および半導体装置 | |
US9973104B2 (en) | Power module | |
CN102439713B (zh) | 具有电隔离背表面的凸点自隔离的GaN晶体管芯片 | |
CN108735689B (zh) | 具有空间限制的导热安装体的芯片模块 | |
JP2007234690A (ja) | パワー半導体モジュール | |
CN106663677A (zh) | 电力变换装置 | |
JP6154104B2 (ja) | 少なくとも一つの電子部品を、第1および第2端子の間のループインダクタンスを低減する手段を含む電力供給装置に電気的に相互接続するための装置 | |
US11398448B2 (en) | Semiconductor module | |
KR102418458B1 (ko) | 전력반도체 모듈 | |
JP2012175070A (ja) | 半導体パッケージ | |
JP6192561B2 (ja) | 電力用半導体装置 | |
JP2010010434A (ja) | 半導体装置および半導体モジュール | |
JP2004221381A (ja) | 半導体装置 | |
JP2011036017A (ja) | 電力変換装置 | |
US11527456B2 (en) | Power module with organic layers | |
CN111584422A (zh) | 半导体装置及其制造方法 | |
EP3686923A1 (en) | Semiconductor die with improved thermal insulation between a power portion and a peripheral portion, method of manufacturing, and package housing the die | |
WO2018029801A1 (ja) | 半導体装置 | |
JP7294403B2 (ja) | 半導体装置 | |
JP2019067950A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110906 |