JP2009537099A - ソフトウェア制御されたａｃ応答を有する単一多重化増幅器チャネルを使用して複数の信号を増幅する方法及び装置 - Google Patents

Abstract

複数の信号を増幅する装置は、複数のセンサであって、複数のリード信号が複数のセンサから導き出される複数のセンサと、複数のリード信号をフィルタリングし、バッファリングする複数の低域通過フィルタ及びバッファ増幅器と、複数の低域通過フィルタ及びバッファ増幅器からの出力が１つ又は複数の多重化器のうちの１つに入力される１つ又は複数の多重化器と、１つ又は複数の多重化器の出力が単一の増幅器チャネルに入力される単一の増幅器チャネルと、１つ又は複数の多重化器を制御するマイクロコントローラとを含み、単一の増幅器チャネルの入力に接続される対象のリード信号それぞれのうちの１つを一度に１つ、順々に選択するソフトウェアを格納し、単一の増幅器チャネルはリード信号の全てを増幅する。単一の増幅器チャネルはソフトウェア・プログラム可能なＡＣ応答を有する。

Description

本発明の実施例は、増幅器の交流ＡＣ応答をソフトウェアによって制御しながら、単一のアナログ増幅器チャネルを多重化して複数の信号を増幅する方法及び装置に関する。

心電図（ＥＣＧ）、脳波記録（ＥＥＧ）、筋電図検査（ＥＭＧ）等などのいくつかの生物医学装置は、患者に取り付けられたいくつかの電極から検知された、いくつかの生体信号の増幅を必要とする。通常、前述の機器は、反復させた同じアナログ増幅器回路段を使用して、電極によって検知された信号それぞれを増幅する。これにより、ハードウェア、電力消費、フォーム・ファクタ及び費用が増加する。例えば、通常の１２リードＥＣＧシステムは、患者に取り付けられた１０個の電極の組み合わせからの信号を増幅するために、同じ８個のアナログ増幅器チャネルを必要とする。残りの４つのＥＣＧ信号は、８つの増幅信号から数学的に計算される。各ＥＣＧ増幅器チャネルはいくつかのアナログ部品によって実現される。

通常、前述の増幅器は、直流ＤＣ近傍から数百ヘルツまでの帯域通過周波数応答を必要とする。例えば、診断ＥＣＧ増幅器は、０．０５Ｈｚ乃至１５０Ｈｚの周波数応答を必要とする。０．０５Ｈｚの高域通過周波数応答を得るためには、時定数の大きな（セットリング・タイムが長い（数秒の））ＡＣ結合増幅器段を使用することが必要である。前述の増幅器チャネルのＡＣ結合（高域通過フィルタ（ＨＰＦ））段のセットリング・タイムは非常に大きいため、単一のアナログ増幅器チャネルを多重化して複数の信号を増幅することは可能でない。

従来のＥＣＧでは、８つのＥＣＧチャネルそれぞれが、個々の差動増幅器、高域通過フィルタ、利得増幅器、及びアンチエイリアシング・フィルタによって実現される。Ｎが同じ増幅器チャネルの数に等しく（１２リードＥＣＧの場合、Ｎ＝８）、Ｃがチャネル毎の電子部品の数に等しく、ＦがＲＬ駆動回路及び入力バッファに必要な部品に等しい場合、通常の１２リ―ド増幅器システムを実現するために必要な電子部品の合計数は、（Ｎ×Ｃ）＋Ｆに等しい。同じ増幅器チャネルにおける部品の合計数は併せると、ＲＬ駆動及び入力バッファにおける部品よりもずっと大きい。よって、Ｎ×Ｃ＞＞Ｆになる。部品数の増加により、印刷回路基板の複雑度、費用、フォーム・ファクタが増加し、電力消費が大きくなる。

更に、通常のＥＣＧでは、アナログ部品の経年変化や、温度のばらつきなどの環境要因により、測定された信号におけるドリフトやアーチファクトが生じ得る。各ＥＣＧチャネルは物理的に別個であるので、各ＥＣＧチャネルは、環境及び部品のばらつきによる異なるドリフトを受ける。

以下の詳細な説明では、単一の１２リードＥＣＧ多重化増幅器チャネルのアプリケーションを提示して、本発明の実施例の作用及び効果を示す（限定的な意味合いで解されるべきでない）。本願明細書及び特許請求の範囲記載の信号増幅手法を使用して、静的ＤＣオフセット及び時間変動ＤＣオフセットに乗った低電圧低周波信号の増幅を必要とする種々のアプリケーション（パルス・オキシメトリー、非侵襲性血圧測定、筋電図検査（ＥＭＧ）、脳波記録（ＥＥＧ）等など）において種々のアナログ信号を増幅することが可能である。この信号増幅手法は、種々のセンサからの信号を増幅する必要がある他の産業アプリケーション及び制御アプリケーションに拡張することも可能である。

１２リードＥＣＧシステムは、患者に取り付けられた１０個の電極の組み合わせによって検知される少なくとも８つの別々のＥＣＧリード信号を増幅することを必要とする。ＥＣＧ信号は、約１ｍＶ程度であり、０と２５０ｍＶとの間の範囲に収まるＤＣオフセットに乗っている信号である。ＤＣオフセットは、別々の電極の組み合わせについて異なる。更に、前述のＤＣオフセット電圧もドリフトを受ける。これにより、ＥＣＧ信号のベースラインのドリフトが生じ得る。

１ｍＶのＥＣＧを例えば１Ｖに増幅するためには、利得増幅器が飽和状態に入らないようにＥＣＧ信号から、ずっと高いＤＣ電位（関心の対象でない）を除去する必要がある。

診断品質ＥＣＧに必要な増幅器周波数応答は０．０５Ｈｚ乃至１５０Ｈｚであり、監視品質ＥＣＧに必要な周波数応答は０．５Ｈｚ乃至４０Ｈｚである。

０．０５Ｈｚ又は０．５Ｈｚの高域通過周波数応答を得るためには、時定数が大きく、セットリング・タイムが長い（数秒の）ＡＣ結合増幅器段を使用することが必要である。前述の増幅器チャネルのＡＣ結合（高域通過フィルタ（ＨＰＦ））段のセットリング・タイムは非常に大きいため、単一のアナログ増幅器チャネルを多重化して複数の信号を増幅することは可能でない。

本願明細書及び特許請求の範囲記載の本発明の実施例は、ソフトウェア制御ＡＣ応答を有する単一の多重化増幅器チャネルを使用して複数の信号を増幅し、セットリング・タイムが長いＡＣ結合増幅器の多重化に関する問題に対処することができる。本発明の実施例は、ハードウェア部品の数、電力消費、フォーム・ファクタ、費用を削減し、ソフトウェア・プログラム可能なＡＣ応答、拡充された機能、及び改善された安定性のような更なる便益ももたらすことができる。

本発明の実施例によれば、複数のリード信号を増幅する装置は、多重化器であって、リード信号は多重化器に入力される多重化器と、単一の増幅器チャネルであって、多重化器の出力は単一の増幅器チャネルに入力される単一の増幅器チャネルと、多重化器を制御するマイクロコントローラとを更に含み、マイクロコントローラは、単一の増幅器チャネルの入力に接続される対象のリード信号それぞれのうちの１つを、一度に１つ、順々に選択するソフトウェアを格納し、単一の増幅器チャネルはリード信号全てを増幅する。

この実施例によれば、単一のアナログ増幅器チャネルは、差動増幅器、プログラム可能な利得増幅器、及びアンチエイリアシング・フィルタを含み得る。アナログ・ディジタル変換器及びディジタル・アナログ変換器は、マイクロコントローラの外にあってもマイクロコントローラ内に含まれていてもよい。選択されたリード信号を差動増幅器の入力に接続することができ、差動増幅器の出力は、ＤＣオフセットを除去し、更に増幅するために、プログラム可能な利得増幅器の入力に供給することができる。プログラム可能な利得増幅器の出力はアンチエイリアシング・フィルタによってフィルタリングすることができ、アンチエイリアシング・フィルタの出力はマイクロコントローラのアナログ・ディジタル変換器によってディジタル化することができる。マイクロコントローラは次いで、アナログ多重化器を使用することにより、増幅される対象の、次のリード信号を選択することができる。

本発明の実施例によれば、マイクロコントローラは、ディジタル化されたリードそれぞれの電圧信号からＤＣオフセットを計算し、ディジタル・アナログ変換器により、ＤＣオフセットをアナログ表現に変換し、次の増幅サイクルにおいて、同じリード信号からＤＣオフセットを減算することにより、ＤＣオフセットを除去するための高域通過フィルタをシミュレートするソフトウェアを格納することができる。ソフトウェアは、リード信号毎に低域通過フィルタ段をモデリングする。実施例によれば、各低域通過フィルタは、ディジタル化されたリード信号それぞれに存在している時間変動ＤＣオフセットを計算し、追跡する。特定のリードの低域通過ディジタル・フィルタの出力が飽和した場合、高速ベースライン復元アルゴリズムは、低域通過ディジタル・フィルタ及びプログラム可能な利得増幅器を飽和状態から出す。低域通過ディジタル・フィルタそれぞれの周波数応答は、ソフトウェアにおけるフィルタの係数を変更することにより、所望の値に変えることが可能である。ここで、ＡＣ周波数応答はソフトウェアにおいてプログラム可能である。

更なる実施例によれば、プログラム可能な利得増幅器の最大利得は、ＤＣオフセットを除去する一方で信号歪みを阻止するために、ディジタル・アナログ変換器の分解能の、アナログ・ディジタル変換器の分解能に対する比で制限される。更に別の実施例によれば、単一チャネル増幅器のＡＣ応答は、ソフトウェアによって制御され、変更される。

本発明の更なる実施例によれば、複数の信号を増幅する方法が提供される。方法は、電極の組み合わせにわたる差動電圧測定を行うことにより、複数のリード信号を導き出す工程と、単一増幅器チャネルの入力に接続する対象のリード信号それぞれを一度に１つ、順々に選択する工程と、全リード信号間で巡回系列で単一増幅器チャネルをタイムスライスする工程と、サンプリングされたリード信号毎にＤＣドリフトを計算する工程と、それぞれのリード信号の次のサンプルにおけるそれぞれのサンプリングされたリード信号それぞれからＤＣドリフトを減算する工程とを含む。この実施例によれば、単一の増幅器チャネルは、リード信号全てを増幅する。

図１は、本発明の実施例によって企図された１２リードＥＣＧ増幅器システムを示す。

１０個のＥＣＧ電極が、１２リードＥＣＧを測定するために患者の体に接続される。
患者の体の上で接続されている位置に応じて、電極は、ＲＡ（右上腕）、ＬＡ（左上腕）、ＬＬ（左脚）、ＲＬ（右脚）、並びにＶ１乃至Ｖ６（胸部上の種々の位置に接続された電極）として表している。前述の電極は、１０個の電線を使用して増幅器回路に接続される。

ＥＣＧ「リード」は、上記電極の組み合わせにわたる差動電圧測定によって導き出される。例えば、差動増幅器１５０において測定される、ＢＬＬ（左脚電極からバッファリングされた信号）及びＢＲＡ（右上腕電極からバッファリングされた信号）にわたる差動電圧を使用してＥＣＧリード２（Ｌ２）信号を導き出す。同様に、他のＥＣＧリード信号を差動測定によって導き出す。同様に、他のＥＣＧリード信号は、差動測定によって導き出される。

通常の１２リードＥＣＧシステムは８つのＥＣＧリードのアナログ増幅を必要とし、残りの４つのＥＣＧリードは８つの増幅ＥＣＧリード信号から数学的に計算される。図１を参照すれば、アナログ増幅を必要とする通常の８つのＥＣＧリードの組み合わせは以下の通りである。

ＥＣＧリード２＝Ｌ２＝ＢＬＬ−ＢＲＡ
ＥＣＧリード３＝Ｌ３＝ＢＬＬ−ＢＬＡ
ＥＣＧリードＶ１＝Ｖ１＝ＢＶ１−Ｃ。ここで、Ｃ＝（ＢＲＡ＋ＢＬＡ＋ＢＬＬ）／３であり、ＢＶ１乃至ＢＶ６は、胸部電極からバッファリングされた信号である。

ＥＣＧリードＶ２＝Ｖ２＝ＢＶ２−Ｃ
ＥＣＧリードＶ３＝Ｖ３＝ＢＶ３−Ｃ
ＥＣＧリードＶ４＝Ｖ４＝ＢＶ４−Ｃ
ＥＣＧリードＶ５＝Ｖ５＝ＢＶ５−Ｃ
ＥＣＧリードＶ６＝Ｖ６＝ＢＶ６−Ｃ
ＲＡ電極、ＲＬ電極及びＬＬ電極からの信号の平均を、ＲＬ駆動回路１３０における反転加算増幅器（図示せず）によって求め、右脚電極基準電位に帰還させて通常モードの雑音を削減する。

ＥＣＧ信号をアナログ低域通過フィルタ及びバッファ増幅器１２０ａ乃至１２０ｉによってフィルタリングし、バッファリングして、高周波が増幅器段に入ることを阻止する。低域通過フィルタ及びバッファ増幅器１２０ａ乃至１２０ｉの出力を２つの８：１アナログ多重化器１４０ａ及び１４０ｂの入力に接続して、必要なＥＣＧリードの選択を可能にする。前述のアナログ多重化器１４０ａ及び１４０ｂの制御ピンは、マイクロコントローラ２２０のディジタル入出力ピン（ＤＩＯ）２１０によって制御される。

マイクロコントローラ・ソフトウェアは、差動増幅器１５０、プログラム可能な利得増幅器（ＰＧＡ）１６０及びアンチエイリアシング・フィルタ１７０によって構成される単一のアナログ増幅器チャネルの正の入力及び負の入力に接続される対象の８つのＥＣＧリードの組み合わせのうちの１つに、一度に１つ、順々に選択する。

前述の通り、ＥＣＧリードは、差動増幅器段を使用して２つ以上の電極の組み合わせにわたって差動電圧を増幅することによって導き出される。本発明の実施例によれば、単一のアナログ増幅器ハードウェア・チャネルを使用して、必要な８つのＥＣＧリード信号全てを増幅する。８つのＥＣＧリード信号全てを増幅するために、マイクロコントローラは、診断品質ＥＣＧの場合、通常、リード毎に毎秒５００回の速度で、巡回系列で８つのＥＣＧリード全ての間で増幅器チャネルを切り換える（すなわち、タイムスライスする）。

各増幅サイクルでは、アナログ増幅器１４０ａ及び１４０ｂを、そのディジタル入出力ピン（ＤＩＯ）２１０を使用して制御することにより、増幅する対象のＥＣＧリードを選択する。選択されたＥＣＧリードの組み合わせは差動増幅器１５０の入力に接続される。差動増幅器１５０の出力は、ＤＣオフセット除去及び更なる増幅のために、プログラム可能な利得増幅器（ＰＧＡ）１６０の入力に供給される。プログラム可能な利得増幅器１６０の出力は、アンチエイリアシング・フィルタ１７０によってフィルタリングされ、次いで、アナログ・ディジタル変換器（Ａ／Ｄ）１８０によってディジタル化される。次いで、マイクロコントローラは、アナログ多重化器１４０ａ及び１４０ｂを使用して増幅される対象の、次のＥＣＧリード信号を選択し、同様に、そのリード信号を増幅し、ディジタル化する。各増幅サイクルでは、８つのＥＣＧリードの組み合わせは全て、巡回系列（一度に１ＥＣＧリード）でマイクロコントローラ２２０によって選択され、差動増幅器１５０の入力に接続され、ＤＣ除去後に増幅され、次いで、ディジタル化される。ディジタル・アナログ変換器（Ｄ／Ａ）２００及びアナログ・ディジタル変換器１８０は、マイクロコントローラの中にあっても外にあってもよい。

増幅サイクルは、例えば、診断品質ＥＣＧの場合、毎秒５００サイクルの速度で連続して反復する。その結果、単一の増幅器チャネルは、毎秒（８つのＥＣＧリード信号×５００サイクル＝）４０００回の速度で切り換えられる。

演算増幅器及び関連した構成部分値は、アナログ増幅器チャネルの通常のセットリング・タイムが２００マイクロ秒よりずっと小さくなるように選ばれる。これは、前述のスイッチング速度の場合、十分である。

非常に低い周波数応答（０．０５Ｈｚ）を達成するためには、数秒の時定数及びセットリング・タイムを有するＡＣ結合段（ＤＣ除去のための高域通過フィルタ）が、通常のＥＣＧアナログ増幅器チャネルにおいて必要である。

（単一の増幅器チャネルの高速多重化を無効にする、）ハードウェアにおける長いセットリング・タイムを避けるために、ハードウェアＤＣ除去段（高域通過フィルタ）が、マイクロコントローラのプログラム・メモリ内のソフトウェア実現形態による、本発明の実施例によってシミュレートされる。
本発明の実施例によれば、多重化された増幅器チャネルにおけるアナログＡＣ結合ハードウェア段（高域通過フィルタ段としても知られている）は、マイクロコントローラの２２０のソフトウェア、ディジタル・アナログ変換器（Ｄ／Ａ）２００及びプログラム可能な利得増幅器（ＰＧＡ）１６０において低域通過ディジタル・フィルタ（ＬＤＰＦ）１９０ａの段（増幅する対象のＥＣＧリード毎に１ＬＰＤＦ）を使用してディジタル形式でシミュレートされる。

連続したＤＣオフセットの追跡及び除去は好ましくは、ディジタル化されたＥＣＧリードそれぞれの信号からＤＣオフセット電圧を計算し、ディジタル・アナログ変換器２００によってアナログ表現にこれを変換し、その次の増幅サイクルにおいて、同じＥＣＧリードの信号からこれを減算することによって行われる。

単一増幅器チャネルはハードウェアにおいてＤＣ増幅器として企図され、ＤＣオフセットの計算及び追跡は低域通過ディジタル・フィルタ（ＬＤＰＦ）１９０ａによって行われ、信号からのＤＣ減算は、プログラム可能な利得増幅器１６０において行われる。

前述の通り、本発明の実施例によれば、マイクロコントローラ・ソフトウェアは、ソフトウェアで実現された８つ（増幅する対象のＥＣＧリード信号毎に１つ）の独立した低域通過ディジタル・フィルタ（ＬＰＤＦ）の段１９０ａを有する。低域通過ディジタル・フィルタのソフトウェア実現形態の１つは、増幅する対象のＥＣＧリード毎に必要である。低域通過ディジタル・フィルタのカットオフ周波数は、ソフトウェアにおけるフィルタの係数値を変更することによって変更することが可能である。個別の低域通過ディジタル・フィルタ（ＬＤＰＦ）１９０ａそれぞれの出力は、ＥＣＧ信号から計算的に抽出される時間変動ＤＣオフセット（すなわち、ＤＣドリフト）である。本発明の他の実施例によれば、ＤＣオフセット計算の同じ機能をなお行う一方で、移動平均フィルタ、加重平均フィルタ等などの低域通過ディジタル・フィルタのかわりに種々のアルゴリズム実現形態を有することが可能である。

図１に示す本発明の実施例によれば、マイクロコントローラ２２０は、個々のＥＣＧリード信号のディジタル表現を、その対応する低域通過ディジタル・フィルタ・ソフトウェア・ルーチン１９０ａに通して、それぞれのＥＣＧリード信号に存在しているＤＣオフセットを計算し、追跡し、各ＥＣＧ信号に存在しているＤＣオフセットのディジタル値をそのメモリに格納する。

各増幅サイクルは、順々に次々と８つのＥＣＧリード信号全てをＤＣ補正し、増幅する工程を含む。マイクロコントローラのタイマは、ＥＣＧリ―ド毎に必要なサンプリング速度の逆数に等しい定期的な間隔で、新たな増幅サイクルをトリガするようプログラムの最初に設定される。例えば、ＥＣＧリード毎に毎秒５００サンプルのサンプリング速度を必要とする診断品質ＥＣＧの場合、周期的な増幅サイクル間の持続時間は、１／５００秒＝２ミリ秒に等しくなるようプログラムされる。

図１を参照すれば、各増幅サイクルでは、マイクロコントローラ２２０はまず、アナログ多重化器１４０ａ及び１４０ｂの制御ピンをそのディジタル入出力ピン（ＤＩＯ）２１０を使用して構成することによって、増幅される対象の（８つのうちの１つの）ＥＣＧリードを選択する。次いで、マイクロコントローラ２２０は、その先行増幅サイクルにおいて、選択されたＥＣＧリードについて計算されたＤＣオフセットのディジタル値をディジタル・アナログ変換器（Ｄ／Ａ）２００に供給し、ナルオフセット電圧と呼ばれる等価アナログ電圧を生成する。このナルオフセット電圧を、プログラム可能な利得増幅器（ＰＧＡ）１６０において、選択されたＥＣＧリ―ド信号から減算して、ＥＣＧ信号内のＤＣオフセットをナルにする。プログラム可能な利得増幅器１６０の出力は、選択されたＥＣＧリードについて、ＤＣを減算し、増幅したＥＣＧ信号である。

アンチエイリアシング・フィルタ１７０によってフィルタリングされるプログラム可能な利得増幅器１６０の出力は、アナログ・ディジタル変換器（Ａ／Ｄ）１８０を使用してマイクロコントローラによってディジタル化され、ディジタル表現に変換される。マイクロコントローラは、選択されたＥＣＧリード信号のディジタル表現をコンピュータに送出し、更に、ＤＣオフセットの計算及び追跡のために、選択されたＥＣＧリードの低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの入力に供給する。低域通過ディジタル・フィルタ１９０ａの出力には、計算されたＤＣオフセットの新たなディジタル値が与えられる。ＤＣオフセットのこの新たに計算されたディジタル値は、同じＥＣＧリ―ドの次の増幅サイクルにおいて、ＥＣＧリード信号からの減算に使用する対象のメモリに記憶される。上記ＤＣ除去及び増幅の処理が一ＥＣＧリードについて完了すると、マイクロコントローラ２２０は、アナログ多重化器１４０ａ及び１４０ｂを使用して増幅する対象の次のＥＣＧリードを選択し、前述のＥＣＧリードについて上記処理を反復する。同様に、マイクロコントローラは、増幅する対象の８つのＥＣＧリード全ての上記増幅処理を反復する。８つのＥＣＧリード信号全てが増幅サイクルにおいて増幅されると、マイクロコントローラ２２０はそのタイマを待って、次の増幅サイクルをトリガする。

ディジタル・アナログ変換器（Ｄ／Ａ）２００の出力におけるバッファリングされた減衰器２４０の段は好ましくは、必要なＤＣオフセット相殺電圧範囲にディジタル・アナログ変換器のフル・スケール出力電圧範囲をマッピングするために使用される。その結果、ＤＣ減算のためにディジタル・アナログ変換器電圧ステップにおける最大の分解能を得ることが可能である。減衰器機能が利用されない場合、バッファリングされた減衰器２４０の段は、ディジタル・アナログ変換器２００の出力をバッファリングする機能のみを行う。

各ＥＣＧリードのソフトウェア低域通過ディジタル・フィルタ（ＬＤＰＦ）１９０ａは、ディジタル化されたＥＣＧリード信号に存在している時間変動ＤＣオフセットを計算し、厳密に追跡する（すなわち、ＬＰＤＦはＤＣドリフトを追跡する）。先行増幅サイクルにおいて特定のＥＣＧリードについて計算されたＤＣオフセットは、プログラム可能な利得増幅器（ＰＧＡ）１６０において、対応するアナログ電圧等価値に変換され、同じＥＣＧリードの信号から減算される。

低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの周波数応答は、ソフトウェアにおけるフィルタの係数を変更することにより、何れかの所望の値に変更することが可能である。例えば、診断品質ＥＣＧの場合、低域通過ディジタル・フィルタは、０．０５Ｈｚにおいて周波数カットオフを有するよう構成することが可能である一方、監視品質ＥＣＧの場合、低域通過ディジタル・フィルタは、０．５Ｈｚにおいて周波数カットオフを有するよう構成することが可能である。個別の低域通過ディジタル・フィルタの出力は、そのプログラムされたカットオフ周波数未満の、計算され、抽出されたＤＣドリフトである。０．５Ｈｚの周波数カットオフを有する低域通過ディジタル・フィルタの出力は、０．０５Ｈｚの周波数カットオフ設定を有する低域通過ディジタル・フィルタと比較して、速度がずっと高く（、セットリング・タイムが小さい）ＤＣドリフトを追跡する。各ＥＣＧリードの低域通過ディジタル・フィルタの出力（抽出されたＤＣドリフトである）は、その次の増幅サイクルにおいて、同じＥＣＧリードの信号から減算され、その結果、ＤＣドリフトは、ＰＧＡ増幅器１６０の出力において除去される。

信号から（低域通過ディジタル・フィルタを使用して）ＤＣ時間変動ＤＣオフセットを抽出し、ＤＣ時間変動ＤＣオフセット（すなわち、ＤＣドリフト）を同じ信号から減算した結果の影響は、差動増幅器１５０と、プログラム可能な利得増幅器（ＰＧＡ）１６０との間に（低域通過ディジタル・フィルタのカットオフ周波数と同じカットオフ周波数を有する）ハードウェア高域通過フィルタ（ＨＰＦ）を有することと同様である。その結果、低域通過ディジタル・フィルタ１９０ａの（より高い）カットオフ周波数を変更することにより、増幅器チャネルのシミュレートされた高域通過フィルタ応答の（より低い）カットオフ周波数における同様な変更がもたらされる。例えば、プログラムされたカットオフ周波数０．５Ｈｚを有する特定のＥＣＧリードの低域通過ディジタル・フィルタの出力が、同じＥＣＧリードの信号から減算されると、増幅器チャネルは、信号パスにおける０．５Ｈｚ高域通過フィルタと同様な周波数応答を表す。

よって、増幅器チャネルは、ＥＣＧリード毎に独立したＡＣ（高域通過フィルタ）周波数応答を表すことが可能であり、ＡＣ周波数応答は、ソフトウェアにおける対応するＥＣＧリードの低域通過ディジタル・フィルタ１９０ａの周波数応答をプログラムすることにより、プログラムすることが可能である。この手法は、増幅器チャネルのセットリング・タイムを増加させることなく、ＤＣまで、ソフトウェア・プログラム可能なＡＣ応答を、多重化された増幅器チャネル・ハードウェアが有することを可能にする。

ＤＣドリフトを除去する一方で信号歪みを阻止するために、ディジタル・アナログ変換器（Ｄ／Ａ）２００の分解能の、アナログ・ディジタル変換器（Ａ／Ｄ）１８０の分解能に対する比で、プログラム可能な利得増幅器（ＰＧＡ）１６０の実施可能な最大利得を制限することが必要である。例えば、ディジタル・アナログ変換器２００が１６ビットの分解能を有し、必要なアナログ・ディジタル変換器１８０の分解能が１０ビットの分解能の場合、プログラム可能な利得増幅器１６０の実施可能な最大利得を６４（すなわち、２１^６／２^１０）に制限することが必要である。増幅された出力を歪ませることなく、十分小さなＤＣ減算の電圧ステップをディジタル・アナログ変換器（Ｄ／Ａ）２００が供給することができる状態に留まることが確実になるように、プログラム可能な利得増幅器１６０の利得を制限することが必要である。プログラム可能な利得増幅器１６０の許容可能な最大利得の限度は、ディジタル・アナログ変換器２００の分解能を増加させること及びアナログ・ディジタル変換器１８０の分解能を低減させることの一方又は両方により増加させることが可能である。

プログラム可能な利得増幅器（ＰＧＡ）１６０が、１を上回る利得を有し、ＥＣＧ信号に存在しているＤＣオフセットが、大きな振幅だけ、急激に変動した場合、低域通過ディジタル・フィルタ（ＬＤＰＦ）１９０ａの出力が飽和し、低域通過ディジタル・フィルタ１９０ａはもう、信号に存在しているＤＣを追跡することができない。例えば、アナログ・ディジタル変換器（Ａ／Ｄ）１８０及びディジタル・アナログ変換器（Ｄ／Ａ）２００が、３ボルトのフル・スケール範囲を有し、プログラム可能な利得増幅器１６０の利得が１０の場合、低域通過ディジタル・フィルタ１９０ａは、３ボルトのフル・スケール電圧範囲の最大１／１０（すなわち、最大０．３ボルト）までの急激なＤＣオフセット変動を追跡することができる。その後、低域通過ディジタル・フィルタの出力は飽和する。前述のシナリオでは、特定のＥＣＧリードの低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの出力が飽和する都度、（その特定のＥＣＧリードについて）高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂを使用して、低域通過ディジタル・フィルタ１９０ａ及びプログラム可能な利得増幅器（ＰＧＡ）１６０を飽和状態から出すことができる。

低域通過ディジタル・フィルタ１９０ａのディジタル出力は、ＬＤＰＦ＿ＤＣと呼ばれる。特定のＥＣＧリードの低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａのディジタル出力が飽和状態に達した場合、（ＰＧＡ１６０のフィルタリングされた出力と等価である）ＥＣＧ信号のディジタル表現が、低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａに転送される代わりに、その特定のＥＣＧリードの高速ベースライン復元アルゴリズム（ＱＥＲＡ）１９０ｂに転送される。次いで、特定のＥＣＧリードの高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂがイネーブルされ、ＱＢＲＡ１９０ｂが、ＥＣＧ信号のベースラインを、必要なディジタル・ベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元するまで低域通過ディジタル・フィルタ１９０ａがディセーブルされる。特定のＥＣＧリードのその後のいくつかの増幅サイクルにわたって、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂは、特定のＥＣＧリードの信号のディジタル表現を検査し、信号が正の飽和状態にあるか、又は負の飽和状態にあるかに応じて、ＱＢＲＡ１９０ｂは、固定ステップで、ディジタル値をディジタル・アナログ変換器（Ｄ／Ａ）２００に増加又は低減させて、よって、特定のＥＣＧリードのナルオフセット電圧を増加又は低減させる。その結果、ナルオフセット電圧は、ＥＣＧ信号に存在するＤＣオフセットにすばやく近付く。ナルオフセット電圧が、ＥＣＧ信号に存在しているＤＣオフセットに等しい場合、特定のＥＣＧ信号のベースラインは、その必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元される。信号に存在しているＤＣオフセットにナルオフセット電圧が等しい（すなわち、ＥＣＧベースラインにおけるＤＡ＿ＶＡＬがその必要なベースライン値に復元される、）ディジタル・アナログ変換器（Ｄ／Ａ）２００の（ＤＡ＿ＶＡＬと呼ばれる）ディジタル入力値が、メモリに保存され、ＱＢＲＡ＿ＤＣと命名される。特定のＥＣＧリード信号がその必要なディジタル・ベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元されると、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂがディセーブルされ、低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの出力が、必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に再初期化され、次いで、低域通過ディジタル・フィルタ１９０ａが、その特定のＥＣＧリードについて再イネーブルされる。その後（すなわち、ベースライン復元後）、特定のＥＣＧ信号のディジタル表現をその低域通過ディジタル・フィルタ１９０ａに通過させる。低域通過ディジタル・フィルタの出力（ＬＤＰＦ＿ＤＣと呼ぶ）は、ＥＣＧ信号に存在しているＤＣオフセットを追跡し始める。その後、低域通過ディジタル・フィルタ１９０ａは、ＤＣドリフトの周波数が低域通過ディジタル・フィルタのカットオフ周波数未満である限り、アナログ・ディジタル変換器１８０のフル・スケール範囲全体にわたってＥＣＧ信号に存在しているＤＣオフセットを追跡することが可能である。低域通過ディジタル・フィルタが能動型の場合、ナルオフセットを生成するためにディジタル・アナログ変換器（Ｄ／Ａ）に供給される対象のディジタル値（ＤＡ＿ＶＡＬ）は、
ＤＡ＿ＶＡＬ＝ＱＢＲＡ＿ＤＣ＋（ＬＰＤＦ＿ＤＣ−ＢＡＳＥ＿ＶＡＬ）ｘＫ（ここでＫは定数である）
の式で算出することが可能である。

バッファリングされた減衰器２４０がディジタル・アナログ変換器２００の出力を減衰させないとし、アナログ・ディジタル変換器１８０及びディジタル・アナログ変換器２００が同じフル・スケール電圧範囲を有していると仮定した場合、Ｋの値は、
Ｋ＝（Ｄ／Ａ分解能）／（Ａ／Ｄ分解能×ＰＧＡ利得）
の式で算出することが可能である。

マイクロコントローラ２２０の出力（ＤＩＯ）２１０のピンは、ソフトウェア制御の下で、プログラム可能な利得を与える。増幅器チャネルは、ハードウェア構成部分の数の大きな増加なしで、ＥＣＧリード信号毎に、プログラム可能な独立した利得を有し得る。

アンチエイリアシング・フィルタ１７０もソフトウェア制御によって構成可能であり、アプリケーションに応じて（信号毎のサンプリング速度、及び増幅する対象の信号の数を考慮に入れて）、アンチエイリアシング・フィルタを、マイクロコントローラ（ＤＩＯピン２１０を使用する）により、別々の周波数カットオフについて構成して、必要な帯域幅に整合し、高周波雑音を削減することも可能である。更に、アンチエイリアシング機能は、ソフトウェアで、増幅されたアナログ・サンプル毎に複数の（通常、４つの）アナログ・ディジタル測定を行い、雑音を削減するために、これを平均化して、平均化されたディジタル表現を計算することにより、実現することも可能である。

図２は、本発明の実施例による、プログラム可能な利得増幅器（ＰＧＡ）１６０の出力における波形によって示される、８つのＥＣＧリード信号を増幅するための通常の増幅手順を示す。図２を参照すれば、ＣＨ１乃至ＣＨ８は、増幅する対象の８つのＥＣＧリード信号の名称を表すＬ２、Ｌ３、及びＶ１乃至Ｖ６に対応する増幅器チャネル系列番号を表す。各ＥＣＧ増幅サイクル３０１は、順々に、８つのＥＣＧリード信号全てのＥＣＧリード選択（すなわち、切り換え）、ＤＣ除去、及び増幅を含む。８つのＥＣＧリードが全て増幅されると、増幅器は、次の増幅サイクルまでアイドル状態３０２に留まる。ＥＣＧリード増幅サイクルは、例えば、診断品質ＥＣＧの場合、毎秒５００回の速度で、監視品質ＥＣＧの場合、毎秒２００回の速度で連続して、周期的に反復される。増幅サイクルは、前述の例については、診断品質ＥＣＧの場合、２ミリ秒毎に反復され、監視品質ＥＣＧの場合、５ミリ秒毎に反復される。増幅サイクル３０３間の間隔３０３、及び増幅サイクル持続時間３０１はソフトウェアによってプログラム可能である。

図３及び図４は、本発明の実施例による、ＥＣＧリード信号のＥＣＧリード選択、ＤＣ除去、増幅、及びディジタル化におけるイベントの流れを示す。図４は図３の続きである。図３を参照すれば、４０１で、増幅器チャネルには、初期設定（増幅する対象の第１のＥＣＧリード、プログラム可能な利得増幅器（ＰＧＡ）１６０の利得、及び選択されたＥＣＧリードのアンチエイリアシング・フィルタ１７０のカットオフ周波数設定など）で構成する。更に、ＥＣＧリード全ての低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの出力を、ソフトウェアにおける必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に初期化する。マイクロコントローラは、必要なサンプリング速度（例えば、診断品質ＥＣＧでは、リード毎に毎秒５００サンプルのサンプリング速度の場合、２ｍｓ毎）で増幅サイクルをトリガするようその内部タイマをプログラムし、タイマを起動させる。次いで、４０２で、必要な利得が現在の設定の利得と異なる場合、プログラム可能な利得増幅器の利得が、ディジタル入出力ピン（ＤＩＯ）２１０を使用して変更される。更に、必要な設定が現在の設定と異なる場合、アンチエイリアシング・フィルタ１７０のカットオフ周波数を変更することが可能である。４０３では、選択されたＥＣＧリードの最後の増幅サイクルにおいて計算された、計算されたＤＣオフセットのディジタル値（すなわち、低域通過ディジタル・フィルタの出力、又は高速ベースライン復元アルゴリズムの出力を使用して計算されたＤＡ＿ＶＡＬ）がディジタル・アナログ変換器（Ｄ／Ａ）２００に供給される。現在の増幅サイクルが最初のサイクルの場合、ゼロに等しいＤＣオフセット値がＤ／Ａ２００に供給される。次いで、４０４で、選択されたＥＣＧリードの「ナルオフセット」電圧と呼ばれる等価アナログ電圧を生成するようディジタル・アナログ変換器（Ｄ／Ａ）２００がイネーブルされる。「ナルオフセット」電圧が、プログラム可能な利得増幅器（ＰＧＡ）１６０の負の入力に接続される。４０５で、プログラム可能な利得増幅器（ＰＧＡ）１６０は、選択されたＥＣＧリード信号から「ナルオフセット」電圧を減算し、結果として生じる信号を増幅する。プログラム可能な利得増幅器の出力は、ＤＣ減算され、増幅されたＥＣＧ信号である。次いで、４０６では、アンチエイリアシング・フィルタ１７０によってフィルタリングされるプログラム可能な利得増幅器（ＰＧＡ）１６０の出力は、アナログ・ディジタル変換器（Ａ／Ｄ）１８０によってディジタル化され、ディジタル表現に変換される。ＤＣ補正され、増幅されたＥＣＧリード信号のこのディジタル表現は、４０７で、メモリに保存され、コンピュータにも送出される。ＱＢＲＡ＿ａｃｔｉｖｅ＿ｆｌａｇは、ＱＢＲＡがアクティブである（すなわち、ベースライン復元処理がアクティブである）限り、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂによってＴＲＵＥにセットされるソフトウェア変数である。４０８では、マイクロコントローラは、（選択されたＥＣＧリードの）低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの出力が飽和状態にあり、変動ＱＢＲＡ＿ａｃｔｉｖｅ＿ｆｌａｇがＴＲＵＥにセットされているか否かも検査する。上記条件の何れかが満足された場合、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂが４０９で起動され、ＱＢＲＡ＿ａｃｔｉｖｅ＿ｆｌａｇはＴＲＵＥにセットされる。ＥＣＧ信号ベースラインが、必要なディジタル・ベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元されるまで、ＱＢＲＡ１９０ｂはアクティブ状態に留まる。高速ベースライン復元処理は４０９、４１０、４１１及び４１２で終了し、前述のブロックは高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂを含む。４１０では、マイクロコントローラは、選択されたＥＣＧリード信号が、必要なディジタル・ベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元されている。否定の場合、４１１で、マイクロコントローラは、（ＥＣＧ信号が正の飽和にあるか負の飽和にあるかに応じて）ナルオフセット電圧を、選択されたＥＣＧリードの各増幅サイクルにおける固定ステップだけ、ディジタル・アナログ変換器（Ｄ／Ａ）２００に供給されるディジタル値（ＤＡ＿ＶＡＬ）を増加又は低減させることにより、線形的に増加又は低減させる。その結果、ナルオフセット電圧は、数増幅サイクル後にＥＣＧ信号に存在するＤＣオフセットに近づく。ナルオフセットは、選択されたＥＣＧリードの各増幅サイクルにおけるプログラム可能な利得増幅器（ＰＧＡ）１６０においてＥＣＧ信号から減算されるので、ナルオフセットが、信号に存在しているＤＣオフセットに等しい場合、その必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元される。ＥＣＧベースラインが、その必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元されると、４１０における状態により、「はい」が戻され、次いで、プログラムは４１２で、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂの動作を停止させ、ＱＢＲＡ＿ａｃｔｉｖｅ＿ｆｌａｇをＦＡＬＳＥにセットする。更に、４１２で、ナルオフセットが信号内のＤＣオフセットに等しいディジタル・アナログ変換器２００に供給されるディジタル値（ＤＡ＿ＶＡＬ）はメモリにＱＢＲＡ＿ＤＣとして格納される。ＥＣＧ信号ベースラインがその必要なディジタル・ベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元されると、ＥＣＧリードの高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂがディセーブルされ、低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの出力が、必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に再初期化され、次いで、その特定のＥＣＧリードの低域通過ディジタル・フィルタ１９０ａが再イネーブルされる。その後（ベースライン復元後）、現在増幅サイクル及び後続増幅サイクルでは、選択されたＥＣＧリード信号のディジタル表現が図５の５０１においてその対応する低域通過ディジタル・フィルタ（ＬＤＰＦ）１９０ａに入力され、低域通過ディジタル・フィルタの出力値（ＬＰＤＦ＿ＤＣ）は、ＥＣＧ信号に存在するＤＣオフセットを追跡し始める。更に、５０１では、同じＥＣＧリードの次の増幅サイクルにおいて（ナルオフセット電圧を生成するために）ディジタル・アナログ変換器（Ｄ／Ａ）２００に供給される対象のディジタル値（ＤＡ＿ＶＡＬ）が、上述の通り、以下の式を使用して低域通過ディジタル・フィルタの出力ＬＰＤＦ＿ＤＣを使用して計算される。

ＤＡ＿ＶＡＬ＝ＱＢＲＡ＿ＤＣ＋（ＬＰＤＦ＿ＤＣ−ＢＡＳＥ＿ＶＡＬ）ｘＫ
５０２では、ディジタル・アナログ変換器（Ｄ／Ａ）２００に供給される対象のこの新たに計算されるＤＣオフセット値（ＤＡ＿ＶＡＬ）はメモリに格納される。このＤＡ＿ＶＡＬを、同じＥＣＧリードの次の増幅サイクルにおいてディジタル・アナログ増幅器（Ｄ／Ａ）２００に供給するための入力として使用して、同じＥＣＧリードの次のサンプルから減算するために、等価ナルオフセット電圧を生成する。５０３では、マイクロコントローラは、現在の増幅サイクルにおいて、増幅する対象の８つのＥＣＧリード全てについて上記処理が反復され、完結されるか否かを検査する。現在の増幅サイクルについて、（上記処理による）８つのＥＣＧリード全ての増幅及びディジタル化が完結されない場合、５０７で、マイクロコントローラ２２０は、図１に示すアナログ増幅器１４０ａ及び１４０ｂを使用して、増幅される対象の次のＥＣＧリードを選択する。８つのＥＣＧリード信号全てについて上記増幅及びディジタル化処理が完結すると、マイクロコントローラは、５０４及び５０５で、次の増幅サイクルのトリガが、（上記例で２ミリ秒毎にトリガされるよう構成された）システム・タイマによって生成されるまで待つ。この待ち時間は図２において「アイドル時間」３０２として示す。次の増幅サイクルのトリガが受け取られると、マイクロコントローラ２２０は、５０６で、新たな増幅サイクルにおいて増幅される対象の第１のＥＣＧリード（すなわち、リード２又はＬ２。チャネル系列番号ＣＨ１と同じ）を、（図１に示す）アナログ多重化器１４０ａ及び１４０ｂを使用してＥＣＧリードを選択することによって選択し、プログラム制御はやはり４０２に転送される。新たな増幅サイクルでは、８つのＥＣＧリードは全て、上述の通り、ＤＣ補正され、増幅され、ディジタル化され、次いで、マイクロコントローラ２２０はやはり、次のタイマ・トリガが新たな増幅サイクルを起動させるのを待つ。増幅サイクルは、ＥＣＧリード信号毎に必要なサンプリング速度に等しい速度で（例えば、診断品質ＥＣＧの場合、毎秒５００増幅サイクルの速度で）連続して反復される。

図５、図６及び図７は、特定のＥＣＧリードについて示す、多重化された単一の増幅器チャネルにおける別々の位置における時間同期化された一般的な波形を示す。

特に、図５は、特定のＥＣＧリードについて、プログラム可能な利得増幅器（ＰＧＡ）１６０の正の入力における波形を示す。波形は、相対的に大きい変動ＤＣオフセット上のサンプリングされたＥＣＧ信号を示す。

図６は、図５と同じＥＣＧリードについて、プログラム可能な利得増幅器（ＰＧＡ）１６０の負の入力において減算するために帰還されるナルオフセット電圧の波形を示す。ナルオフセット電圧は、計算されたＤＣオフセット（ＤＡ＿ＶＡＬ）をディジタル・アナログ変換器（Ｄ／Ａ）２００に供給することによって生成される。時間間隔７０１によって示される開始時では、計算されたＤＣオフセットＤＡ＿ＶＡＬが、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂの出力を使用して計算される。時間間隔７０１では、ＱＢＲＡ１９０ｂは、ＥＣＧ信号に存在しているＤＣオフセットにすばやく、かつ、線形にナルオフセットを近寄らせる。ナルオフセットが、信号に存在しているＤＣオフセットに等しいディジタル・アナログ変換器（Ｄ／Ａ）２００の入力のディジタル値は、メモリにＱＢＲＡ＿ＤＣとして記憶され、７０３で示す。ナルオフセット電圧が、時間間隔７０１の最後における信号に存在しているＤＣオフセット電圧に等しい場合、ＥＣＧ信号のベースラインは、その必要なベースライン値（ＢＡＳＥ＿ＶＡＬ）に復元され、選択されたＥＣＧリードの高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂの動作が停止され、選択されたＥＣＧチャネルの低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａが起動される。低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａは、７０２で示す時間間隔中にアクティブ状態である。時間間隔７０１の後（すなわち、７０２において）、低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａの出力はＥＣＧ信号に存在しているＤＣオフセットを追跡し、ＬＰＤＦ１９０ａの出力を使用して、ナルオフセット電圧を生成するためにディジタル・アナログ変換器（Ｄ／Ａ）２００への入力として使用する対象のＤＣオフセット（ＤＡ＿ＶＡＬ）を計算する。

図７は、図５と同じＥＣＧリードについて、プログラム可能な利得増幅器（ＰＧＡ）１６０の出力におけるＤＣドラフト減算ＥＣＧ波形を示す。計算されたナルオフセット電圧波形（図６中）が、プログラム可能な利得増幅器１６０により、入力ＥＣＧ波形（図５中）から減算されると、この波形が、プログラム可能な利得増幅器１６０の出力において発生する。時間間隔８０１では、ナルオフセット電圧が、入力ＥＣＧ信号に存在しているＤＣオフセットに達し、ＰＧＡ１６０における入力ＥＣＧ信号から減算されるにつれ、プログラム可能な利得増幅器（ＰＧＡ）１６０の出力は、高速ベースライン復元アルゴリズム（ＱＢＲＡ）１９０ｂによって飽和状態からすばやく出される。時間間隔８０１の終了時には、ナルオフセット電圧が、信号内のＤＣオフセットに等しい場合、ＥＣＧ信号は、８０３によって示す、必要なディジタル・ベ―スライン値ＢＡＳＥ＿ＶＡＬに復元される。時間間隔８０２では、低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａが起動され、ＤＣドリフトを追跡し、入力ＥＣＧ信号から相殺する。８０２においてみられるように、低域通過ディジタル・フィルタ（ＬＰＤＦ）１９０ａによって追跡されるＤＣオフセットはＥＣＧ信号から除去される。

上述の通り、通常の１２リードＥＣＧシステムの実現に必要な電子部品の合計数は、Ｎ×Ｃ＋Ｆとして示すことが可能である。しかし、本発明の種々の実施例によれば、１２リードＥＣＧ多重化増幅器を実現するのに必要な電子部品の数は、（Ｎ×Ｃ）＋Ｆではなく、Ｃ＋Ｆとして示すことが可能である。これにより、フォーム・ファクタ、印刷回路基板の複雑度、電力消費及び費用が削減される。

本発明の更なる実施例によれば、増幅器のＡＣ応答は、ソフトウェアにより、制御し、変更することが可能である。例えば、単にソフトウェアにおける低域通過ディジタル・フィルタ１９０ａの係数を変更することにより、増幅器のＡＣ周波数応答を、診断品質の１２リードＥＣＧの場合、０．０５Ｈｚにセットし、監視品質ＥＣＧの場合、０．５Ｈｚにセットすることが可能である。

本発明の実施例によれば、種々のＥＣＧリード信号の個々の利得を、ハードウェア計算量を増加させることなくセットすることが可能である。

本発明の更なる実施例では、ソフトウェア制御により、増幅される対象のＥＣＧ信号の数をセットすることが可能である。例えば、診断ＥＣＧの場合、８つのＥＣＧリード信号を増幅し、監視ＥＣＧの場合、２つのＥＣＧリード信号を増幅し、残りの時間、アイドル状態に増幅器を保って電力消費を節減するよう多重化増幅器チャネルを構成することが可能である。

本発明の更に別の実施例によれば、アンチエイリアシング・フィルタ１７０の周波数応答は、ハードウェア計算量における大きな増加なしで、ソフトウェア制御により、別々のアプリケーションについて違ったふうに構成することが可能である。これにより、この手法を、ＥＣＧ増幅器のみならず、種々の装置において使用することが可能になる。

本発明の実施例によれば、信号は全て、同じ増幅器チャネルを通過するので、ＥＣＧ信号は全て、一様に増幅される。部品公差によるチャネル間利得差、又は環境変動によるチャネル間利得差が除去される。ＥＣＧ信号は全て、同じ変動及び同じ利得係数の対象となる。

本発明の実施例を、本願明細書及び特許請求の範囲記載の数値範囲にわたって実施することが可能であるので、厳密な範囲の制限が、本願明細書及び特許請求の範囲に一語一語記載されていなくても、記載された数値範囲内の如何なる範囲もサポートするいくつかの数値範囲制限を本願明細書及び特許請求の範囲は記載している。最後に、本出願記載の特許文献及び刊行物はその開示の内容全体を本明細書及び特許請求の範囲に援用する。

本発明の実施例による多重化された単一の１２リードＥＣＧ増幅器を示す図である。 本発明の実施例による、ＥＣＧ増幅サイクルのタイミングを例証するために、図１のプログラム可能な利得増幅器の出力における通常の波形を示す図である。 ＥＣＧリード選択、ディジタル化、ＤＣオフセット減算、及びＥＣＧリード信号の増幅におけるイベントの流れを示す図である。 図３の続きを示す図である。 特定のＥＣＧリードについて、図１のプログラム可能な利得増幅器の正の入力における波形を示す図である。 図５と同じＥＣＧリードについて、図１のプログラム可能な利得増幅器の負の入力における減算のために帰還させたナルオフセット電圧の波形を示す図である。 図５と同じＥＣＧリードについて、図１のプログラム可能な利得増幅器（ＰＧＡ）１６０の出力における、ＤＣオフセット減算され、増幅されたＥＣＧ波形を示す図である。

Claims (23)

1. 装置であって、
   １つ又は複数の多重化器であって、リード信号が前記１つ又は複数の多重化器に入力される１つ又は複数の多重化器と、
   単一の増幅器チャネルであって、前記１つ又は複数の多重化器の出力が前記単一の増幅器チャネルに入力される単一の増幅器チャネルと、
   前記１つ又は複数の多重化器を制御するマイクロコントローラとを含み、
   前記マイクロコントローラは、前記単一の増幅器チャネルの入力に接続される対象の前記リード信号のうちの少なくとも１つを一度に１つ、順々に選択することができるソフトウェアを格納し、前記単一の増幅器チャネルは前記リード信号を増幅する装置。
2. 請求項１記載の装置であって、前記単一の増幅器チャネルは、差動増幅器と、プログラム可能な利得増幅器と、アンチエイリアシング・フィルタとを備える装置。
3. 請求項２記載の装置であって、前記マイクロコントローラは、アナログ・ディジタル変換器及びディジタル・アナログ変換器を備える装置。
4. 請求項２記載の装置であって、
   選択されたリード信号は前記差動増幅器の入力に接続され、
   前記差動増幅器の出力は、ＤＣオフセットを除去し、更に増幅するために前記プログラム可能な利得増幅器の入力に供給され、
   前記プログラム可能な利得増幅器の出力は、前記アンチエイリアシング・フィルタによってフィルタリングされるよう適合され、
   前記アンチエイリアシング・フィルタの出力は、アナログ・ディジタル変換器を使用して前記マイクロコントローラによってディジタル化するよう適合され、
   前記マイクロコントローラは、前記多重化器を使用することにより、増幅される対象の次のリード信号を選択することができる装置。
5. 請求項４記載の装置であって、前記マイクロコントローラは、前記アンチエイリアシング・フィルタのディジタル化出力からの電圧信号からのＤＣオフセットを計算し、ディジタル・アナログ変換器により、前記ＤＣオフセットをアナログ表現に変換し、次の増幅サイクルにおいて前記ＤＣオフセットを、同じリード信号から減算することにより、ＤＣオフセットを除去するための高域通過フィルタをシミュレートするよう適合されたハードウェア又はソフトウェアを含む装置。
6. 請求項５記載の装置であって、前記ソフトウェアは、前記リード信号の低域通過フィルタ段をモデリングするためのコードを含む装置。
7. 請求項６記載の装置であって、前記低域通過フィルタは、前記アンチエイリアシング・フィルタの前記ディジタル化出力に存在する時間変動ＤＣオフセットを計算し、追跡するよう適合された装置。
8. 請求項６記載の装置であって、前記低域通過ディジタル・フィルタ及び前記プログラム可能な利得増幅器を飽和状態から出すよう適合されたベースライン回復アルゴリズムを更に備える装置。
9. 請求項６記載の装置であって、前記低域通過ディジタル・フィルタの周波数応答は、前記ソフトウェアにおける前記フィルタの係数を変更することにより、所望の値に調節可能であり、前記増幅器チャネルのＡＣ周波数応答は前記ソフトウェアにおいてプログラム可能な装置。
10. 請求項２記載の装置であって、前記プログラム可能な利得増幅器の最大利得は、前記ＤＣオフセットを除去する一方で信号歪みを阻止するために、ディジタル・アナログ変換器の分解能の、アナログ・ディジタル変換器の分解能に対する比で制限することができる装置。
11. 請求項１記載の装置であって、単一チャネル増幅器のＡＣ応答は、ソフトウェアによって制御及び変更することができる装置。
12. 請求項２記載の装置であって、前記アンチエイリアシング・フィルタは、必要な帯域幅に整合させ、高周波雑音を削減するよう、別々の周波数カットオフに対して前記マイクロコントローラによって構成される装置。
13. 複数の信号を増幅する方法であって、
    センサの組み合わせにわたる差動電圧測定を行うことにより、複数のリード信号を導き出す工程と、
    単一の増幅器チャネルの入力に接続する対象の前記リード信号を順々に選択する工程と、
    前記リード信号間で巡回系列で前記単一の増幅器チャネルをタイムスライスする工程と、
    前記サンプリングされたリード信号毎にＤＣドリフトを計算する工程と、
    それぞれのリード信号の次のサンプルにおけるそれぞれのサンプリングされたリード信号から前記ＤＣドリフトを減算する工程とを含み、前記単一の増幅器チャネルは前記リード信号を増幅する方法。
14. 請求項１３記載の方法であって、各サイクルにおいて、リード信号は全て、順々に選択され、交換され、次いで、ＤＣオフセット補正され、増幅され、ディジタル化される方法。
15. 請求項１４記載の方法であって、前記サイクルは、診断品質ＥＣＧを行う場合、毎秒５００サイクルの速度で連続して反復する方法。
16. 請求項１３記載の方法であって、単一のチャネル増幅器のＡＣ応答は、ソフトウェアによって制御及び変更される方法。
17. 請求項１３記載の方法であって、前記サンプリングされたリード信号毎に前記ＤＣドリフトを計算する工程はソフトウェア又はハードウェアによって実現される方法。
18. 装置であって、
    １つ又は複数の多重化器であって、リード信号は前記１つ又は複数の多重化器に入力するよう適合される１つ又は複数の多重化器と、
    少なくとも１つの増幅器チャネルであって、前記１つ又は複数の多重化器の出力は前記少なくとも１つの増幅器チャネルに入力することができ、前記増幅器チャネルの数は、リード信号の数未満である少なくとも１つの増幅器チャネルと、
    前記１つ又は複数の多重化器を制御するよう構成されたマイクロコントローラとを備え、
    前記マイクロコントローラは、ＤＣオフセットを計算し、次の増幅サイクルにおいて同じリード信号からＤＣオフセットを減算することにより、ＤＣオフセットを除去するよう高域通過フィルタをシミュレートすることができるハードウェア又はソフトウェアを備え、前記少なくとも１つの増幅器チャネルは前記リード信号を増幅することができる装置。
19. 装置であって、
    複数のセンサであって、複数のリード信号が複数の電極から導き出される複数のセンサと、
    前記複数のリード信号をフィルタリングし、バッファリングすることができる複数の低域通過フィルタ及びバッファ増幅器と、
    前記複数の低域通過フィルタ及びバッファ増幅器からの出力を１つ又は複数の多重化器のうちの１つに入力することができる１つ又は複数の多重化器と、
    前記１つ又は複数の多重化器の出力を単一の増幅器チャネルに入力することができる単一の増幅器チャネルと、
    前記１つ又は複数の多重化器を制御するよう適合されたマイクロコントローラとを含み、
    前記マイクロコントローラは、前記単一の増幅器チャネルの入力に接続される対象の前記リード信号それぞれのうちの１つを一度に１つ、順々に選択することができるソフトウェアを格納するよう適合され、前記単一の増幅器チャネルは前記リード信号を増幅するよう適合される装置。
20. 請求項１９記載の装置であって、前記マイクロコントローラは、前記リード信号のＤＣドリフトを計算するために前記リード信号間で巡回系列で前記単一の増幅器チャネルをタイムスライスするよう適合される装置。
21. 請求項２０記載の装置であって、前記マイクロコントローラは、前記リード信号の次のサンプルにおいて、サンプリングされた個別のリード信号からＤＣドリフトを減算するよう適合される装置。
22. 請求項２１記載の装置であって、サイクルは、診断品質ＥＣＧを行う場合、毎秒５００サイクルの速度で連続して反復することができる装置。
23. 請求項１９記載の装置であって、前記装置の前記ＡＣ応答は、前記マイクロコントローラに格納されたソフトウェア・プログラムによって制御することができる装置。

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