JP2009528721A - Ｓ／ｈアレイ読み出しのための遅延回路 - Google Patents

Abstract

イメージセンサは、画像を撮像するための複数の画素と、複数の画素からの撮像された画像を表す信号を受信するための複数のユニットを有するサンプルホールド回路アレイと、サンプルホールド回路アレイのユニットの各々を出力のために選択するデコーダと、時間遅延を補償するためにデコーダに合わせて調整可能な時間遅延を含む遅延回路と、を備える。

Description

本発明は一般にＣＭＯＳイメージセンサの分野に関し、より詳しくは、長いアドレスバスによって生じるカラム（column）（列）デコーダの出力における不規則な遅延を補正するためのプログラム可能遅延回路を備えるイメージセンサに関する。

ＣＭＯＳイメージの継続的な大型化と高速化に伴い、カラムサンプルホールドアレイはより大きく、またカラムＳ／Ｈ回路の読み出し時間はより短くなっている。このようなＳ／Ｈアレイ内の個々のＳ／Ｈ回路を出力にアドレス指定するために、デコーダ回路が必要である。入力アドレスコードは長いバスを通じてデコーダの入力に送られ、このバスは通常、画素のロー(row)（行）の長さである。配線抵抗と容量が大きいため、これらのデコーダのアドレスがデコーダに送られる際、カラムＳ／Ｈ回路アレイがデコーダアドレスドライバから遠ざかる方向へと１つずつ読み出されていくにつれ、遅延がより大きくなる。この遅延により、有効読み出し時間が短縮され、カラムＳ／Ｈアレイの出力にノイズが発生する。カラムサンプルホールドアレイの読み出しに連れて減少する追加遅延をデコーダアドレスバスに付加することにより、バスの寄生抵抗と寄生容量による遅延が補償される。

そこで、長いアドレス線により生じるカラムでコーダ出力における不規則な遅延を補正するＣＭＯＳイメージセンサが求められている。

本発明は、上記の問題の１つまたはいくつかを克服しようとするものである。要約すると、本発明の１つの態様によれば、画像を撮像するための複数の画素と、複数の画素から撮像された画像を表す信号を受信するための複数のユニットを有するサンプルホールド回路アレイと、サンプルホールド回路アレイのユニットの各々を出力のために選択するデコーダと、時間遅延を補償するためにデコーダに合わせて調整可能な時間遅延を含む遅延回路とを備えるイメージセンサに発明性がある。

本発明の上記およびその他の態様、目的、特徴、利点は、添付の図面を参照しながら、好ましい実施例に関する以下の詳細な説明と付属の特許請求範囲を読むことによってより明確に理解、推察できるであろう。

本発明には、長いアドレス線により生じるカラムデコーダ出力における不規則な遅延を補正するという後述の利点がある。本発明はまた、有効なセンサ読み出し速度を高速化し、次段の回路によるＳ／Ｈ回路のサンプリングエラーを低減させる。

図１は、一般的な４トランジスタＣＭＯＳアクティブイメージセンサ画素を示す。フォトダイオードＰＤが入射光に反応して電荷を収集する。トランジスタＭ１は、そのゲートＴＧに印加される電圧によって制御され、ＴＧが「ハイ」のときに、ＰＤ内に蓄積された電荷をフローティングディフュージョンコンデンサＣ_ＦＤに移動させる。フローティングディフュージョンコンデンサＣ_ＦＤは電荷を電圧に変換する。トランジスタＭ２は、そのゲートＲＧに「ハイ」の電圧が印加されると、フローティングディフュージョンコンデンサＣ_ＦＤをリセットする。選択可能な画素出力バッファアンプはＭ３とＭ４で構成される。Ｍ３はアンプ入力トランジスタであり、Ｍ４はアンプをイネーブルするためのロー選択トランジスタである。フローティングディフュージョンＦＤの電圧が画素アンプの入力に印加され、トランジスタＭ４のゲートＲＳに「ハイ」の電圧が印加されると、画素アレイの外にあるサンプルホールド回路アレイに送られる。

ＣＭＯＳイメージセンサ１０のブロック図が図２に示される。イメージセンサ１０は、画素アレイ２０と、ローデコーダ３０と、カラムサンプルホールド回路アレイ４０と、カラムデコーダ５０と、を備える。画像信号は画素アレイ２０内で生成され、カラムサンプルホールド回路アレイ４０に１行ずつ（実線の矢印により示される）伝送される。１行の画像信号は、各画素信号につき１つずつの複数のユニット６０を含むサンプルホールド回路アレイ４０によってサンプリングされ、ホールドされる。サンプルホールド回路アレイ４０は、ユニット６０の各々からの信号を、１回に１ユニットずつ、サンプルホールド回路アレイ４０の出力７０に送信する。カラム（列）デコーダ５０は、サンプルホールド回路アレイ４０からのどの信号値が出力バス７５に出力されるか、および出力バス７５のへの特定の出力シーケンスを選択する。カラムデコーダアドレスドライバ８０を使って、カラムデコーダ５０のアドレスバス線を駆動する。１行の信号がサンプルホールド回路アレイ４０から送信されると、次の行の画像信号が画素アレイ２０からサンプルホールド回路アレイ４０に伝送される。画像フレーム内のすべての行が処理されるまで、このプロセスが繰り返される。

図３は、プログラム可能遅延回路９０とアドレス同期装置１００とデコーダアドレスドライバ回路８０を示す。プログラム可能遅延回路９０は、マスタークロックに時間遅延を付加する。出力における時間遅延は、カラムデコーダの個々のアドレスに応じて変化する。たとえば、アドレス０００（最初のアドレス）は最大の遅延を受け取り、アドレス１１１（最後のアドレス）はゼロもしくは実質的にゼロの遅延または最小限の遅延を受け取る。アドレス０００はドライバ８０に最も近いサンプルホールド回路４０の物理的位置を表し、アドレス１１１はドライバ８０から最も遠いサンプルホールド回路４０の物理的位置を表す。この遅延は、デコーダアドレスバス１１０に生じる固有の時間遅延を補償するが、これは、カラムデコーダ５０のバスに沿って信号が移動する際に固有の遅延が発生するからである。最初のアドレス０００では、バス１１０からの固有の遅延が実質的にゼロであるため、遅延回路９０から受け取る時間遅延は最大である。最後のアドレスでは、デコーダバス１１０からの固有の時間遅延が最大であるため、遅延回路９０から受け取る時間遅延は最小である。その結果、カラムデコーダアレイ５０を通じた遅延は均一または実質的に均一となる。同期装置１００は、入力アドレスをプログラム可能遅延回路９０の出力に同期させ、遅延がデコーダ５０の入力アドレスに付加されるようにする。

図４を参照すると、遅延回路９０の詳細な図が示されている。遅延回路９０は、時間遅延の量が同じ複数の遅延セル１２０を含む。マルチプレクサ１３０は遅延セル１２０の出力に接続され、遅延セル１２０の１つの出力を選択する。この出力は、所望の時間遅延に対応する。たとえば、出力Ｄ０は遅延セルがゼロであり、出力Ｄ１は遅延セルが１つであり、ＤＫは遅延セルがＫ個である。特定のアドレスは、マルチプレクサ１３０が出力のためにどの出力を選択するかを決定する。

図５を参照すると、通常の消費者に親しまれている一般的な商業的実施例（エンドユーザ製品）を紹介するために、本願に記載される本発明のイメージセンサ１０を備えるデジタルカメラ１５０が示される。

本発明の代表的な画素の概略図である。 本発明のイメージセンサのブロック図である。 本発明の遅延管理回路のブロック図である。 本発明のプログラム可能遅延回路のブロック図である。 本発明のデジタルカメラの側面図である。

Claims (10)

1. イメージセンサであって、
   （ａ）画像を撮像するための複数の画素と、
   （ｂ）前記撮像された画像を表す前記複数の画素からの信号を受信するための複数のユニットを有するサンプルホールド回路アレイと、
   （ｃ）出力のために前記サンプルホールド回路アレイの前記ユニットの各々を選択するデコーダと、
   （ｄ）時間遅延を補償するために前記デコーダに合わせて調整可能な時間遅延を含む遅延回路と、
   を備えることを特徴とするイメージセンサ。
2. 請求項１に記載のイメージセンサであって、
   前記デコーダは１からＮまで通し番号が付された複数のユニットアドレスを含み、前記調整可能な遅延は、ユニットアドレスの増加とともに減少することを特徴とするイメージセンサ。
3. 請求項１に記載のイメージセンサであって、
   前記調整可能な遅延回路は、複数の遅延セルと、前記デコーダのアドレスに応じて前記遅延セルの１つまたは複数を選択するマルチプレクサを備えることを特徴とするイメージセンサ。
4. 請求項１に記載のイメージセンサであって、
   前記遅延回路はプログラム可能遅延回路であることを特徴とするイメージセンサ。
5. 請求項１に記載のイメージセンサであって、さらに、
   前記遅延回路の出力と前記デコーダへのアドレス入力を同期させるための同期装置を備えることを特徴とするイメージセンサ。
6. カメラであって、
   イメージセンサを備え、前記イメージセンサは、
   （ａ）画像を撮像するための複数の画素と、
   （ｂ）前記撮像された画像を表す前記複数の画素からの信号を受信するための複数のユニットを有するサンプルホールド回路アレイと、
   （ｃ）出力のために前記サンプルホールド回路アレイの前記ユニットの各々を選択するデコーダと、
   （ｄ）時間遅延を補償するために前記デコーダに合わせて調整可能な時間遅延を含む遅延回路と、
   を備えることを特徴とするカメラ。
7. 請求項６に記載のカメラであって、
   前記デコーダは１からＮまで通し番号が付された複数のユニットアドレスを含み、前記調整可能な遅延は、ユニットアドレスの増加とともに減少することを特徴とするカメラ。
8. 請求項１に記載のカメラであって、
   前記調整可能な遅延回路は、複数の遅延セルと、前記デコーダのアドレスに応じて前記遅延セルの１つまたは複数を選択するマルチプレクサを備えることを特徴とするカメラ。
9. 請求項１に記載のカメラであって、
   前記遅延回路はプログラム可能遅延回路であることを特徴とするカメラ。
10. 請求項１に記載のカメラであって、さらに、
    前記遅延回路の出力と前記デコーダへのアドレス入力を同期させるための同期装置を備えることを特徴とするカメラ。

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