JP2009510664A - トリミング可能な抵抗を有する切り替え可能な半導体メモリ素子を含むメモリセルを用いる方法 - Google Patents

トリミング可能な抵抗を有する切り替え可能な半導体メモリ素子を含むメモリセルを用いる方法 Download PDF

Info

Publication number
JP2009510664A
JP2009510664A JP2008533629A JP2008533629A JP2009510664A JP 2009510664 A JP2009510664 A JP 2009510664A JP 2008533629 A JP2008533629 A JP 2008533629A JP 2008533629 A JP2008533629 A JP 2008533629A JP 2009510664 A JP2009510664 A JP 2009510664A
Authority
JP
Japan
Prior art keywords
state
diode
resistivity
memory
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008533629A
Other languages
English (en)
Inventor
クマー，タンメイ
ハーナー，エス．ブラッド
イー． シェウアーライン，ロイ
ジェイ． ペティ，クリストファー
Original Assignee
サンディスク スリーディー，エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/237,167 external-priority patent/US7800932B2/en
Application filed by サンディスク スリーディー，エルエルシー filed Critical サンディスク スリーディー，エルエルシー
Publication of JP2009510664A publication Critical patent/JP2009510664A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing

Abstract

半導体材料から形成されたダイオードを含む不揮発性メモリセルは、（抵抗を減少させる）セットパルスまたは（抵抗を増大させる）リセットパルスを印加することにより半導体材料の抵抗を変更することによりメモリ状態を記憶することができる。好適な実施形態では、セットパルスはダイオードに順方向バイアスで印加されるが、リセットパルスはダイオードに逆バイアスで印加される。ダイオードの半導体材料の抵抗率を切り替えることにより、メモリセルを１回限りプログラム可能または再書き込み可能とすることができ、２つ、３つ、４つまたはそれ以上の区別可能なデータ状態を獲得することができる。

Description

本発明は、不揮発性メモリアレイに関する。
関連出願
本願は、Kumar らによる２００５年９月２８日に出願の「Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance」という米国特許出願第１１／２３７，１６７号（特許文献１）の一部継続出願である。この特許出願を、以後、‘１６７出願と称する。この‘１６７出願は本発明の譲受人に譲渡され、その全体が本願明細書において参照により援用されている。
本願は、Fasoliらによる「Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders」という米国特許出願（代理人整理番号：０２３−００４８）（特許文献２）、Fasoliらによる「Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders 」という米国特許出願（代理人整理番号：０２３−００５４）（特許文献３）、Scheuerlein らによる「Apparatus for Reading a Multi-Level Passive Element Memory Cell Array 」という米国特許出願（代理人整理番号：０２３−００４９）（特許文献４）、Scheuerlein らによる「Method for Reading a Multi-Level Passive Element Memory Cell Array」という米国特許出願（代理人整理番号：０２３−００５５）（特許文献５）、Scheuerlein らによる「Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array 」という米国特許出願（代理人整理番号：０２３−００５１）（特許文献６）、Scheuerlein らによる「Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array」という米国特許出願（代理人整理番号：０２３−００５６）（特許文献７）、Scheuerlein らによる「Memory Array Incorporating Two Data Busses for Memory Array Block Selection 」という米国特許出願（代理人整理番号：０２３−００５２）（特許文献８）、Scheuerlein らによる「Method for Using Two Data Busses for Memory Array Block Selection 」という米国特許出願（代理人整理番号０２３−００５７）（特許文献９）、Scheuerlein らによる「Hierarchical Bit Line Bias Bus for Block Selectable Memory Array」という米国特許出願（代理人整理番号：０２３−００５３）（特許文献１０）、Scheuerlein らによる「Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array 」という米国特許出願（代理人整理番号：０２３−００５８）（特許文献１１）、Scheuerlein らによる「Multi-Use Memory Cell and Memory Array」という米国特許出願（代理人整理番号：１０５１９−１４１）（特許文献１２）、Scheuerlein らによる「Method for Using a Multi-Use Memory Cell and Memory Array 」という米国特許出願（代理人整理番号：１０５１９−１５０）（特許文献１３）、Scheuerlein による「Mixed-Use Memory Array」という米国特許出願（代理人整理番号：１０５１９−１４２）（特許文献１４）、Scheuerlein による「Method for Using a Mixed-Use Memory Array 」という米国特許出願（代理人整理番号：１０５１９−１５１）（特許文献１５）、Scheuerlein らによる「Mixed-Use Memory Array with Different Data States 」という米国特許出願（代理人整理番号：１０５１９−１４９）（特許文献１６）、Scheuerlein らによる「Method for Using a Mixed-Use Memory Array with Different Data States」という米国特許出願（代理人整理番号：１０５１９−１５２）（特許文献１７）、Scheuerlein による「Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１４ＵＳ０）（特許文献１８）、Scheuerlein による「Systems for Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１４ＵＳ１）（特許文献１９）、Scheuerlein らによる「High Bandwidth One Time Field-Programmable Memory 」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１５ＵＳ０）（特許文献２０）、Scheuerlein らによる「Systems for High Bandwidth One Time Field-Programmable Memory 」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１５ＵＳ１）（特許文献２１）、Scheuerlein らによる「Reverse Bias Trim Operations in Non-Volatile Memory 」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１７ＵＳ０）（特許文献２２）、およびScheuerlein らによる「Systems for Reverse Bias Trim Operations in Non-Volatile Memory」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１７ＵＳ１）（特許文献２３）に関連する。これら特許出願のすべては同日付で出願され、本発明の譲受人により所有され、その全体が本願明細書において参照により援用されている。
装置への電力がオフに転換されているときでさえ、不揮発性メモリアレイはデータを維持する。１回限りプログラム可能なアレイでは、各メモリセルは、初期のプログラムされていない状態に形成され、各メモリセルを、プログラムされた状態に変更することができる。この変更は永続的であり、このようなセルを消去することができない。他の種類のメモリでは、メモリセルを消去することができ、何度も書き直すことができる。
各セルが達成できる多数のデータ状態にも、セルを変更することができる。セル内のトランジスタへの所定の印加電圧またはしきい値電圧の下でセルに流れる電流のような検出できるセルの何らかの特性を変更することによりデータ状態を記憶することができる。データ状態は、データ「０」またはデータ「１」のようなセルの区別可能な値である。
消去可能または多状態セルを達成する幾つかの解決策は複雑である。例えば、電荷を記憶し、記憶された電荷の有無または量がトランジスタのしきい値電圧を変更することにより、フローティングゲートおよびＳＯＮＯＳメモリセルは動作する。これらのメモリセルは、現代の集積回路における競争力に必要とされる微小寸法で製造し動作するのに比較的困難である３端子装置である。
他のメモリセルは、カルコゲニドのような比較的エキゾチックな物質の抵抗率を変更することにより動作する。カルコゲニドは、協働するのが困難であり、大部分の半導体製造施設での課題となることがある。
小さい寸法へ容易に縮小される構造内に従来の半導体材料を用いて形成された消去可能または多状態メモリセルを有する不揮発性メモリアレイにより充分な利点を提供する。
米国特許出願第１１／２３７，１６７号 Fasoliらによる「Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders」という米国特許出願 Fasoliらによる「Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders 」という米国特許出願 Scheuerlein らによる「Apparatus for Reading a Multi-Level Passive Element Memory Cell Array 」という米国特許出願 Scheuerlein らによる「Method for Reading a Multi-Level Passive Element Memory Cell Array」という米国特許出願 Scheuerlein らによる「Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array 」という米国特許出願 Scheuerlein らによる「Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array」という米国特許出願 Scheuerlein らによる「Memory Array Incorporating Two Data Busses for Memory Array Block Selection 」という米国特許出願 Scheuerlein らによる「Method for Using Two Data Busses for Memory Array Block Selection 」という米国特許出願 Scheuerlein らによる「Hierarchical Bit Line Bias Bus for Block Selectable Memory Array」という米国特許出願 Scheuerlein らによる「Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array 」という米国特許出願 Scheuerlein らによる「Multi-Use Memory Cell and Memory Array」という米国特許出願 Scheuerlein らによる「Method for Using a Multi‐Use Memory Cell and Memory Array」という米国特許出願 Scheuerlein による「Mixed-Use Memory Array」という米国特許出願 Scheuerlein による「Method for Using a Mixed‐Use Memory Array」という米国特許出願 Scheuerlein らによる「Mixed-Use Memory Array with Different Data States 」という米国特許出願 Scheuerlein らによる「Method for Using a Mixed-Use Memory Array with Different Data States」という米国特許出願 Scheuerlein による「Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願 Scheuerlein による「Systems for Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願 Scheuerlein らによる「High Bandwidth One Time Field-Programmable Memory 」という米国特許出願 Scheuerlein らによる「Systems for High Bandwidth One Time Field-Programmable Memory 」という米国特許出願 Scheuerlein らによる「Reverse Bias Trim Operations in Non-Volatile Memory 」という米国特許出願 Scheuerlein らによる「Systems for Reverse Bias Trim Operations in Non-Volatile Memory」という米国特許出願 米国特許出願第１０／９５５，５４９号 米国特許出願第１１／３９５，９９５号 米国特許出願第１１／１４８，５３０号 米国特許出願第１０／９５４，５１０号 米国特許出願第１０／３２０，４７０号 米国特許出願第１１／０１５，８２４号 米国特許出願第１０／８８３，４１７号 米国特許出願第１０／７２８，４３６号 米国特許出願第１０／８１５，３１２号 米国特許第５，９１５，１６７号 米国特許出願第１１／４４４，９３６号
本発明は特許請求の範囲により定義され、ここでは、特許請求の範囲を制限するものと見なすべきものは何もない。一般的に、本発明は、トリミング可能な抵抗を有するダイオードおよび半導体素子を有する不揮発性メモリセルに関する。
第１の実施形態は、不揮発性メモリセルのデータ状態を変更し、検知する方法を提供し、この方法は、安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を、安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも高い抵抗率を有するステップと、第３の抵抗率状態をメモリセルのデータ状態として検知するステップと、を含み、この方法では、メモリセルは、第１の導体の一部と、第２の導体の一部と、半導体材料を含む切り替え可能なメモリ素子とを含み、切り替え可能なメモリ素子は第１の導体と第２の導体との間に配置される。
本発明の別の態様は、不揮発性メモリセルのデータ状態を変更し、検知する方法を提供し、この方法は、安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を、安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも高い抵抗率を有するステップと、半導体材料を、安定した第３の抵抗率状態から、安定した第４の抵抗率状態へ切り替えるステップであって、第４の抵抗率状態が第３の抵抗率状態よりも低い抵抗率を有するステップと、第４の抵抗率状態をメモリセルのデータ状態として検知するステップとを含み、この方法では、メモリセルは、第１の導体の一部と、第２の導体の一部と、半導体材料を含む切り替え可能なメモリ素子とを含み、切り替え可能なメモリ素子は第１の導体と第２の導体との間に配置される。
本発明の好適な実施形態は、不揮発性メモリセルのデータ状態を変更し検知する方法を提供し、不揮発性メモリセルは、半導体材料を含む多結晶または微結晶半導体接合ダイオードを含み、ダイオードは第１の導体と第２の導体との間に配置され、この方法は、第１の抵抗率状態から第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を第２の抵抗率状態から第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも高い抵抗率を有するステップと、第３の抵抗率状態をメモリセルのデータ状態として検知するステップと、を含む。
本発明の別の好適な実施形態は、再書き込み可能なメモリセルをプログラムし、検知する方法を提供し、この方法は、安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を、安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも低い抵抗率を有するステップと、第３の抵抗率状態をメモリセルのデータ状態として検知するステップと、を含み、この方法では、メモリセルは、第１の導体の一部と、第２の導体の一部と、半導体材料を含む切り替え可能なメモリ素子とを含み、切り替え可能なメモリ素子は第１の導体と第２の導体との間に配置される。
さらなる別の好適な実施形態は、メモリアレイ内の第１のメモリセルおよび第２のメモリセルをプログラムし検知する方法を提供し、第１のメモリセルは第１の下部導体の一部と第１の上部導体の一部とを含み、第２のメモリセルは第２の下部導体の一部と第２の上部導体の一部とを含み、この方法は、第１のメモリセルの第１の下部導体部分と第１の上部導体部分との間に第１の電気パルスを印加して第１のメモリセルを第１のデータ状態に置くステップであって、第１の電気パルスは第１の極性を有するステップと、第１のメモリセルの第１の下部導体部分と第１の上部導体部分との間に読み出し電圧を印加するステップと、読み出し電圧が印加されている間、第１のメモリセルの第１の下部導体部分と第１の上部導体部分との間の第１の読み出し電流を検知するステップであって、第１の読み出し電流が第１のメモリセルの第１のデータ状態に対応するステップと、第２のメモリセルの第２の下部導体部分と第２の上部導体部分との間に第２の電気パルスを印加して第２のメモリセルを第２のデータ状態に置くステップであって、第２の電気パルスは第２の極性を有するステップと、第２のメモリセルの第２の下部導体部分と第２の上部導体部分との間に読み出し電圧を印加するステップと、読み出し電圧が印加されている間、第２のメモリセルの第２の下部導体部分と第２の上部導体部分との間の第２の読み出し電流を検知するステップであって、第２の読み出し電流が第２のメモリセルの第２のデータ状態に対応するステップと、を含み、この方法では、第１の極性は第の２極性の逆であり、第１のデータ状態および第２のデータ状態は、抵抗率切り替え金属酸化物または窒化物の抵抗率状態に対応しない。
本願明細書に説明されている本発明の態様および実施形態の各々を単独で、または互いに組み合わせて用いることができる。
次に、添付図面を参照して好適な態様および実施形態を説明する。
電気パルスを印加することにより、ドープされた多結晶シリコンまたはポリシリコンから形成された抵抗器の抵抗をトリミングして、安定した抵抗状態間に調整することができることは既知である。このようなトリミング可能な抵抗器は集積回路の素子として用いられている。
しかし、不揮発性メモリセルにデータ状態を記憶するのにトリミング可能なポリシリコン抵抗器を用いることは従来にはない。ポリシリコン抵抗器のメモリアレイを製造することは困難となる。大規模なクロスポイントアレイにおいて抵抗器がメモリセルとして用いられる場合、選択されたセルに電圧が印加されると、半分だけ選択されたセルおよび選択されていないセルを介して所望されていない漏洩がアレイ全体にわたって生じる。例えば、図１に関して、選択されたセルＳをセット、リセットまたは検知するためにビット線Ｂとワード線Ａとの間に電圧が印加されると仮定する。電流は、選択されたセルＳに流れるように意図されている。しかし、一部の漏洩電流は、代替パスに、例えば、選択されていないセルＵ１，Ｕ２，Ｕ３を介してビット線Ｂとワード線Ａとの間に流れることがある。多くのこのような代替パスが存在することがある。
ダイオードを含む２端子装置として各メモリセルを形成することにより漏洩電流を著しく減少させることができる。ダイオードは非線形Ｉ−Ｖ特性を有し、これにより、ターンオン電圧未満で微小電流が流れ、ターンオン電圧以上でかなり大きい電流が流れる。一般的に、ダイオードは、他方よりも容易に一方の方向に電流を流す一方向弁として作用する。従って、選択されたセルだけがターンオン電圧以上で順方向電流を受けることができるようにバイアス方式が選択される限り、（図１のＵ１−Ｕ２−Ｕ３スニークパスのような）意図されたものではないパスに沿って生じる漏洩電流を著しく減少させることができる。
Hernerらによる２００４年９月２９日に出願の「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（以後、‘５４９出願と称する）（特許文献２４）は、メモリセルのデータ状態が半導体接合ダイオードの多結晶半導体材料の抵抗率状態に記憶されるモノリシックな３次元メモリアレイについて記述している。この‘５４９出願は、本願明細書において参照により援用されている。このメモリセルは、２つのデータ状態を有する１回限りプログラム可能なセルである。ダイオードは高抵抗率状態に形成されている。プログラミング電圧の印加はダイオードを低抵抗率状態に永続的に変更する。
本発明の実施形態では、適切な電気パルスを印加することにより、ドープされた半導体材料から形成されたメモリ素子、例えば、‘５４９出願の半導体ダイオードは、３つ、４つまたはそれ以上の安定した抵抗率状態を達成することができる。本発明の他の実施形態では、半導体材料を、初期の高抵抗率状態から低抵抗率状態へ変更することができ、その後、適切な電気パルスの印加時に高抵抗率状態へ戻すことができる。２つ以上のデータ状態を有することができ、１回限りプログラム可能または再書き込み可能とすることができるメモリセルを形成するため、これらの実施形態を、独立して、または組み合わせて用いることができる。
前述したように、メモリセル内の導体間にダイオードを含むことは、高密度なクロスポイントメモリアレイの形成を可能にする。本発明の好適な実施形態では、多結晶、非晶質または微結晶半導体メモリ素子はダイオードと直列に形成されるか、または、より好ましくは、ダイオード自体として形成される。
このことに関して、高抵抗率状態から低抵抗率状態への遷移は、セット電流、セット電圧またはセットパルスにより影響されるセット遷移と称される。その一方で、低抵抗率状態から高抵抗率状態への逆遷移は、リセット電流、リセット電圧またはリセットパルスにより影響されるリセット遷移と称される。
好適な１回限りプログラム可能な実施形態では、多結晶半導体ダイオードは誘電性破断アンチヒューズと組み合わされるが、他の実施形態では、アンチヒューズを省くことができる。
図２には、本発明の好適な実施形態に従って形成されたメモリセルを示す。下部導体１２は、導電性材料、例えばタングステンから形成され、第１の方向に延在する。下部導体１２に、障壁および接着層を含めることができる。多結晶半導体ダイオード２は、ｎ形の高濃度にドープされた下部領域４と、意図的にドープされていない真性領域６と、高濃度にドープされた上部領域８とを有するが、このダイオードの方向を逆にすることもできる。このようなダイオードは、方向にかかわらず、ｐ−ｉ−ｎダイオードと称される。幾つかの実施形態では、誘電性破断アンチヒューズ１４が含まれている。同じように上部導体１６を形成することができ、上部導体１６は下部導体１２と同じ材料を有し、第１の方向とは異なる第２の方向に延在する。多結晶半導体ダイオード２は、下部導体１２と上部導体１６との間に垂直に配置されている。多結晶半導体ダイオード２は高抵抗率状態に形成されている。このメモリセルを適切な基板上に、例えば、微結晶シリコンウェハ上に形成することができる。図３には、ダイオード２が下部導体１２と上部導体１６との間に配置されたクロスポイントアレイに形成されたこのような装置のメモリレベルの一部を示す（この図では、アンチヒューズ１４は省かれている）。基板上に複数のメモリレベルを堆積して、高密度のモノリシックな３次元メモリアレイを形成することができる。
このことに関して、意図的にドープされていない半導体材料の領域は真性領域として説明する。しかし、当業者に明らかなように、実際には、真性領域は、低濃度のｐ形またはｎ形ドーパントを含むことがある。ドーパントは隣接する領域から真性領域に拡散することがあり、または、堆積中、先行の堆積からの汚染によりチャンバ内に存在することもある。さらに明らかなように、堆積された（シリコンのような）真性半導体材料は、わずかにｎ形にドープされたかのように真性半導体材料を作用させる欠陥を含むことがある。シリコン、ゲルマニウム、シリコン−ゲルマニウム合金または他の何らかの半導体材料を説明するのに用いる「真性」なる用語の使用は、この領域がいかなるドーパントも含まないこと、または、このような領域が電気的に完璧に中性であることを意味するものではない。
適切な電気パルスを印加することにより、ドープされた多結晶または微結晶半導体材料、例えば、シリコンの抵抗率を安定状態間で変更することができる。好適な実施形態では、順方向バイアス下にあるダイオードを用いてセット遷移を実行するのが有利であり、その一方で、逆バイアス下にあるダイオードを用いてリセット遷移が最も容易に達成され、制御されることが明らかになった。しかし、幾つかの例では、逆バイアス下にあるダイオードを用いてセット遷移を達成することができ、その一方で、順方向バイアス下にあるダイオードを用いてリセット遷移が達成される。
半導体切り替え動作は複雑である。ダイオードの場合、順方向バイアス下にあるダイオードを用いてセット遷移およびリセット遷移の両方が達成された。一般的に、ダイオードを構成する多結晶半導体材料を所定の抵抗率状態から高抵抗率状態へ切り替えるのに充分である、順方向バイアス下にあるダイオードに印加されるリセットパルスは、対応するセットパルスよりも低い振幅であり（対応するセットパルスは、同じポリシリコン半導体材料を、同じ抵抗率状態から低抵抗率状態へ切り替える）、かつ、より長いパルス幅を有する。
逆バイアス下の切り替えは区別可能な動作を示す。逆バイアスの比較的大きい切り替えパルスを受ける、図２に示されているようなポリシリコンｐ−ｉ−ｎダイオードを仮定する。切り替えパルスの印加の後、わずかな読み出しパルス、例えば、２ボルトが印加され、読み出し電圧時にダイオードに流れる（読み出し電流と称される）電流が測定される。その後のパルスにおいて逆バイアス下の切り替えパルスの電圧が増大するにつれて、２ボルト時の、その後の読み出し電流は、図４に示されるように変化する。各切り替えパルスの後に読み出し電圧が印加された場合、切り替えパルスの逆電圧および電流が増大するにつれて、最初、読み出し電流は増大することが分かる。すなわち、半導体材料（この場合、シリコン）の初期遷移のセット方向は、低抵抗率に向かっている。図４の点Ｋで切り替えパルスが特定の逆バイアス電圧、この例では、約−１４．６ボルトに到達した後、リセットが達成され、シリコンの抵抗率が増大するので、読み出し電流は急に降下し始める。セットの向きが逆転され、ダイオードのシリコンがリセット変化し始める切り替え電圧は、例えば、逆バイアス切り替えパルスの印加が開始される場合、ダイオードを構成するシリコンの抵抗率状態に依存して変化する。適切な電圧を選択することにより、ダイオードを構成する半導体材料のセットまたはリセットを逆バイアス下にあるダイオードで達成できることが分かる。
本発明のメモリセルの区別可能なデータ状態は、ダイオードを構成する多結晶または微結晶半導体材料の抵抗率状態に対応し、読み出し電圧が印加されたときに（上部導体１６と下部導体１２との間の）メモリセルに流れる電流を検出することにより識別される。好ましくは、いずれか１つの区別可能なデータ状態と、異なる任意の区別可能なデータ状態との間で流れる電流は少なくとも２倍であり、これにより、状態間の差を容易に検出できるようにする。
１回限りプログラム可能なセルまたは再書き込み可能なメモリセルとしてメモリセルを用いることができ、メモリセルは、２つ、３つ、４つまたはそれ以上の区別可能なデータ状態を有することができる。順方向または逆バイアス下、任意の順序で任意のデータ状態から他の任意のデータ状態へセルを変更することができる。
好適な実施形態の幾つかの例を示す。しかし、当然のことながら、これらの例は、本発明を制限するものではない。ダイオードおよび多結晶または微結晶半導体材料を含む２端子装置をプログラムする他の方法が本発明の範囲に含まれることは当業者にとって明らかである。
１回限りプログラム可能なマルチレベルセル
本発明の好適な実施形態では、多結晶半導体材料から形成されたダイオードと、誘電性破断アンチヒューズとは上部導体と下部導体との間に配置され、直列に配列されている。２端子装置は、１回限りプログラム可能なマルチレベルセルとして用いられ、好適な実施形態では、３つまたは４つの区別可能なデータ状態を有する。
図２に、好適なメモリセルを示す。ダイオード２を多結晶または微結晶半導体材料、例えば、シリコン、ゲルマニウム、またはシリコンおよび／またはゲルマニウムの合金から形成するのが好ましい。ダイオード２がポリシリコンであるのが最も好ましい。この例では、高濃度にドープされた下部領域４はｎ形であり、高濃度にドープされた上部領域８はｐ形であるが、ダイオードの極性を逆にすることもできる。メモリセルは、上部導体の一部、下部導体の一部およびダイオードを含み、上部導体と下部導体との間にはダイオードが配置されている。
形成時、ダイオード２のポリシリコンは高抵抗率状態であり、誘電性破断アンチヒューズ１４はそのままである。図５は、様々な状態のメモリセルの電流を示す確率プロットである。図５に関して、読み出し電圧、例えば２ボルトが（順方向バイアス下にあるダイオード２を用いて）上部導体１６と下部導体１２との間に印加された場合、上部導体１６と下部導体１２との間に流れる読み出し電流は、ナノアンペアの範囲内、例えば、約５ナノアンペア未満にあるのが好ましい。図５のグラフ上の領域Ｖはメモリセルの第１のデータ状態に対応する。アレイ内の幾つかのメモリセルに対して、このセルはセットまたはリセットパルスを受けることはなく、この状態はメモリセルのデータ状態として読み出される。この第１のデータ状態はＶ状態と称される。
好ましくは順方向バイアス下にあるダイオード２を用いて、第１の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約８ボルト〜約１２ボルトの範囲内にあり、例えば、約１０ボルトである。電流は、例えば、約８０〜約２００マイクロアンペアの範囲内にある。パルス幅は、約１００〜約５００ナノ秒の範囲内にあるのが好ましい。この第１の電気パルスは誘電性破断アンチヒューズ１４を破断し、ダイオード２の半導体材料を第１の抵抗率状態から第２の抵抗率状態へ切り替え、第２の状態は第１の状態よりも低い抵抗率を有する。この第２のデータ状態はＰ状態と称され、図５においてこの遷移は「Ｖ→Ｐ」と示されている。２ボルトの読み出し電圧時、上部導体１６と下部導体１２との間に流れる電流は、約１０マイクロアンペアまたはそれ以上である。ダイオード２を構成する半導体材料の抵抗率は、約１，０００〜約２，０００分の１倍に減少される。他の実施形態では、抵抗率の変化は少ないが、任意のデータ状態と他の任意のデータ状態との間で、少なくとも２倍、好ましくは少なくとも３または５倍、より一般的には１００倍またはそれ以上となる。このデータ状態でアレイ内の幾つかのメモリセルは読み出され、さらなるセットまたはリセットパルスを受けない。この第２のデータ状態はＰ状態と称せられる。
好ましくは逆バイアス下にあるダイオード２を用いて、第２の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約−８ボルト〜約−１４ボルトの範囲内にあり、好ましくは約−１０ボルト〜約−１２ボルトの範囲内にあり、好ましくは約−１１ボルトである。電流は、例えば、約８０〜約２００マイクロアンペアの範囲内にある。パルス幅は、例えば、約１００ナノ秒〜約１０マイクロ秒の範囲内にあり、好ましくは、約１００ナノ秒〜約１マイクロ秒の範囲内にあり、最も好ましくは、約２００ナノ秒〜約８００ナノ秒の範囲内にある。この第２の電気パルスはダイオード２の半導体材料を第２の抵抗率状態から第３の抵抗率状態へ切り替え、第３の抵抗率状態は第２の抵抗率状態よりも高い抵抗率を有する。２ボルトの読み出し電圧時に上部導体１６と下部導体１２との間に流れる電流は約１０〜約５００ナノアンペアの範囲内にあり、好ましくは、約１００〜約５００ナノアンペアの範囲内にある。このデータ状態でアレイ内の幾つかのメモリセルは読み出され、さらなるセットまたはリセットパルスを受けない。この第３のデータ状態はＲ状態と称せられ、図５においてこの遷移は、「Ｐ→Ｒ」と示されている。
第４のデータ状態を達成するため、好ましくは順方向バイアス下にあるダイオード２を用いて、第３の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約８ボルト〜約１２ボルトの範囲内にあり、例えば、約１０ボルトであり、電流は約５〜約２０マイクロアンペアの範囲内にある。この第３の電気パルスはダイオード２の半導体材料を第３の抵抗率状態から第４の抵抗率状態へ切り替え、第４の抵抗率状態は第３の抵抗率状態よりも低い抵抗率を有し、好ましくは、第２の抵抗率状態よりも高い抵抗率を有する。２ボルトの読み出し電圧時に上部導体１６と下部導体１２との間に流れる電流は約１．５〜約４．５マイクロアンペアの範囲内にある。このデータ状態でアレイ内の幾つかのメモリセルは読み出され、このデータ状態はＳ状態と称せられ、図５においてこの遷移は、「Ｒ→Ｓ」と示されている。
任意の２つの隣接するデータ状態間で読み出し電圧（例えば、２ボルト）時の電流の差は少なくとも２倍であるのが好ましい。例えば、データ状態Ｒにおける任意のセルの読み出し電流は、データ状態Ｖにおける任意のセルの読み出し電流の少なくとも２倍であるのが好ましく、データ状態Ｓにおける任意のセルの読み出し電流は、データ状態Ｒにおける任意のセルの読み出し電流の少なくとも２倍であるのが好ましく、データ状態Ｐにおけるセルの読み出し電流は、データ状態Ｓにおける任意のセルの読み出し電流の少なくとも２倍であるのが好ましい。例えば、データ状態Ｒにおける読み出し電流をデータ状態Ｖにおける読み出し電流の２倍とすることができ、データ状態Ｓにおける読み出し電流をデータ状態Ｒにおける読み出し電流の２倍とすることができ、データ状態Ｐにおける読み出し電流をデータ状態Ｓにおける読み出し電流の２倍とすることができる。範囲が低く定義された場合、電流の差をかなり大きくすることができる。例えば、Ｖ状態にある最も高い電流のセルは５ナノアンペアの読み出し電流を有することができ、Ｒ状態にある最も低い電流のセルは１００ナノアンペアの読み出し電流を有することができ、電流の差は少なくとも２０倍である。他の範囲を選択することにより、隣接するメモリ状態間での読み出し電流の差を確実に少なくとも３倍とすることができる。
後で説明するように、セットまたはリセットパルスの後、メモリセルが、定義されたデータ状態間ではなく、そのうちの１つのデータ状態にあることを確実にするように繰り返しの読み出し−ベリファイ−書き込み処理を適用することができる。
１つのデータ状態における最も高い電流と、次に高い隣接するデータ状態における最も低い電流との間の差をこれまで説明した。隣接するデータ状態にある大部分のセルにおける読み出し電流の差は依然として大きい。例えば、Ｖ状態にあるメモリセルは１ナノアンペアの読み出し電流を有することができ、Ｒ状態にあるセルは１００ナノアンペアの読み出し電流を有することができ、Ｓ状態にあるセルは２マイクロアンペア（２，０００ナノアンペア）の読み出し電流を有することができ、Ｐ状態にあるセルは２０マイクロアンペアの読み出し電流を有することができる。隣接する各状態におけるこれらの電流は１０倍またはそれ以上異なる。
４つの区別可能なデータ状態を有するメモリセルを説明した。データ状態間の区別を支援するため、４つのデータ状態よりはむしろ３つのデータ状態を選択するのが好ましいことがある。例えば、３状態メモリセルをデータ状態Ｖで形成し、データ状態Ｐにセットし、次に、データ状態Ｒにリセットすることができる。このセルは第４のデータ状態Ｓを有しない。この場合、隣接するデータ状態間、例えば、Ｒデータ状態とＰデータ状態との間の差を著しく大きくすることができる。
前述したようなメモリセルの１回限りプログラム可能なメモリアレイを、前述したようにプログラムすることができ、各セルは、（一実施形態において）３つの区別可能なデータ状態の１つに、または、（代替の実施形態において）４つの区別可能なデータ状態の１つにプログラムされる。これらは一例に過ぎない。これらを３つまたは４つよりも多くの区別可能な抵抗率状態および対応するデータ状態とすることができることは明らかである。
しかし、１回限りプログラム可能なメモリセルのメモリアレイでは、セルを様々にプログラムすることができる。例えば、図６に関して、図２のメモリセルを第１の状態、すなわちＶ状態に形成することができる。好ましくは順方向バイアス下、第１の電気パルスはアンチヒューズ１４を破断し、ダイオードのポリシリコンを第１の抵抗率状態から、第１の抵抗率状態よりも低い第２の抵抗率状態へ切り替え、メモリセルをＰ状態に置き、この場合、Ｐ状態は最も低い抵抗率状態である。好ましくは逆バイアス下、第２の電気パルスは、ダイオードのポリシリコンを第２の抵抗率状態から第３の抵抗率状態へ切り替え、第３の抵抗率状態は第２の抵抗率状態よりも高い抵抗率を有し、メモリセルをＳ状態に置く。好ましくはこの場合も逆バイアス下、第３の電気パルスは、ダイオードのポリシリコンを第３の抵抗率状態から第４の抵抗率状態へ切り替え、第３の抵抗率状態は第２の抵抗率状態よりも高い抵抗率を有し、メモリセルをＲ状態に置く。所定の任意のメモリセルの場合、データ状態、すなわち、Ｖ状態、Ｒ状態、Ｓ状態およびＰ状態のいずれかをメモリセルのデータ状態として読み出すことができる。図６には、各遷移を示す。４つの区別可能な状態を示す。所望に応じて、３つの状態または４つを上回る数の状態とすることができる。
さらに他の実施形態では、各々の連続する電気パルスは、ダイオードの半導体材料を、連続的により低い抵抗率状態に切り替えることができる。図７のように、例えば、メモリセルは最初のＶ状態からＲ状態へ、Ｒ状態からＳ状態へ、そして、Ｓ状態からＰ状態へ進むことができ、各状態に対して、読み出し電流は、前の状態にある読み出し電流の少なくとも２倍であり、各状態は区別可能なデータ状態に対応する。この方式は、アンチヒューズがセルに含まれない場合に最も有利である。この例では、順方向または逆バイアス下でパルスを印加することができる。代替の実施形態では、３つのデータ状態または４つを上回る数のデータ状態とすることができる。
一実施形態では、メモリセルは、図８に示すように、ｐ形の高濃度にドープされた下部領域４と、真性、または低濃度にドープされた中間領域６と、ｎ形の高濃度にドープされた上部領域８とを有するポリシリコンまたは微結晶ダイオード２を含む。前の実施形態でのように、このダイオード２を誘電性破断アンチヒューズと直列に配置することができ、これらダイオード２および誘電性破断アンチヒューズは上部導体と下部導体との間に配置されている。ｐ形の高濃度にドープされた下部領域４をその場で (in situ)ドープすることができ、すなわち、ポリシリコンの堆積中、ホウ素のようなｐ形ドーパントを供給する気体を流し、これにより、ドーパント原子が膜に組み込まれて膜を形成することによりドープすることができる。
図９に関して、このメモリセルがＶ状態で形成され、上部導体１６と下部導体１２との間の電流が２ボルトの読み出し電圧時に約８０ナノアンペア未満であることが分かる。例えば約８ボルトの順方向バイアス下で印加されるのが好ましい第１の電気パルスは、誘電性破断アンチヒューズ１４が存在する場合、誘電性破断アンチヒューズ１４を破断し、ダイオード２のポリシリコンを第１の抵抗率状態から、第１の抵抗率状態よりも低い第２の抵抗率状態へ切り替え、メモリセルをデータ状態Ｐに置く。データ状態Ｐでは、読み出し電圧時に上部導体１６と下部導体１２との間の電流は約１マイクロアンペア〜約４マイクロアンペアの範囲内にある。逆バイアス下で印加されるのが好ましい第２の電気パルスは、ダイオード２のポリシリコンを第２の抵抗率状態から、第１の抵抗率状態よりも低い第３の抵抗率状態へ切り替える。第３の抵抗率状態はデータ状態Ｍに対応する。データ状態Ｍでは、読み出し電圧時に上部導体１６と下部導体１２との間の電流は約１０マイクロアンペアを上回る。前の実施形態でのように、隣接するデータ状態にある任意のセル間（状態Ｖにある最も高い電流のセルと、状態Ｐにある最も低い電流のセルとの間、または、状態Ｐにある最も高い電流のセルと、状態Ｍにある最も低い電流のセルとの間）の電流の差は少なくとも２倍であるのが好ましく、３倍またはそれ以上であるのが好ましい。データ状態Ｖ，ＰまたはＭのいずれかをメモリセルのデータ状態として検出することができる。
図４には、半導体ダイオードが逆バイアスを受ける場合、一般的に、半導体材料は最初に低抵抗率へのセット遷移を生じ、その後、電圧が増大するにつれて、高抵抗率へのリセット遷移を生じることが示されている。この特定のダイオードの場合、ｎ形の高濃度にドープされた上部領域８を用いる、好ましくは、ｐ形ドーパントを用いてその場でドープすることにより形成された高濃度にドープされた下部領域４も用いる、逆バイアス電圧の増加に伴うセット遷移からリセット遷移への切り替えは、ダイオードの他の実施形態でのように突然または急には生じない。このことは、このようなダイオードを用いると、逆バイアス下にあるセット遷移を制御しやすいことを意味する。
再書き込み可能なメモリセル
一連の別の実施形態では、メモリセルは、２つのデータ状態間または３つのデータ状態間で繰り返し可能に切り替えできる再書き込み可能なメモリセルとして動作する。
図１０には、再書き込み可能なメモリセルとして作用することができるメモリセルを示す。このメモリセルは、誘電性破断アンチヒューズが含まれないことを除いて、図２に示されたメモリセルと同じである。大部分の再書き込み可能な実施形態は、メモリセルにアンチヒューズを含まないが、所望に応じて、アンチヒューズを含むことができる。
図１１に関して、最初の好適な実施形態では、メモリセルは高抵抗率状態Ｖに形成され、２Ｖ時の電流は５ナノアンペア以下である。大部分の再書き込み可能な実施形態の場合、最初のＶ状態はメモリセルのデータ状態として動作しない。順方向バイアス下にあるダイオード２を用いるのが好ましい第１の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約８〜約１２ボルトの範囲内にあり、好ましくは約１０ボルトである。この第１の電気パルスはダイオード２の半導体材料を第１の抵抗率状態から第２の抵抗率状態Ｐへ切り替え、第２の状態は第１の状態よりも低い抵抗率を有する。好適な実施形態では、Ｐ状態もメモリセルのデータ状態として動作しない。他の実施形態では、Ｐ状態はメモリセルのデータ状態として動作する。
逆バイアス下にあるダイオード２を用いるのが好ましい第２の電気パルスは、上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約−８〜約−１４ボルトの範囲内にあり、好ましくは、約−９〜約−１３ボルトの範囲内にあり、最も好ましくは、約−１０または約−１１ボルトである。必要とされる電圧は、真性領域の厚さと共に変化する。この第２の電気パルスはダイオード２の半導体材料を第２の抵抗率状態から第３の抵抗率状態Ｒへ切り替え、第３の状態は第２の状態よりも高い抵抗率を有する。好適な実施形態では、Ｒ状態はメモリセルのデータ状態に対応する。
好ましくは順方向バイアス下、第３の電気パルスを上部導体１６と下部導体１２との間に印加することができる。このパルスは、例えば、約５．５〜約９ボルトの範囲内にあり、好ましくは約６．５ボルトであり、電流は約１０〜約２００マイクロアンペアの範囲内にあり、好ましくは、約５０〜約１００マイクロアンペアの範囲内にある。この第３の電気パルスはダイオード２の半導体材料を第３の抵抗率状態Ｒから第４の抵抗率状態Ｓへ切り替え、第４の状態は第３の状態よりも低い抵抗率を有する。好適な実施形態では、Ｓ状態はメモリセルのデータ状態に対応する。
この再書き込み可能な２状態の実施形態では、Ｒ状態およびＳ状態はデータ状態として検知または読み出される。これら２つの状態間でメモリセルを繰り返し切り替えることができる。例えば、逆バイアス下にあるダイオード２を用いるのが好ましい第４の電気パルスは、ダイオードの半導体材料を第４の抵抗率状態Ｓから第５の抵抗率状態Ｒへ切り替え、第５の抵抗率状態Ｒは、第３の抵抗率状態Ｒとほぼ同じである。順方向バイアス下にあるダイオード２を用いるのが好ましい第４の電気パルスは、ダイオードの半導体材料を第５の抵抗率状態Ｒから第６の抵抗率状態Ｓへ切り替え、第６の抵抗率状態Ｓは第４の抵抗率状態Ｓとほぼ同じであるなどとなる。最初のＶ状態および次のＰ状態へメモリセルを戻すのは困難となることがある。従って、再書き込み可能なメモリセルにおいて、これらの状態をデータ状態として用いることができない。最初のＶ状態からＰ状態へセルを切り替える第１の電気パルスと、Ｐ状態からＲ状態へセルを切り替える第２の電気パルスとを、例えば工場またはテスト施設でメモリアレイがエンドユーザに届く前に、または、販売前に販売業者により実行するのが好ましい。他の実施形態では、最初のＶ状態からＰ状態へセルを切り替える第１の電気パルスだけを、メモリアレイがエンドユーザに届く前に実行するのが好ましい。
図１１から分かるように、図に示される例では、上部導体１６と下部導体１２との間に印加された例えば２Ｖの読み出し電圧下で、１つのデータ状態にある任意のセルと、隣接するデータ状態にある任意のセルとの間、この場合、（約１０〜約５００ナノアンペアの範囲内にある）Ｒデータ状態と（約１．５〜約４．５マイクロアンペアの範囲内にある）Ｓデータ状態において流れる電流の差は少なくとも３倍である。各データ状態に対して選択された範囲に依存して、電流の差を２倍、３倍、４倍またはそれ以上とすることができる。
代替の実施形態では、再書き込み可能なメモリセルを３つ以上のデータ状態間で任意の順に切り替えることができる。順方向または逆バイアス下にあるダイオードを用いてセットまたはリセット遷移を実行することができる。
前述した１回限りプログラム可能な実施形態および再書き込み可能な実施形態では、データ状態が、ダイオードを構成する多結晶または微結晶半導体材料の抵抗率状態に対応することに留意すべきである。本発明の譲受人により所有され、本願明細書において参照により援用されている、Hernerらによる２００６年３月３１日に出願の「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願第１１／３９５，９９５号（特許文献２５）において、データ状態は抵抗率切り替え金属酸化物または窒化物の抵抗率状態に対応しない。
逆バイアスセットおよびリセット
これまでに説明された実施形態に従って形成およびプログラムされたメモリセルのアレイでは、セルが逆バイアスで大電圧を受ける任意のステップは、順方向バイアスステップに比較して漏洩電流を減少させた。
図１２に関して、選択されたセルＳにまたがって１０ボルトが順方向バイアスで印加されると仮定する。（用いられるべき実際の電圧は、セルの構造、ドーパントレベル、真性領域の高さなどを含む多くの要因に依存する。すなわち、１０ボルトは一例にすぎない。）ビット線Ｂ０は１０ボルトにセットされ、ワード線Ｗ０は接地点にセットされている。（ビット線Ｂ０を、選択されたセルＳと共有する）半分選択されたセルＦがダイオードのターンオン電圧よりも低く維持することを確実にするため、ワード線Ｗ１は、ビット線Ｂ０の電圧に比較的近いが、これよりも低くセットされている。例えば、０．７ボルトがセルＦにまたがって印加されるようにワード線Ｗ１を９．３ボルトにセットすることができる。（１つだけのセルＦが示されているが、何百、何千またはそれ以上のセルＦが存在しうる。）これに類似して、（ワード線Ｗ０を、選択されたセルＳと共有する）半分選択されたセルＨがダイオードのターンオン電圧よりも低く維持することを確実にするため、ビット線Ｂ１は、ワード線Ｗ０の電圧に比較的近いが、これよりも高くセットされている。例えば、０．７ボルトがセルＨにまたがって印加されるようにビット線Ｂ１を０．７ボルトにセットすることができる（この場合も、何千ものセルＨが存在しうる）。ワード線Ｗ０またはビット線Ｂ０のどちらも、選択されたセルＳと共有しない選択されていないセルＵは−８．６ボルトを受ける。何百万もの選択されていないセルＵが存在しうるので、このことは、アレイ内に著しく漏洩電流を生じさせる。
図１３には、メモリセルにまたがって大きい逆バイアスを、例えばリセットパルスとして印加する有利なバイアス方式を示す。選択されたセルＳにまたがって−１０ボルトが印加されるように、ビット線Ｂ０は−５ボルトにセットされ、ワード線Ｗ０は５ボルトにセットされている。ダイオードは逆バイアス状態にある。ワード線Ｗ１およびビット線Ｂ１を接地点にセットすることは、半分選択されたセルＦ，Ｈの両方に、これらセルの意図しないセットまたはリセットを生じさせないように充分に低い逆バイアスで−５ボルトをかけることになる。逆バイアスのセットまたはリセットは、ダイオードが逆ブレークダウン状態になる電圧時またはその付近で生じるように一般的に思われる。一般的に、この電圧は、−５ボルトよりも高い。
この方式の場合、選択されていないセルＵにまたがっていかなる電圧も存在せず、結果的に、逆漏洩を生じさせない。同日付で出願され、本願明細書で既に援用されている、例えば、Scheuerlein らによる「Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array 」という米国特許出願（代理人整理番号：０２３−００５１）（特許文献６）にさらに詳細に記述されているように、結果として、帯域幅を著しく増大させることができる。
図１３のバイアス方式は、一例に過ぎない。多くの他の方式を用いることができることは明らかである。例えば、ビット線Ｂ０を０ボルトに、ワード線Ｗ０を−１０ボルトに、ビット線Ｂ１およびワード線Ｗ１を−５ボルトにそれぞれセットすることができる。選択されたセルＳ、半分選択されたセルＨ，Ｆ、および、選択されていないセルＵにまたがる電圧は図１３の方式の場合と同じである。別の例では、ビット線Ｂ０は接地点に、ワード線Ｗ０は１０ボルトに、ビット線Ｂ１およびワード線Ｗ１は各々５ボルトにそれぞれセットされる。
繰り返しのセットおよびリセット
ダイオードの半導体材料を１つの抵抗率状態から異なる抵抗率状態へ切り替えるため、従って、２つの区別可能なデータ状態間でメモリセルを切り替えるために適切な電気パルスを印加することについてこれまで説明した。実際には、これらセットおよびリセットステップを繰り返し処理とすることができる。
前述したように、隣接するデータ状態にあって読み出し中に流れる電流の差は少なくとも２倍であるのが好ましい。多くの実施形態では、３倍、５倍、１０倍またはそれ以上で分離された電流範囲をデータ状態ごとに確立するのが好ましい。
図１４に関して、前述したように、データ状態Ｖを２ボルトの読み出し電圧時に５ナノアンペア以下の読み出し電流として、データ状態Ｒを約１０〜約５００ナノアンペアの範囲内にある読み出し電流として、データ状態Ｓを約１．５〜約４．５マイクロアンペアの範囲内にある読み出し電流として、データ状態Ｐを、約１０マイクロアンペアを上回る読み出し電流としてそれぞれ定義することができる。当業者に明らかなように、これらは一例に過ぎない。別の実施形態では、例えば、２ボルトの読み出し電圧時に約５ナノアンペア以下の読み出し電流を用いてデータ状態Ｖを、より低い範囲に定義することができる。実際の読み出し電流はセルの特性、アレイの構造、選択された読み出し電圧、および、多くの他の要因と共に変化する。
１回限りプログラム可能なメモリセルがデータ状態Ｐにあると仮定する。逆バイアスの電気パルスはメモリセルに適用されてセルをデータ状態Ｓへ切り替える。しかし、幾つかの例では、電気パルスの印加の後、読み出し電流は所望の範囲内になく、すなわち、ダイオードの半導体材料の抵抗率状態が、意図されていたよりも高いか低いことがある。例えば、電気パルスの印加の後、メモリセルの読み出し電流が、Ｓ状態の電流範囲とＰ状態の電流範囲との間のＱで示されたグラフ上の点にあると仮定する。
電気パルスが印加されてメモリセルを所望のデータ状態へ切り替えた後、メモリセルを読み出して、所望のデータ状態に達したか否かを決定することができる。所望のデータ状態に達しなかった場合、追加のパルスが印加される。例えば、電流Ｑが検知された場合、追加のリセットパルスが印加されて半導体材料の抵抗率を増大させて、読み出し電流を、Ｓデータ状態に対応する範囲内に減少させる。前述したように、このセットパルスを順方向または逆バイアスに印加することができる。１つ以上の追加のパルスは、最初のパルスよりも高い振幅（電圧または電流）、または長いか短いパルス幅を有することができる。追加のセットパルスの後、セルは再度読み出され、次に、読み出し電流が所望の範囲内に入るまで、必要に応じてセットまたはリセットパルスが印加される。
前述したダイオードを含むメモリセルのような２端子装置では、セットまたはリセットをベリファイし、必要に応じて調整するのに読み出すことが特に有利である。ダイオードにまたがって高逆バイアスを印加することはダイオードを損傷することがある。従って、逆バイアス下のダイオードを用いてセットまたはリセットを実行する場合、逆バイアス電圧を最小限に抑えることは有利である。
製造に関して考慮すべき事項
Hernerらによる２００６年６月８日に出願の「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献２６）、およびHernerによる２００４年９月２９日に出願の「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献２７）には、適切なケイ化物に隣接するポリシリコンの結晶化がポリシリコンの特性に影響を及ぼすことについて記述されている。これら特許出願は、本発明の譲受人により所有され、本願明細書において参照により援用されている。コバルトケイ化物およびチタンケイ化物のような特定の金属ケイ化物は、シリコンの格子構造にほぼ同じである格子構造を有する。これらケイ化物の１つと接触して非晶質または微結晶シリコンが結晶化される場合、ケイ化物の結晶格子は、結晶化中、シリコンにテンプレートを与える。結果として生じたポリシリコンは高度に秩序化され、その欠陥は比較的低い。この高品質のポリシリコンは、導電率を向上するドーパントでドープされた場合、形成時に比較的高い導電性を有する。
これとは対照的に、良好な格子整合を有するケイ化物を有するシリコンに接触しないで、例えば、著しい格子不整合を有する二酸化ケイ素および窒化チタンのような材料だけと接触して、非晶質または微結晶シリコン材料が結晶化される場合、結果として生じたポリシリコンはさらに多くの欠陥を有し、このようにして結晶化されたドープされたポリシリコンは、形成時にかなり少ない導電性を有する。
本発明の複数の態様では、ダイオードを形成する半導体材料は、２つ以上の抵抗率状態間で切り替えられて、所定の読み出し電圧時にダイオードに流れる電流を変更し、異なる電流（および抵抗率状態）は区別可能なデータ状態に対応する。ケイ化物または結晶化テンプレートを与えない類似の材料と隣接して結晶化されなかった高欠陥のシリコン（または、ゲルマニウムまたはシリコン−ゲルマニウム合金のような他の適切な半導体材料）より形成されたダイオードは最も有利な切り替え動作を呈することが分かった。
特定の理論のいずれによっても制約されることを望まない場合、観測された抵抗率の変化の陰で、しきい値振幅を上回るセットパルスがドーパント原子を、不活性である結晶粒界から、半導体材料の導電率を増大させ抵抗を低下させる結晶の本体へ移動させる１つの可能な機構があると考えられる。これとは対照的に、リセットパルスはドーパント原子を、導電率を低下させ抵抗を増大させる結晶粒界へ戻すことができる。しかし、その上、またはその代わりに、多結晶材料の秩序度の増大および減少のような他の機構が動作していることがある。
適切なケイ化物に隣接して結晶化された極めて低い欠陥のシリコンの抵抗率状態を、半導体材料が高水準の欠陥を有する場合よりも容易に切り替えることができないことが分かった。欠陥の存在、または、多数の結晶粒界の存在は、容易な切り替えを可能にすることがある。好適な実施形態では、ダイオードを形成する多結晶または微結晶材料は、わずかな格子不整合を有する材料に隣接して結晶化されない。わずかな格子不整合は、例えば、約３％以下の格子不整合である。
切り替え動作を真性領域の変化に集中させることができる証拠が示された。切り替え動作は、抵抗器およびｐ−ｎダイオードにも観測され、ｐ−ｉ−ｎダイオードに限定されないが、ｐ−ｉ−ｎダイオードの使用は特に有利であると考えられる。これまで説明した実施形態には、ｐ−ｉ−ｎダイオードが含まれる。しかし、他の実施形態では、その代わりにダイオードを、ほとんどまたは全く真性領域を有しないｐ−ｎダイオードとすることができる。
本発明の好適な実施形態の製造について説明する詳細な例を示す。放棄して以後、本願明細書において参照により援用されている、Hernerらによる２００２年１２月１９日に出願の「An Improved Method for Making High Density Nonvolatile Memory 」という米国特許出願第１０／３２０，４７０号（特許文献２８）からの製造の詳細は、‘５４９出願からの情報と同様に、これら実施形態のダイオードの形成に有用である。本発明の譲受人に譲渡され、本願明細書において参照により援用されている、Hernerらによる２００４年１２月１７日に出願の「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」という米国特許出願第１１／０１５，８２４号（特許文献２９）からも有用な情報を導き出すことができる。本発明をあいまいにすることを回避するため、これら特許出願からの詳細のすべてが含まれるとは限らないが、当然のことながら、これら特許出願からのいかなる情報をも排除するものではない。
例
単一メモリレベルの製造を詳細に説明する。さらなるメモリレベルを堆積することができ、各々は、それぞれのメモリレベルよりも下にあるメモリレベルの上にモノリシック的に形成される。この実施形態では、多結晶半導体ダイオードは、切り替え可能なメモリ素子として動作する。
図１５ａに関して、メモリの形成は基板１００から開始する。この基板１００を、当該技術分野で既知であるような任意の半導体基板、例えば、微結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボンのようなＩＶ−ＩＶ化合物、III −Ｖ化合物、II−ＶII化合物、このような基板上のエピタキシャル層、または他の任意の半導体材料とすることができる。基板は、基板内に製造された集積回路を含むことができる。
基板１００上に絶縁層１０２を形成する。絶縁層１０２を、酸化ケイ素、窒化ケイ素、高誘電膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜または他の任意の適切な絶縁材料とすることができる。
基板および絶縁体上に第１の導体２００を形成する。導電層１０６が絶縁層１０２に接着するのに役立つように絶縁層１０２と導電層１０６との間に接着層１０４を含めることができる。覆っている導電層がタングステンである場合、接着層１０４として窒化チタンが好ましい。
堆積すべき次の層は導電層１０６である。導電層１０６は、タングステンのような、当該技術分野において既知である任意の導電材料、または、タンタル、チタン、銅、コバルトまたはそれらの合金を含む他の材料を含むことができる。
導体レールを形成するすべての層が堆積された後、任意の適切なマスキングおよびエッチング処理を用いて、これら層をパターン形成し、エッチングして、図１５ａに断面図で示される、ほぼ同一平面上にあるほぼ平行な導体２００を形成する。一実施形態では、標準の処理技術を用いて、フォトレジストを堆積し、フォトリソグラフィによりパターン形成し、層をエッチングし、次にフォトレジストを除去する。代わりにダマシン法により導体２００を形成することもできる。
次に、導体レール２００上および導体レール２００間に誘電材料１０８を堆積する。誘電材料１０８を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、誘電材料１０８として二酸化ケイ素が用いられる。
最後に、誘電材料１０８により分離された導体レール２００の上部を露出し、ほぼ平面の表面１０９を残すように導体レール２００の上部上で余分な誘電材料１０８を除去する。図１５ａには、結果として生じた構造体を示す。平面の表面１０９を形成するように、誘電体の過剰充填をこのように除去することは、化学的機械的平坦化（ＣＭＰ）またはエッチバックのような、当該技術分野で既知である任意の処理により実行することができる。有利に用いることができるエッチバック技術が、Raghuramらによる２００４年６月３０日に出願の「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献３０）に記述されている。この特許出願は、本願明細書において参照により援用されている。この段階で、複数のほぼ平行な第１の導体は基板１００上に第１の高さで形成された。
次に、図１５ｂに関して、完成した導体レール２００上に垂直支柱が形成される。（紙面を節約するため、図１５ｂにおいて基板１００は示されていないが、基板１００の存在は想定される。）導体レールの平坦化の後、障壁層１１０を第１の層として堆積するのが好ましい。窒化タングステン、窒化タンタル、窒化チタンまたはこれらの材料の組み合わせを含む任意の適切な材料を障壁層内に用いることができる。好適な実施形態では、窒化チタンが障壁層として用いられる。障壁層が窒化チタンである場合、前述した接着層と同じように障壁層を堆積することができる。
支柱内にパターン形成される次の半導体材料を堆積する。半導体材料をシリコン、ゲルマニウム、シリコン−ゲルマニウム合金、または他の適切な半導体または半導体合金とすることができる。説明を簡単にするため、シリコンとして半導体材料を説明するが、当然のことながら、当業者は、代わりに他の適切な材料のいずれをも選択することができる。
好適な実施形態では、支柱は半導体接合ダイオードを含む。本願明細書で用いられる接合ダイオードなる用語は、２端子電極を有し、一方の電極においてｐ形であり、他方の電極においてｎ形である半導体材料から製造され、非オーミック伝導性を有する半導体装置を意味する。一例として、ツェナーダイオードのような、接点にｐ形半導体材料およびｎ形半導体材料を有するｐ−ｎダイオードおよびｎ−ｐダイオード、および、（ドープされていない）真性半導体材料がｐ形半導体材料とｎ形半導体材料との間に挿入されたｐ−ｉ−ｎダイオードが挙げられる。
下部の高濃度にドープされた領域１１２を、当該技術分野で既知である任意の堆積およびドープ方法により形成することができる。シリコンを堆積し、次にドープすることができるが、シリコンの堆積中、ｎ形ドーパント原子、例えばリンを供給するドナーガスを流すことによりその場でドープするのが好ましい。高濃度にドープされた領域１１２の厚さは、約１００〜約８００オングストロームの範囲内にあるのが好ましい。
当該技術分野において既知である任意の方法により真性層１１４を形成することができる。層１１４を、シリコン、ゲルマニウム、または、シリコンまたはゲルマニウムの任意の合金とすることができ、層１１４は、約１，１００〜約３，３００オングストロームの範囲内にあり、好ましくは約２，０００オングストロームである厚さを有する。
図１５ｂに関して、堆積されたばかりの半導体層１１４，１１２を、それらの下にある障壁層１１０と一緒にパターン形成し、エッチングして支柱３００を形成する。各支柱３００が導体２００の上部上に形成されるように、支柱３００は、下にある導体２００とほぼ同じピッチと、ほぼ同じ幅とを有する必要がある。多少の不整合を許容することができる。
任意の適切なマスキングおよびエッチング処理を用いて支柱３００を形成することができる。例えば、フォトレジストを堆積し、標準のフォトリソグラフィ技術を用いてパターン形成し、かつエッチングし、次にフォトレジストを除去することができる。あるいは、上面に下部反射防止膜（ＢＡＲＣ）を有する半導体層の積層体の上部上に、他の何らかの材料、例えば二酸化ケイ素のハードマスクを形成し、次に、パターン形成し、エッチングすることができる。これに類似して、誘電性反射防止膜（ＤＡＲＣ）をハードマスクとして用いることもできる。
本発明の譲受人により所有され、本願明細書において援用されている、Chenによる２００３年１２月５日に出願の「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献３１）、またはChenによる２００４年４月１日に出願の「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献３２）に記述されたフォトリソグラフィ技術を、本発明に従ってメモリアレイを形成するのに用いられる任意のフォトリソグラフィステップを実行するのに有利に用いることができる。
半導体支柱３００間の空隙を充填するように半導体支柱３００上および半導体支柱３００間に誘電材料１０８を堆積する。誘電材料１０８を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、絶縁材料として二酸化ケイ素が用いられる。
次に、誘電材料１０８により分離された支柱３００の上部を露出し、ほぼ平面の表面を残すように支柱３００の上面上の誘電材料を除去する。誘電体の過剰充填をこのように除去することは、ＣＭＰまたはエッチバックのような、当該技術分野で既知である任意の処理により実行することができる。ＣＭＰまたはエッチバックの後、イオン注入を実行して、ｐ形の高濃度にドープされた上部領域１１６を形成する。ｐ形ドーパントをホウ素またはＢＣｌ3とするのが好ましい。この注入ステップはダイオード１１１の形成を完成する。結果として生じた構造体を図１５ｂに示す。形成されたばかりのダイオードでは、下部の高濃度にドープされた領域１１２はｎ形であり、その一方で、高濃度にドープされた領域１１６はｐ形である。極性を逆にすることができることは明らかである。
図１５ｃに関して、次に、高濃度にドープされた領域１１６の各々の上面上に誘電性破断アンチヒューズ層１１８を形成する。アンチヒューズ１１８を、その下にあるシリコンを例えば約６００度で高速熱アニールにおいて酸化させることにより形成された二酸化ケイ素層とするのが好ましい。アンチヒューズ１１８の厚さを約２０オングストロームとすることができる。あるいは、アンチヒューズ１１８を堆積することができる。
下部導体２００と同じように、例えば、窒化チタンとするのが好ましい接着層１２０と、タングステンとするのが好ましい導電層１２２とを堆積することにより上部導体４００を形成することができる。次に、任意の適切なマスキングおよびエッチング技術を用いて導電層１２２および接着層１２０をパターン形成し、エッチングして、図１５ｃの左から右へページ全体にわたって延在するように示される、ほぼ同一平面上にあるほぼ平行な導体４００を形成する。好適な実施形態では、標準の処理技術を用いて、フォトレジストを堆積し、フォトリソグラフィによりパターン形成し、かつ層をエッチングし、次にフォトレジストを除去する。
次に、導体レール４００上および導体レール４００間に誘電材料（図示せず）を堆積する。誘電材料を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、この誘電材料として酸化ケイ素が用いられる。
第１のメモリレベルの形成を説明した。この第１のメモリレベル上にさらなるメモリレベルを形成してモノリシックな３次元メモリアレイを形成することができる。幾つかの実施形態では、メモリレベル間で導体を共有することができる。すなわち、上部導体４００は次のメモリレベルの下部導体として動作する。他の実施形態では、図１５ｃの第１のメモリレベル上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、導体が共有されることなしに、この平坦化レベル間誘電体上に第２のメモリレベルの構築を開始する。
モノリシックな３次元メモリアレイとは、介在する基板なしに複数のメモリレベルがウェハのような単一基板上に形成されたメモリアレイのことである。１つのメモリレベルを形成する層を１つ以上の既存のレベルの層上に直接堆積または成長させることができる。これとは対照的に、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献３３）でのように、積層されたメモリは、分離した基板上にメモリレベルを形成し、メモリレベルを互いの上に接着することにより構成されている。基板を薄くするか、または、結合前にメモリレベルから除去することができるが、分離した基板上にメモリレベルが最初に形成されるので、このようなメモリは本当のモノリシックな３次元メモリアレイではない。
基板上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板上に第１の高さで形成された第１のメモリレベルと、第１の高さとは異なる第２の高さで形成された第２のメモリレベルとを含む。このようなマルチレベルアレイ内の基板上に３つ、４つ、８つまたは任意数のメモリレベルを形成することができる。
ダマシン構造を用いて導体が形成される類似のアレイを形成する代替の方法が、Radigan らによる２００６年５月３１日に出願の「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献３４）に記述されている。この特許出願は、本発明の譲受人に譲渡され、本願明細書において参照により援用されている。Radigan らによる方法を代わりに用いて、本発明に従ってアレイを形成することができる。
代替の実施形態
既に説明された実施形態に加えて、多結晶または微結晶半導体材料の抵抗率状態に記憶されたデータ状態を有するメモリセルに対する多くの代替の実施形態が可能であり、本発明の範囲に含まれる。少数の他の可能な実施形態について説明するが、この説明はすべてを網羅することができず、包括的なものではない。
図１６には、ダイオード１１１と直列に形成された切り替え可能なメモリ素子１１７を示す。切り替え可能なメモリ素子１１７は、前述したように電気パルスを用いて抵抗率状態間で切り替えられる半導体材料から形成されている。ダイオードの半導体材料が極めて少ない欠陥であり、ほとんどまたは全く切り替え動作を呈しないように、前述したように結晶化テンプレートを与えるコバルトケイ化物のようなケイ化物に隣接してダイオードを結晶化するのが好ましい。切り替え可能なメモリ素子１１７をドープするのが好ましく、上部の高濃度にドープされた領域１１６と同じ導電形にドープする必要がある。この装置を製造する方法が、‘１６７出願に記述されている。
詳細な製造方法を本願明細書で説明してきたが、同様の構造を形成する任意の他の方法を用いることもでき、その一方で、これらの結果を本発明の範囲に含むことも可能である。
前述した詳細な説明は、本発明が取ることができる多くの形態のほんのわずかを説明したにすぎない。このため、この詳細な説明は例示であって、本発明はこれらに限定されるものではない。すべての等価物を含む特許請求の範囲のみが本発明の範囲を定義する。
メモリアレイにおいてメモリセル間に電気的分離を必要とすることを示す回路図である。 本発明の好適な実施形態に従って形成された多状態または再書き込み可能なメモリセルを示す斜視図である。 図２のメモリセルを含むメモリレベルの一部を示す斜視図である。 ダイオードにまたがる逆バイアスの電圧が増大するにつれて、本発明のメモリセルに対する読み出し電流の変化を示すグラフである。 Ｖ状態からＰ状態へ、Ｐ状態からＲ状態へ、そして、Ｒ状態からＳ状態へ変更されたメモリセルを示す確率プロットである。 Ｖ状態からＰ状態へ、Ｐ状態からＳ状態へ、そして、Ｓ状態からＲ状態へ変更されたメモリセルを示す確率プロットである。 Ｖ状態からＲ状態へ、Ｒ状態からＳ状態へ、そして、Ｓ状態からＰ状態へ変更されたメモリセルを示す確率プロットである。 本発明の実施形態に用いることができる垂直に方向付けられたｐ−ｉ−ｐダイオードを示す斜視図である。 Ｖ状態からＰ状態へ、そして、Ｐ状態からＭ状態へ変更されたメモリセルを示す確率プロットである。 本発明の好適な実施形態に従って形成された多状態または再書き込み可能なメモリセルを示す斜視図である。 Ｖ状態からＰ状態へ、Ｐ状態からＲ状態へ、そして、Ｒ状態からＳ状態へ変更され、次に、Ｓ状態とＲ状態との間で繰り返し変更されたメモリセルを示す確率プロットである。 順方向バイアスにＳセルをバイアスするバイアス方式を示す回路図である。 逆バイアスにＳセルをバイアスするバイアス方式を示す回路図である。 セルをあるデータ状態に移す繰り返しの読み出し−ベリファイ−書き込みサイクルを示す図である。 本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。 本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。 本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。 本発明の代替の実施形態に用いることができるダイオードおよび抵抗性切り替え素子を示す断面図である。

Claims (16)

  1. 不揮発性メモリセルのデータ状態を変更し、検知する方法であって、
    安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、前記第２の抵抗率状態が前記第１の抵抗率状態よりも低い抵抗率を有するステップと、
    前記半導体材料を、前記安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、前記第３の抵抗率状態が前記第２の抵抗率状態よりも高い抵抗率を有するステップと、
    前記第３の抵抗率状態を前記メモリセルのデータ状態として検知するステップと、を含み、
    前記メモリセルは、第１の導体の一部と、第２の導体の一部と、前記半導体材料を含む切り替え可能なメモリ素子とを含み、前記切り替え可能なメモリ素子は前記第１の導体と前記第２の導体との間に配置される方法。
  2. 請求項１記載の方法において、
    前記第１の抵抗率状態と前記第３の抵抗率状態との間の抵抗率の差は、少なくとも２倍である方法。
  3. 請求項１記載の方法において、
    前記第１の抵抗率状態と前記第３の抵抗率状態との間の抵抗率の差は、少なくとも５倍である方法。
  4. 請求項１記載の方法において、
    前記半導体材料は、シリコンまたはシリコン合金、ゲルマニウム、またはゲルマニウム合金である方法。
  5. 請求項１記載の方法において、
    前記半導体材料の少なくとも一部は、ｐ形またはｎ形ドーパントでドープされる方法。
  6. 請求項１記載の方法において、
    前記第２の導体は前記第１の導体上に配置され、前記切り替え可能なメモリ素子は前記第１の導体と前記第２の導体との間に垂直に配置される方法。
  7. 請求項１記載の方法において、
    前記メモリセルはダイオードをさらに含み、前記ダイオードは前記第１の導体と前記第２の導体との間に配置される方法。
  8. 請求項７記載の方法において、
    前記切り替え可能なメモリ素子は、前記ダイオードと直列に接続される方法。
  9. 請求項７記載の方法において、
    前記切り替え可能なメモリ素子は前記ダイオードを含み、前記ダイオードは前記半導体材料を含む方法。
  10. 請求項９記載の方法において、
    前記ダイオードは、垂直に方向付けられた半導体接合ダイオードである方法。
  11. 請求項１０記載の方法において、
    前記ダイオードは、ｐ−ｉ−ｎダイオードである方法。
  12. 請求項１０記載の方法において、
    前記ダイオードは、ｐ−ｎダイオードである方法。
  13. 請求項９記載の方法において、
    前記半導体材料は、多結晶または微結晶である方法。
  14. 請求項１記載の方法において、
    前記第１の抵抗率状態から前記第２の抵抗率状態へ切り替えるステップは、第１の振幅および第１の極性を有する第１の電気パルスを前記切り替え可能なメモリ素子に印加することにより達成される方法。
  15. 請求項１４記載の方法において、
    前記第２の抵抗率状態から前記第３の抵抗率状態へ切り替えるステップは、第２の振幅および第２の極性を有する第２の電気パルスを印加することにより達成され、前記第２の極性は前記第１の極性の逆である方法。
  16. 請求項１記載の方法において、
    前記不揮発性メモリセルはモノリシックな３次元メモリアレイの第１のメモリレベル内に存在し、前記第１のメモリレベルは基板上にモノリシック的に形成され、少なくとも第２のメモリレベルは前記第１のメモリレベル上にモノリシック的に形成される方法。
JP2008533629A 2005-09-28 2006-09-27 トリミング可能な抵抗を有する切り替え可能な半導体メモリ素子を含むメモリセルを用いる方法 Pending JP2009510664A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/237,167 US7800932B2 (en) 2005-09-28 2005-09-28 Memory cell comprising switchable semiconductor memory element with trimmable resistance
US11/496,986 US7800933B2 (en) 2005-09-28 2006-07-31 Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
PCT/US2006/037963 WO2007038709A1 (en) 2005-09-28 2006-09-27 Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance

Publications (1)

Publication Number Publication Date
JP2009510664A true JP2009510664A (ja) 2009-03-12

Family

ID=37628487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008533629A Pending JP2009510664A (ja) 2005-09-28 2006-09-27 トリミング可能な抵抗を有する切り替え可能な半導体メモリ素子を含むメモリセルを用いる方法

Country Status (8)

Country Link
US (1) US7800933B2 (ja)
EP (1) EP1929525B1 (ja)
JP (1) JP2009510664A (ja)
KR (1) KR101256967B1 (ja)
AT (1) ATE492905T1 (ja)
DE (1) DE602006019113D1 (ja)
TW (1) TWI309081B (ja)
WO (1) WO2007038709A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508360A (ja) * 2007-12-27 2011-03-10 サンディスク スリーディー，エルエルシー 金属酸化物を使用する大容量ワンタイムプログラマブルメモリセル
JP2013515330A (ja) * 2009-12-21 2013-05-02 サンディスク スリーディー，エルエルシー マルチレベル・ライトワンス・メモリ・セルを備える書き換え可能メモリデバイス

Families Citing this family (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179079B (zh) * 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
US20070164388A1 (en) * 2002-12-19 2007-07-19 Sandisk 3D Llc Memory cell comprising a diode fabricated in a low resistivity, programmed state
US7618850B2 (en) * 2002-12-19 2009-11-17 Sandisk 3D Llc Method of making a diode read/write memory cell in a programmed state
US7767499B2 (en) * 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
US7660181B2 (en) * 2002-12-19 2010-02-09 Sandisk 3D Llc Method of making non-volatile memory cell with embedded antifuse
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US8008700B2 (en) * 2002-12-19 2011-08-30 Sandisk 3D Llc Non-volatile memory cell with embedded antifuse
US7682920B2 (en) * 2003-12-03 2010-03-23 Sandisk 3D Llc Method for making a p-i-n diode crystallized adjacent to a silicide in series with a dielectric antifuse
US8018024B2 (en) 2003-12-03 2011-09-13 Sandisk 3D Llc P-i-n diode crystallized adjacent to a silicide in series with a dielectric antifuse
US7812404B2 (en) 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US7800934B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Programming methods to increase window for reverse write 3D cell
US7816659B2 (en) * 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
US7834338B2 (en) * 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US7875871B2 (en) 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
US7829875B2 (en) * 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7808810B2 (en) * 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7554832B2 (en) * 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7463546B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Method for using a passive element memory array incorporating reversible polarity word line and bit line decoders
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7486587B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Dual data-dependent busses for coupling read/write circuits to a memory array
US7492630B2 (en) * 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7522448B2 (en) * 2006-07-31 2009-04-21 Sandisk 3D Llc Controlled pulse operations in non-volatile memory
US7542337B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US7542338B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US7495947B2 (en) * 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US7719874B2 (en) * 2006-07-31 2010-05-18 Sandisk 3D Llc Systems for controlled pulse operations in non-volatile memory
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7499366B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7499355B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc High bandwidth one time field-programmable memory
US7499304B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Systems for high bandwidth one time field-programmable memory
US7524722B2 (en) * 2006-10-12 2009-04-28 Macronix International Co., Ltd. Resistance type memory device and fabricating method and operating method thereof
US7542370B2 (en) * 2006-12-31 2009-06-02 Sandisk 3D Llc Reversible polarity decoder circuit
US7495500B2 (en) * 2006-12-31 2009-02-24 Sandisk 3D Llc Method for using a multiple polarity reversible charge pump circuit
US7525869B2 (en) * 2006-12-31 2009-04-28 Sandisk 3D Llc Method for using a reversible polarity decoder circuit
US7477093B2 (en) * 2006-12-31 2009-01-13 Sandisk 3D Llc Multiple polarity reversible charge pump circuit
US7888200B2 (en) 2007-01-31 2011-02-15 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7868388B2 (en) * 2007-01-31 2011-01-11 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7586773B2 (en) * 2007-03-27 2009-09-08 Sandisk 3D Llc Large array of upward pointing p-i-n diodes having large and uniform current
US7667999B2 (en) 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
US7982209B2 (en) 2007-03-27 2011-07-19 Sandisk 3D Llc Memory cell comprising a carbon nanotube fabric element and a steering element
US7554406B2 (en) 2007-03-31 2009-06-30 Sandisk 3D Llc Spatially distributed amplifier circuit
US7558140B2 (en) * 2007-03-31 2009-07-07 Sandisk 3D Llc Method for using a spatially distributed amplifier circuit
US7859036B2 (en) 2007-04-05 2010-12-28 Micron Technology, Inc. Memory devices having electrodes comprising nanowires, systems including same and methods of forming same
US7830697B2 (en) * 2007-06-25 2010-11-09 Sandisk 3D Llc High forward current diodes for reverse write 3D cell
US8102694B2 (en) * 2007-06-25 2012-01-24 Sandisk 3D Llc Nonvolatile memory device containing carbon or nitrogen doped diode
US8072791B2 (en) * 2007-06-25 2011-12-06 Sandisk 3D Llc Method of making nonvolatile memory device containing carbon or nitrogen doped diode
US7684226B2 (en) * 2007-06-25 2010-03-23 Sandisk 3D Llc Method of making high forward current diodes for reverse write 3D cell
US20090003083A1 (en) * 2007-06-28 2009-01-01 Sandisk 3D Llc Memory cell with voltage modulated sidewall poly resistor
US7701746B2 (en) * 2007-06-28 2010-04-20 Sandisk 3D, Llc Method of making memory cell with voltage modulated sidewall poly resistor
US20090104756A1 (en) * 2007-06-29 2009-04-23 Tanmay Kumar Method to form a rewriteable memory cell comprising a diode and a resistivity-switching grown oxide
US7846785B2 (en) * 2007-06-29 2010-12-07 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7759666B2 (en) * 2007-06-29 2010-07-20 Sandisk 3D Llc 3D R/W cell with reduced reverse leakage
US7902537B2 (en) * 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US7800939B2 (en) * 2007-06-29 2010-09-21 Sandisk 3D Llc Method of making 3D R/W cell with reduced reverse leakage
US7824956B2 (en) * 2007-06-29 2010-11-02 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US8233308B2 (en) * 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7846782B2 (en) 2007-09-28 2010-12-07 Sandisk 3D Llc Diode array and method of making thereof
US20090086521A1 (en) * 2007-09-28 2009-04-02 Herner S Brad Multiple antifuse memory cells and methods to form, program, and sense the same
US8349663B2 (en) * 2007-09-28 2013-01-08 Sandisk 3D Llc Vertical diode based memory cells having a lowered programming voltage and methods of forming the same
US7706177B2 (en) 2007-12-28 2010-04-27 Sandisk 3D Llc Method of programming cross-point diode memory array
US7764534B2 (en) * 2007-12-28 2010-07-27 Sandisk 3D Llc Two terminal nonvolatile memory using gate controlled diode elements
US20090166610A1 (en) * 2007-12-31 2009-07-02 April Schricker Memory cell with planarized carbon nanotube layer and methods of forming the same
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
US7713818B2 (en) * 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US7961494B2 (en) 2008-04-11 2011-06-14 Sandisk 3D Llc Non-volatile multi-level re-writable memory cell incorporating a diode in series with multiple resistors and method for writing same
US8084366B2 (en) * 2008-04-11 2011-12-27 Sandisk 3D Llc Modified DARC stack for resist patterning
US8450835B2 (en) * 2008-04-29 2013-05-28 Sandisk 3D Llc Reverse leakage reduction and vertical height shrinking of diode with halo doping
US7944728B2 (en) * 2008-12-19 2011-05-17 Sandisk 3D Llc Programming a memory cell with a diode in series by applying reverse bias
US7732235B2 (en) 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US8008213B2 (en) * 2008-09-30 2011-08-30 Sandisk 3D Llc Self-assembly process for memory array
US8076056B2 (en) * 2008-10-06 2011-12-13 Sandisk 3D Llc Method of making sub-resolution pillar structures using undercutting technique
US8080443B2 (en) * 2008-10-27 2011-12-20 Sandisk 3D Llc Method of making pillars using photoresist spacer mask
US8114765B2 (en) * 2008-12-31 2012-02-14 Sandisk 3D Llc Methods for increased array feature density
US7846756B2 (en) * 2008-12-31 2010-12-07 Sandisk 3D Llc Nanoimprint enhanced resist spacer patterning method
US8084347B2 (en) 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
WO2011004448A1 (ja) * 2009-07-06 2011-01-13 株式会社日立製作所 半導体記憶装置およびその製造方法
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
US8213243B2 (en) 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US7923305B1 (en) 2010-01-12 2011-04-12 Sandisk 3D Llc Patterning method for high density pillar structures
US8026178B2 (en) 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
US8097498B2 (en) 2010-01-25 2012-01-17 Sandisk 3D Llc Damascene method of making a nonvolatile memory device
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US8854859B2 (en) 2010-08-20 2014-10-07 Shine C. Chung Programmably reversible resistive device cells using CMOS logic processes
US8804398B2 (en) 2010-08-20 2014-08-12 Shine C. Chung Reversible resistive memory using diodes formed in CMOS processes as program selectors
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
US8923085B2 (en) 2010-11-03 2014-12-30 Shine C. Chung Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
TWI478168B (zh) 2010-12-08 2015-03-21 Chien Shine Chung 反熔絲記憶體及電子系統
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9053766B2 (en) 2011-03-03 2015-06-09 Sandisk 3D, Llc Three dimensional memory system with intelligent select circuit
US8374051B2 (en) 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US8553476B2 (en) 2011-03-03 2013-10-08 Sandisk 3D Llc Three dimensional memory system with page of data across word lines
US8699293B2 (en) 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
TWI506627B (zh) 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
US20130058158A1 (en) 2011-09-01 2013-03-07 Micron Technology, Inc. Method, system, and device for l-shaped memory component
US8599599B2 (en) 2011-09-01 2013-12-03 Micron Technology, Inc. Method, system, and device for phase change memory switch wall cell with approximately horizontal electrode contact
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
US8879299B2 (en) 2011-10-17 2014-11-04 Sandisk 3D Llc Non-volatile memory cell containing an in-cell resistor
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US8912576B2 (en) 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8710481B2 (en) 2012-01-23 2014-04-29 Sandisk 3D Llc Non-volatile memory cell containing a nano-rail electrode
US8861249B2 (en) 2012-02-06 2014-10-14 Shine C. Chung Circuit and system of a low density one-time programmable memory
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US9923139B2 (en) * 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10199434B1 (en) 2018-02-05 2019-02-05 Sandisk Technologies Llc Three-dimensional cross rail phase change memory device and method of manufacturing the same
US10468596B2 (en) 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
US10580976B2 (en) 2018-03-19 2020-03-03 Sandisk Technologies Llc Three-dimensional phase change memory device having a laterally constricted element and method of making the same
US10622063B2 (en) 2018-06-27 2020-04-14 Sandisk Technologies Llc Phase change memory device with reduced read disturb and method of making the same

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8400959D0 (en) * 1984-01-13 1984-02-15 British Petroleum Co Plc Semiconductor device
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US5166760A (en) * 1990-02-28 1992-11-24 Hitachi, Ltd. Semiconductor Schottky barrier device with pn junctions
EP0695494B1 (en) * 1993-04-23 2001-02-14 Irvine Sensors Corporation Electronic module comprising a stack of ic chips
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5535156A (en) * 1994-05-05 1996-07-09 California Institute Of Technology Transistorless, multistable current-mode memory cells and memory arrays and methods of reading and writing to the same
US5559732A (en) * 1994-12-27 1996-09-24 Syracuse University Branched photocycle optical memory device
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5693556A (en) * 1995-12-29 1997-12-02 Cypress Semiconductor Corp. Method of making an antifuse metal post structure
US5723358A (en) * 1996-04-29 1998-03-03 Vlsi Technology, Inc. Method of manufacturing amorphous silicon antifuse structures
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
DE19715245C2 (de) * 1997-04-12 1999-09-02 Leybold Systems Gmbh Vakuumbehandlungsvorrichtung zum Aufbringen dünner Schichten
NO973993L (no) * 1997-09-01 1999-03-02 Opticom As Leseminne og leseminneinnretninger
US6111784A (en) * 1997-09-18 2000-08-29 Canon Kabushiki Kaisha Magnetic thin film memory element utilizing GMR effect, and recording/reproduction method using such memory element
US5991193A (en) * 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP4666723B2 (ja) * 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6187617B1 (en) * 1999-07-29 2001-02-13 International Business Machines Corporation Semiconductor structure having heterogeneous silicide regions and method for forming same
US6306718B1 (en) * 2000-04-26 2001-10-23 Dallas Semiconductor Corporation Method of making polysilicon resistor having adjustable temperature coefficients
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US8575719B2 (en) * 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US7247876B2 (en) * 2000-06-30 2007-07-24 Intel Corporation Three dimensional programmable device and method for fabricating the same
CN101179079B (zh) * 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
US6777773B2 (en) * 2000-08-14 2004-08-17 Matrix Semiconductor, Inc. Memory cell with antifuse layer formed at diode junction
US6541312B2 (en) * 2000-12-22 2003-04-01 Matrix Semiconductor, Inc. Formation of antifuse structure in a three dimensional memory
US6486065B2 (en) * 2000-12-22 2002-11-26 Matrix Semiconductor, Inc. Method of forming nonvolatile memory device utilizing a hard mask
US6916740B2 (en) * 2001-06-25 2005-07-12 Hewlett-Packard Development Company, L.P. Method of forming smooth polycrystalline silicon electrodes for molecular electronic devices
US6567301B2 (en) * 2001-08-09 2003-05-20 Hewlett-Packard Development Company, L.P. One-time programmable unit memory cell based on vertically oriented fuse and diode and one-time programmable memory using the same
US6584029B2 (en) * 2001-08-09 2003-06-24 Hewlett-Packard Development Company, L.P. One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
CN1311553C (zh) * 2001-12-12 2007-04-18 松下电器产业株式会社 非易失性存储器及其制造方法
EP1450373B1 (en) 2003-02-21 2008-08-27 STMicroelectronics S.r.l. Phase change memory device
US6693823B2 (en) * 2002-01-02 2004-02-17 Intel Corporation Minimization of metal migration in magnetic random access memory
US6559516B1 (en) * 2002-01-16 2003-05-06 Hewlett-Packard Development Company Antifuse structure and method of making
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US7038248B2 (en) * 2002-02-15 2006-05-02 Sandisk Corporation Diverse band gap energy level semiconductor device
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US6952043B2 (en) * 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US6965137B2 (en) * 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
US7071008B2 (en) * 2002-08-02 2006-07-04 Unity Semiconductor Corporation Multi-resistive state material that uses dopants
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US6813177B2 (en) 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
JP2006511965A (ja) * 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US6946719B2 (en) * 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US7800932B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US8008700B2 (en) 2002-12-19 2011-08-30 Sandisk 3D Llc Non-volatile memory cell with embedded antifuse
US7285464B2 (en) * 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US20050158950A1 (en) * 2002-12-19 2005-07-21 Matrix Semiconductor, Inc. Non-volatile memory cell comprising a dielectric layer and a phase change material in series
US6914801B2 (en) * 2003-05-13 2005-07-05 Ovonyx, Inc. Method of eliminating drift in phase-change memory
US7511352B2 (en) * 2003-05-19 2009-03-31 Sandisk 3D Llc Rail Schottky device and method of making
US6873543B2 (en) * 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
TWI225716B (en) 2003-06-27 2004-12-21 Taiwan Semiconductor Mfg Magnetoresistive random access memory structure and method for manufacturing the same
JP2005109659A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 半導体集積回路装置
US6847544B1 (en) * 2003-10-20 2005-01-25 Hewlett-Packard Development Company, L.P. Magnetic memory which detects changes between first and second resistive states of memory cell
US6999366B2 (en) * 2003-12-03 2006-02-14 Hewlett-Packard Development Company, Lp. Magnetic memory including a sense result category between logic states
US6951780B1 (en) * 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7224013B2 (en) * 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7453755B2 (en) 2005-07-01 2008-11-18 Sandisk 3D Llc Memory cell with high-K antifuse for reverse bias programming

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508360A (ja) * 2007-12-27 2011-03-10 サンディスク スリーディー，エルエルシー 金属酸化物を使用する大容量ワンタイムプログラマブルメモリセル
JP2013515330A (ja) * 2009-12-21 2013-05-02 サンディスク スリーディー，エルエルシー マルチレベル・ライトワンス・メモリ・セルを備える書き換え可能メモリデバイス

Also Published As

Publication number Publication date
WO2007038709A1 (en) 2007-04-05
TWI309081B (en) 2009-04-21
US20070072360A1 (en) 2007-03-29
KR20080073285A (ko) 2008-08-08
US7800933B2 (en) 2010-09-21
TW200737496A (en) 2007-10-01
KR101256967B1 (ko) 2013-04-26
DE602006019113D1 (de) 2011-02-03
EP1929525B1 (en) 2010-12-22
ATE492905T1 (de) 2011-01-15
EP1929525A1 (en) 2008-06-11

Similar Documents

Publication Publication Date Title
US7800933B2 (en) Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7800932B2 (en) Memory cell comprising switchable semiconductor memory element with trimmable resistance
US7450414B2 (en) Method for using a mixed-use memory array
US7660181B2 (en) Method of making non-volatile memory cell with embedded antifuse
US7830697B2 (en) High forward current diodes for reverse write 3D cell
US7486537B2 (en) Method for using a mixed-use memory array with different data states
US7800934B2 (en) Programming methods to increase window for reverse write 3D cell
US8008700B2 (en) Non-volatile memory cell with embedded antifuse
US8072791B2 (en) Method of making nonvolatile memory device containing carbon or nitrogen doped diode
US8102694B2 (en) Nonvolatile memory device containing carbon or nitrogen doped diode
US20080023790A1 (en) Mixed-use memory array
US20080025069A1 (en) Mixed-use memory array with different data states
US7800939B2 (en) Method of making 3D R/W cell with reduced reverse leakage
US7759666B2 (en) 3D R/W cell with reduced reverse leakage
KR20100056441A (ko) 역 기록 3ｄ 셀을 위한 높은 순방향 전류 다이오드와 이를 제조하는 방법
JP5545872B2 (ja) 炭素または窒素をドープされたダイオードを備える不揮発性メモリ素子およびその製造方法
WO2008016420A2 (en) Multi-use memory cell and memory array and method for use therewith
WO2008016421A2 (en) Mixed-use memory array with different data states and method for use therewith
WO2008016419A2 (en) Mixed-use memory array and method for use therewith