JP2009290098A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】細く深いバイアホールが設けられる場合でも、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】ＳｉＣ基板１上に化合物半導体領域２を形成し、その後、化合物半導体領域２上にゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成し、更に、化合物半導体領域２上にソース電極４ｓに接続されるＡｕ膜１０を形成する。次に、ＳｉＣ基板１の裏面にレーザビームを照射して、ＳｉＣ基板１、化合物半導体領域２及びＡｕ層を貫通するバイアホール２１を形成する。次に、バイアホール２１の側面及びＳｉＣ基板１の裏面にわたってビア配線１４を形成する。次に、バイアホール２１内に溶融金属滴３２を充填し凝固させることにより、導通ビアを形成する。そして、溶融金属滴３２を充填する際に、ＳｉＣ基板１を溶融金属滴３２に対して相対的に振動させる。
【選択図】図１Ｋ

Description

本発明は、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置及びその製造方法に関する。

近年、無線通信技術の著しい普及に伴い、携帯電話等に用いられる無線基地局での消費電力が増加している。このような状況下において、ＧａＮ系材料を用いたＨＥＭＴの、無線基地局に用いられる高出力増幅器への適用が着目されている。これは、ＧａＮ系材料には、低消費電力を実現させる特性があるからである。

但し、ＧａＮ系ＨＥＭＴの高周波特性は、動作中に、ソースインダクタンス及び発熱に伴って低下することがある。そこで、ソースインダクタンスの影響を抑制するために、ソース電極にバイアホールを形成する技術が開発されており、また、放熱効率を向上させるために基板の裏面に電極を形成する技術が開発されている。

バイアホールに関しては、回路パターンが形成された基板の表面に、垂直な方向からレーザビームを照射してバイアホールを形成し、基板の表面を平面支持物に接着した上で、バイアホールの内部から基板の裏面にわたって２つの導電膜をスパッタリング法及びめっき法により積層する技術が提案されている（特許文献１）。しかしながら、この技術では、ＧａＮ系ＨＥＭＴの微細化のためにバイアホールのアスペクト比を１０以上とすると、ソースインダクタンスの低減も放熱効果の向上も不十分となることが判明した。

また、エッチングにより、基板にすり鉢状のバイアホールを形成する技術も提案されている（特許文献２）。しかしながら、エッチングによりバイアホールを形成するためには、その前後にレジストパターンの形成及び除去が必要であるため、工程数が多いという課題がある。また、この技術でも、ソースインダクタンスの低減も放熱効果の向上も不十分となることが判明した。

特開平３−２４８５６１号公報 特開２００７−１１５８９５号公報

本発明の目的は、細く深いバイアホールが設けられる場合でも、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる半導体装置及びその製造方法を提供することにある。

本願発明者らが、従来の製造方法における問題の原因を究明すべく鋭意検討を重ねた結果、次のような現象が生じていることが判明した。

レーザビームを照射してバイアホールを形成する従来の方法では、アスペクト比を１０以上にすると、バイアホールの形成後に導電膜をスパッタリング法で形成しようとしても、バイアホールの深部に導電膜を形成することができないことが判明した。また、レーザビームを表面から照射しているため、基板の裏面においてバイアホール近傍に「ばり」のような膨らみが生じ、この周囲においてもスパッタリング法で導電膜を確実に形成することが困難であることも判明した。そして、これらの要因に付随して、その後にめっき法により形成する導電膜についても、バイアホール内に設計通りに形成することができず、ソースインダクタンスの低減も放熱効果の向上も不十分となっているのである。

エッチングによりバイアホールを形成する従来の方法では、バイアホールの内部に導電膜を埋め込む際に、その埋め込み性が低く、内部に気泡が残留しやすいことが判明した。

そして、本願発明者らは、これらの知見に基づいて更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成し、更に、前記化合物半導体層上に前記ソース電極に接続される金属層を形成する。次に、前記基板の裏面にレーザビームを照射して、前記基板及び化合物半導体層を貫通し、少なくとも前記金属層の一部を露出するバイアホールを形成する。次に、前記バイアホール内に溶融金属を充填し凝固させることにより、導通ビアを形成する。そして、前記溶融金属を充填する際に、前記基板を前記溶融金属に対して相対的に振動させる。

また、半導体装置には、基板と、前記基板上に形成された化合物半導体層と、前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記化合物半導体層上に形成され前記ソース電極に接続された金属層と、前記基板、化合物半導体層及び金属層を貫通するバイアホールと、前記バイアホールの側面及び前記基板の裏面に形成されたビア配線と、前記バイアホール内に充填された導通ビアと、が設けられている。そして、前記基板の裏面を基準として深くなるほど、前記バイアホールの径が小さくなっている。

上記の半導体装置の製造方法等によれば、基板を振動させながら溶融金属をバイアホール内に充填しているため、気泡が残留しにくく、確実にバイアホール内に導通ビアを形成することができる。従って、バイアホールのアスペクト比が大きい場合であっても、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ乃至図１Ｍは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

先ず、図１Ａに示すように、半絶縁性のＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、化合物半導体領域２を形成する。化合物半導体領域２の形成では、例えば、ｉ−ＧａＮ層２ａ、ｉ−ＡｌＧａＮ層２ｂ、ｎ−ＡｌＧａＮ層２ｃ及びｎ−ＧａＮ層２ｄをこの順で形成する。ｉ−ＧａＮ層２ａは意図的に不純物のドーピングを行っていないＧａＮ層であり、その厚さは３μｍ程度である。ｉ−ＧａＮ層２ａの表層部分は電子走行層として機能し、その下の部分はバッファ層として機能する。バッファ層は、ＳｉＣ基板１の表面に存在する格子欠陥の電子走行層への伝播を防止している。ｉ−ＡｌＧａＮ層２ｂは意図的に不純物のドーピングを行っていないＡｌ_0.25Ｇａ_0.75Ｎ層であり、その厚さは５ｎｍ程度である。ｎ−ＡｌＧａＮ層２ｃはＳｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＡｌ_0.25Ｇａ_0.75Ｎ層であり、その厚さは３０ｎｍ程度である。ｎ−ＡｌＧａＮ層２ｃは電子供給層として機能する。ｎ−ＧａＮ層２ｄはＳｉが２×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＧａＮ層であり、その厚さは１０ｎｍ程度である。なお、各ＡｌＧａＮ層におけるＡｌとＧａとの割合は特に限定されない。ｉ−ＧａＮ層２ａ、ｉ−ＡｌＧａＮ層２ｂ、ｎ−ＡｌＧａＮ層２ｃ及びｎ−ＧａＮ層２ｄが化合物半導体領域２に含まれる。

次いで、図１Ｂに示すように、化合物半導体領域２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域３を化合物半導体領域２及びＳｉＣ基板１に形成する。

その後、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域２上に形成する。続いて、レジストパターンをマスクとして用い、不活性ガス及びＣｌ₂ガス等の塩素系ガスを用いたドライエッチングをｎ−ＧａＮ層２ｄに対して行うことにより、図１Ｃに示すように、ｎ−ＧａＮ層２ｄに２個の開口部を形成する。なお、開口部の深さに関し、ｎ−ＧａＮ層２ｄの一部を残してもよく、また、ｎ−ＡｌＧａＮ層２ｃの一部を除去してもよい。つまり、開口部の深さはｎ−ＧａＮ層２ｄの厚さと一致している必要はない。

その後、同じく図１Ｃに示すように、一方の開口部内にソース電極４ｓを形成し、他方の開口部内にドレイン電極４ｄを形成する。ソース電極４ｓ及びドレイン電極４ｄの形成に当たっては、先ず、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは３０ｎｍ程度、Ａｌ層の厚さは３００ｎｍ程度とする。そして、加温した有機溶剤を用いてレジストパターンを除去する。つまり、ソース電極４ｓ及びドレイン電極４ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。その後、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）での熱処理を行うことにより、ｎ−ＡｌＧａＮ層２ｃとソース電極４ｓ及びドレイン電極４ｄとの間とをオーミックコンタクトさせる。つまり、ソース電極４ｓ及びドレイン電極４ｄとして、例えばＡｌ含有オーミック電極を形成する。

続いて、同じく図１Ｃに示すように、ソース電極４ｓ及びドレイン電極４ｄの間において、ｎ−ＧａＮ層２ｄ上にゲート電極４ｇを形成する。ゲート電極４ｇの形成に当たっては、先ず、ゲート電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域２上に形成する。その後、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。ゲート電極４ｇの形成に当たり、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＰｔ層を形成し、更にその上にＡｕ層を形成してもよい。この場合、例えば、Ｔｉ層の厚さは２０ｎｍ程度、Ｐｔ層の厚さは５０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。そして、加温した有機溶剤を用いてレジストパターンを除去する。つまり、ゲート電極４ｇの形成でも、例えば蒸着及びリフトオフの技術を用いる。

次いで、図１Ｄに示すように、化合物半導体領域２上の全面に、ソース電極４ｓ、ドレイン電極４ｄ及びゲート電極４ｇを覆うシリコン窒化膜５をプラズマＣＶＤ法により形成する。

その後、ソース電極４ｓに対応する開口部及びドレイン電極４ｄに対応する開口部を備えたレジストパターンをシリコン窒化膜５上に形成する。続いて、図１Ｅに示すように、レジストパターンをマスクとしてシリコン窒化膜５をパターニングすることにより、コンタクトホール５ｓをソース電極４ｓ上に形成し、コンタクトホール５ｄをドレイン電極４ｄ上に形成する。次いで、レジストパターンを除去する。

その後、バイアホールを形成する予定の領域を開口するレジストパターンを形成し、このレジストパターンをマスクとしてシリコン窒化膜５をパターニングすることにより、図１Ｆに示すように、開口部５ｖをシリコン窒化膜５に形成する。続いて、レジストパターンを除去する。

次いで、図１Ｇに示すように、ＳｉＣ基板１の表面側の全面にシード層７として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。Ｐｔ層はバリアメタルとして機能し、Ｔｉ層はＰｔ層とオーミック電極（ソース電極４ｓ及びドレイン電極４ｇ）との間の密着性を向上させる。

その後、開口部５ｓ及び開口部５ｖを露出する開口部、並びに開口部５ｄを開口する開口部を備えたレジストパターンをシード層７上に形成する。続いて、図１Ｈに示すように、電気めっき法により、レジストパターンの各開口部内において、シード層７上に厚さが１μｍ程度のＡｕ膜１０を形成する。次いで、レジストパターンを除去し、例えばイオンミリングを行うことにより、Ａｕ膜１０から露出しているシード層７を除去する。

その後、図１Ｉに示すように、ＳｉＣ基板１の表面側の全面に表面保護層１１を形成し、ＳｉＣ基板１の表裏を反転させる。次いで、ＳｉＣ基板１の裏面を研磨することにより、ＳｉＣ基板１の厚さを、５０μｍ〜３００μｍ（例えば２００μｍ）とする。

次いで、同じく図１Ｉに示すように、ＳｉＣ基板１及び化合物半導体領域２の素子分離領域３、シード層７、Ａｕ膜１０並びに表面保護層１１を貫通するバイアホール２１をレーザビームの照射により形成する。バイアホール２１の形成に当たっては、図２に示すように、ＳｉＣ基板１の裏面に垂直な方向から傾斜した方向からレーザビームを照射する。垂直な方向からの傾斜角度は、例えば１０°以上とする。この結果、バイアホール２１の側面とＳｉＣ基板１の裏面とのなす角度は、８０°以下となる。また、バイアホール２１の化合物半導体領域２とシード層７との間の界面での直径は、例えば１０μｍ〜１５μｍ程度とする。なお、図１Ｉでは、図示の便宜上、バイアホール２１のＡｕ膜１０における最大径が素子分離領域３における最大径と同程度となっているが、実際には、Ａｕ膜１０における最大径は素子分離領域３における最大径より著しく小さく、上記界面における直径と同程度である。これは、ＳｉＣ基板１の厚さが２００μｍ程度であるのに対し、Ａｕ膜１０の厚さは１μｍ程度であるためである。

次いで、図１Ｊに示すように、次いで、ＳｉＣ基板１の裏面側の全面に密着膜１２として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。Ｐｔ層の形成を省略してもよい。その後、電気めっき法により、密着膜１２上に厚さが１０μｍ程度のＡｕ膜１３を形成する。Ａｕ膜１３及び密着膜１２からビア配線１４が構成される。なお、Ａｕは、その抵抗が低く、また、酸化しにくいため、配線の材料として適している。

本実施形態では、バイアホール２１の側面がＳｉＣ基板１の裏面に垂直な方向から傾斜しているので、バイアホール２１の最小径（１０μｍ〜１５μｍ程度）に対するＳｉＣ基板１の厚さ（２００μｍ程度）の比が１０を超えていても、密着膜１２がバイアホール２１の側面の全体に確実に形成される。従って、Ａｕ膜１３も確実に形成される。

Ａｕ膜１３の形成後、図１Ｋに示すように、表面保護層１１を除去する。次いで、ステージ３１上に溶融金属滴３２を準備し、この溶融金属滴３２がバイアホール２１に入り込むように、ＳｉＣ基板１を振動させながらステージ３１に向けて移動させる。溶融金属滴３２としては、例えばＡｕＳｎ系合金からなるものを用いる。

そして、図１Ｌに示すように、溶融金属滴３２がバイアホール２１の上方からはみ出したところで、ＳｉＣ基板１の移動を停止し、その状態で溶融金属滴３２を凝固させる。この結果、ソース電極４ｓに接続されたＡｕ膜１０とビア配線１４とを接続する導通ビア３２ａが形成される。

その後、図１Ｍに示すように、ＳｉＣ基板１をステージ３１上から取り外し、導通ビア３２ａの余分な部分の除去等を行う。更に、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

このような製造方法では、バイアホール２１の側面を傾斜面としているため、密着膜１２及びＡｕ膜１３を確実に形成することができる。また、導通ビア３２ａの形成に当たって、ＳｉＣ基板１を振動させながら溶融金属滴３２をバイアホール２１の内部に充填しているため、気泡が残留しにくい。従って、本実施形態によれば、これらの複合的な要因により、ビア配線１４とＡｕ膜１０との導通及び熱的な結合を良好なものとして、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる。

なお、表面保護層１１の除去後では、ＳｉＣ基板１の表面側から見たレイアウトは図３Ａのようになり、裏面側から見たレイアウトは図３Ｂのようになる。つまり、図１Ｍには図示されていないが、図３Ａに示すように、ゲート電極４ｇに接続されるＡｕ膜１０も存在する。なお、図３Ａに示すレイアウトは単純なものであるが、マルチフィンガーゲート構造を採用すれば、出力を向上させることができる。また、抵抗体及びキャパシタ等も実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。

また、上記の実施形態では、シリコン窒化膜５に開口部５ｖを形成しているが、開口部５ｖの形成を省略してもよい。但し、レーザビームを用いてシリコン窒化膜５を加工すると、予期できない化合物層が生成する可能性があり、半導体装置の特性がばらつく可能性がある。従って、確実のためには開口部５ｖを形成することが好ましい。

また、上記の実施形態では、バイアホール２１がＡｕ膜１０を貫通しているが、バイアホール２１からＡｕ層の少なくとも一部が露出されれば、Ａｕ膜１０を貫通させる必要はない。但し、導通ビア３２ａの形成の際に気泡をより残留しにくくするためには、貫通させることが好ましい。

また、上記の実施形態では、溶融金属滴３２をバイアホール２１内に充填させる際に、ＳｉＣ基板１を振動させているが、ステージ３１を振動させてもよく、これらの双方を振動させてもよい。いずれにしても、ＳｉＣ基板１が溶融金属滴３２に対して相対的に振動している状態となればよい。このような相対的な振動を行わなかった場合には、図４（ａ）に示すように、溶融金属滴３２中に気泡３２ｂが残留してしまい、そのまま凝固させると、導通ビア３２ａが気泡３２ｂを含むものとなってしまう。一方、相対的な振動を行った場合には、気泡３２ｂが溶融金属滴３２の上下から外方に排出されるので、図４（ｂ）に示すように、溶融金属滴３２中に気泡３２ｂが残留しにくくなる。

実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ａに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｂに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｃに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｄに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｅに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｆに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｇに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｈに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｉに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｊに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｋに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｌに引き続き、実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 バイアホール２１を形成する際のレーザビームの照射方法を示す模式図である。 実施形態における表面側のレイアウトを示す図である。 実施形態における裏面側のレイアウトを示す図である。 振動の有無に伴う溶融金属滴３２の変化を示す図である。

符号の説明

１：ＳｉＣ基板
２：化合物半導体領域
３：素子分離領域
４ｄ：ドレイン電極
４ｇ：ゲート電極
４ｓ：ソース電極
１０：Ａｕ層
１４：ビア配線
２１：バイアホール
３１：ステージ
３２：溶融金属滴
３２ａ：導通ビア

Claims (6)

1. 基板上に化合物半導体層を形成する工程と、
   前記化合物半導体層上にゲート電極、ソース電極、ドレイン電極、及び前記ソース電極に接続される金属層を形成する工程と、
   前記基板の裏面にレーザビームを照射して、前記基板及び化合物半導体層を貫通し、少なくとも前記金属層の一部を露出するバイアホールを形成する工程と、
   前記バイアホール内に溶融金属を充填し凝固させることにより、導通ビアを形成する工程と、
   を有し、
   前記溶融金属を充填する際に、前記基板を前記溶融金属に対して相対的に振動させることを特徴とする半導体装置の製造方法。
2. 前記バイアホールを形成する工程において、前記金属層を貫通する前記バイアホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記レーザビームを前記裏面に垂直な方向に対して傾斜した方向から照射することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記傾斜の角度を１０°以上とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記バイアホールを形成する工程と前記導通ビアを形成する工程との間に、前記バイアホールの側面及び前記基板の裏面にビア配線を形成する工程を有することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 基板と、
   前記基板上に形成された化合物半導体層と、
   前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
   前記化合物半導体層上に形成され前記ソース電極に接続された金属層と、
   前記基板、化合物半導体層及び金属層を貫通するバイアホールと、
   前記バイアホールの側面及び前記基板の裏面に形成されたビア配線と、
   前記バイアホール内に充填された導通ビアと、
   を有し、
   前記バイアホールは、前記基板の裏面から前記基板の表面に向かって径が小さくなる形状であることを特徴とする半導体装置。

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