JP2009278041A - 半導体装置、およびその製造方法 - Google Patents
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Abstract
【課題】短チャネル特性の劣化無しに十分なゲートオーバーラップを確保し、かつ電気抵抗の低いS/D−Ext.層を有する半導体装置およびその製造方法を得ることを目的とする。
【解決手段】半導体基板の浅い表層であって、ゲート電極4の下部の両端部から内方にかけて一部の領域に一対の第1の拡散層5aが形成されている。また、半導体基板の第1の拡散層5aよりも深い表層であって、第1の拡散層5aと外方で隣り合うサイドウォール7の下部の領域に一対の第2の拡散層5bが形成されている。また、半導体基板の第2の拡散層5bよりも深い表層であって、第2の拡散層5bと外方で隣り合う領域に一対の第3の拡散層6が形成されている。
【選択図】図1
【解決手段】半導体基板の浅い表層であって、ゲート電極4の下部の両端部から内方にかけて一部の領域に一対の第1の拡散層5aが形成されている。また、半導体基板の第1の拡散層5aよりも深い表層であって、第1の拡散層5aと外方で隣り合うサイドウォール7の下部の領域に一対の第2の拡散層5bが形成されている。また、半導体基板の第2の拡散層5bよりも深い表層であって、第2の拡散層5bと外方で隣り合う領域に一対の第3の拡散層6が形成されている。
【選択図】図1
Description
本発明は、半導体装置、およびその製造方法に関し、特にエクステンション構造を有するMOSトランジスタを備えた半導体装置、およびその製造方法に関するものである。
CPU、メモリなどの半導体製品に用いられるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)は、年々微細化が進んでいる。微細化に伴って、MOSFETの構成要素を同様にスケーリングする必要があるが、デザインルールが45nm世代以降のMOSFETでは、後述するようにこれに伴う問題が現れている。
図10は、従来から知られている典型的なMOSFETの構成を示した断面図である。図1に示すMOSFETは、ウェル22を有するシリコン基板21と、シリコン基板21上に形成されたゲート絶縁膜23と、ゲート絶縁膜23上に形成されたゲート電極24と、ゲート電極24の側壁に形成された一対のサイドウォール27と、シリコン基板21の表層に形成されたソース・ドレイン・エクステンション層25(以下、S/D−Ext.25と記載)と、S/D−Ext.25と隣り合う領域に形成されたソース・ドレイン拡散層26(以下、deepS/D26と記載)と、を備えている。
図10に示すMOSFETの一般的な製造方法は、シリコン基板21上にゲート絶縁膜23を形成する工程と、ゲート絶縁膜23上にゲート電極24を形成する工程と、ゲート電極24をマスクとしてシリコン基板21の表層にS/D−Ext.25となる不純物を注入する工程と、ゲート電極24およびゲート絶縁膜23の側壁にサイドウォール27を形成する工程と、ゲート電極24およびサイドウォール27をマスクとしてシリコン基板21の表層にdeepS/D26となる不純物を注入する工程と、シリコン基板21にアニール処理を行い、不純物を活性化する工程と、を備える。また、シリコン基板21全面に、上述した製造方法の前にイオン注入法によりウェル注入、チャネル注入が行われ、不純物が全面に添加されている。
以下に、P型MOSFET(以下、PMOSと記載)を用いて詳細を説明する。PMOSの場合、ウェル・チャネル22はN型、deepS/D26およびS/D−Ext.25はP型の不純物が添加されている。
deepS/D26やS/D−Ext.25などの拡散層は、上述したようにウエハプロセス中の熱処理、特にdeepS/D26注入後に行う不純物の活性化アニーリングによって熱拡散する。MOSFETの動作時に反転層が形成されるゲート絶縁膜23直下のチャネル領域30は、N型の不純物が添加されているが、熱拡散によってS/D−Ext.25のP型不純物がチャネル領域に拡散してくる。
ゲート長31(チャネル長)が比較的長い場合は、この拡散の影響は小さいが、ゲート長31が50nm以下になる45nm世代以降では、この影響は深刻になる。例えば、チャネル領域30の両側から拡散してきたS/D−Ext.25が繋がってしまった場合、MOSFETはオフしなくなり、トランジスタ動作しなくなる。また、完全に繋がらない場合でも、S/D−Ext.25が拡散した分、実効的なチャネル長が短くなるため、Vth(しきい値電圧)ロワリングやDIBL(Drain Induced Barrier Lowering)などの短チャネル特性が劣化するといった問題があった。
この特性劣化への対策として、様々なアニール技術が提案されている。例えば、熱処理を高温短時間化することにより、拡散の影響を小さくする技術が知られている。つまり、高温にすることで添加された不純物を十分に活性化し、短時間化することで熱拡散を抑制している。熱拡散炉を用いたアニーリングでは数時間の熱処理をかけていたものが、ランプ加熱を用いたRTP(Rapid Thermal Process)では処理時間が0秒〜数分となっている(ただし、RTPでは、処理時間に加えて昇温・降温過程で数分の熱処理が加えられている)。
図11は、RTP技術を用いて、図10と同様の構造で形成したMOSFETのゲート電極24端付近を拡大した断面図である。RTP技術を用いる場合、S/D−Ext.25の拡張を見越して、ゲート電極24にオフセットスペーサ28を形成した後にS/D−Ext.25注入を行う。S/D−Ext.25の不純物について、注入直後の分布を25a、ウエハプロセス中の熱処理が加わり拡散した最終的な分布を25で示す。熱拡散により横方向にS/D−Ext.25の不純物が拡散するため、ゲート電極24下にオーバーラップする領域32(ゲートオーバーラップ)が形成されている。しかしながら、熱処理による拡散は、横方向と同時に深さ方向にも起きる。従って、熱拡散によりS/D−Ext.25が深くなるとゲートの制御が効きにくくなり、深い部分でパンチスルーが起きやすくなり、短チャネル特性が劣化するという問題がある。
そこで、熱拡散を抑えるために更に高温短時間化したプロセスとして、フラッシュランプやレーザー光源を用いた技術が提案されている。これらの技術では、1000〜1400℃の高温のアニールを、ミリ秒程度の極短時間だけ加えることができる。以下、この技術をmsecアニールと記載する。しかしながら、msecアニールによる不純物の熱拡散は極めて少ないため、短チャネル特性の劣化対策としては有効ではあるが、逆に熱拡散が少ないことにより、別の問題が発生する。
図12は、msecアニール技術を用いて、図10と同様の構造で形成したMOSFETのゲート電極24端付近を拡大した断面図である。msecアニールでは不純物の拡散がほとんど起きないため、チャネル領域と、S/D−Ext.25領域がオフセットしている。このオフセットした領域33は、チャネル領域と同様のN型半導体となっている。ゲート電圧の印加により反転層が形成されるチャネル領域と異なり、オフセット領域33では、PMOSのキャリアとなるホール(正孔)に対して、電気抵抗が極めて高くなる。そのため、この部分が大きな寄生抵抗としてPMOSの電流駆動能力を低下させることになる。
これを避けるために、オフセットスペーサ28を形成しないことが考えられるが、その場合でも同様となる。図13は、オフセットスペーサ28を形成しないMOSFETのゲート電極24端付近を拡大した断面図である。ゲート電極24は通常ポリシリコンなどが用いられるが、ゲート電極24をリソグラフィとエッチングによりパターニングした後、大気中に放置することでゲート電極24側壁が自然酸化され、自然酸化膜29が形成される。これにより1〜2nmのオフセット領域34ができることに加え、ドレイン電極にVccの電圧が加えられる動作時は、S/D−Ext.25に空乏層35が形成される。この領域にはキャリアが存在しないため、ゲート電極24端から空乏層35の端まではオフセットしていることになり、図12に示したMOSFETと同様に電流駆動力が劣化することになる。
そこで、所望のゲートオーバーラップを形成し、かつ不純物の活性化率を高める方法として、RTPとmsecアニールを併用する技術が下記特許文献1に開示されている。これは、必要最低限の拡散をRTPにより行い、不純物の活性化が不十分な分をmsecアニールで補うことができる手法である。図14は、RTPとmsecアニールを併用して製造したMOSFETの構成を示した概念図である。
しかしながら、RTPとmsecアニールを併用する技術を用いて所望のゲートオーバーラップを形成した場合であっても、S/D−Ext.が深くなると、RTP単独の場合と同様にゲートの制御が効きにくくなり、深い部分でパンチスルーが起きやすくなり、短チャネル特性が劣化するという問題がある。そのため、必要なだけ横方向の拡散が起きても、S/D−Ext.は深くなり過ぎないように、極めて浅い拡散層を形成する必要がある。しかしながら、浅い拡散層を形成した場合では、深い拡散層に比べて電流が流れるパスが浅い部分に制限されるため、電気抵抗は大きくなり、大きな電気抵抗は、電流駆動能力の低下に繋がるという問題があった。
そこで本発明はかかる問題を解決するためになされたものであり、短チャネル特性の劣化無しに十分なゲートオーバーラップを確保し、かつ電気抵抗の低いS/D−Ext.層を有する半導体装置およびその製造方法を得ることを目的とする。
本発明の一実施形態における半導体装置は、半導体基板の浅い表層であって、ゲート電極の下部の両端部から内方にかけて一部の領域に一対の第1の拡散層が形成されている。また、半導体基板の第1の拡散層よりも深い表層であって、第1の拡散層と外方で隣り合うサイドウォールの下部の領域に一対の第2の拡散層が形成されている。また、半導体基板の第2の拡散層よりも深い表層であって、第2の拡散層と外方で隣り合う領域に一対の第3の拡散層が形成されている。
本発明の他の一実施形態における半導体装置は、半導体基板の浅い表層であって、ゲート電極の下部の両端部から内方にかけて一部の領域に一対の第1の拡散層が形成されている。また、半導体基板の第1の拡散層よりも深い表層であって、ゲート電極の下部の両端部から外方にかけて第1の拡散層と隣り合う領域に一対の第2の拡散層が形成されている。
本発明の他の一実施形態における半導体装置は、半導体基板の浅い表層であって、オフセットスペーサーの下部から内方にかけてゲート電極の下部の一部の領域に至って一対の第1の拡散層が形成されている。また、半導体基板の第1の拡散層よりも深い表層であって、第1の拡散層と外方で隣り合う前記サイドウォールの下部の領域に一対の第2の拡散層が形成されている。また、半導体基板の第2の拡散層よりも深い表層であって、第2の拡散層と外方で隣り合う領域に一対の第3の拡散層が形成されている。
本発明の一実施形態における半導体装置の製造方法は、ゲート電極をマスクとして半導体基板の浅い表層に第1の不純物が注入される。そして、半導体基板にアニール処理を行い、第1の不純物が拡散される。次に、ゲート電極をマスクとして半導体基板の第1の不純物よりも深い表層に第2の不純物が注入される。次に、ゲート電極およびサイドウォールをマスクとして半導体基板の第2の不純物よりも深い表層に第3の不純物が注入される。そして、半導体基板にアニール処理を行い、第1〜3の不純物が活性化される。
本発明の他の一実施形態における半導体装置の製造方法は、ゲート電極をマスクとして半導体基板の浅い表層に第1の不純物が注入される。そして、半導体基板にアニール処理を行い、第1の不純物が拡散される。次に、ゲート電極をマスクとして半導体基板の第1の不純物よりも深い表層に第2の不純物が注入される。そして、半導体基板にアニール処理を行い、第1,2の不純物が活性化される。
本発明の他の一実施形態における半導体装置の製造方法は、ゲート電極をマスクとして半導体基板の浅い表層に第1の不純物が注入される。そして、半導体基板にアニール処理を行い、第1の不純物が拡散される。次に、ゲート電極およびゲート絶縁膜の側壁にオフセットスペーサが形成される。次に、ゲート電極およびオフセットスペーサをマスクとして半導体基板の第1の不純物よりも深い表層に第2の不純物が注入される。次に、ゲート電極、オフセットスペーサおよびサイドウォールをマスクとして半導体基板の第2の不純物よりも深い表層に第3の不純物が注入される。そして、半導体基板にアニール処理を行い、第1〜3の不純物が活性化される。
本発明の一実施形態における半導体装置、およびその製造方法によれば、浅いS/D−Ext.層でゲート電極とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いS/D−Ext.層をゲート電極からオフセットして形成することで、VthロワリングやDIBLなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。
本発明の他の一実施形態における半導体装置、およびその製造方法によれば、浅いS/D−Ext.層でゲート電極とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いS/D−Ext.層をゲート電極からオフセットして形成することで、VthロワリングやDIBLなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。また、より少ない工程数で実現することができるため、コストを低減することができる。
本発明の一実施形態における半導体装置、およびその製造方法によれば、浅いS/D−Ext.層でゲート電極とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いS/D−Ext.層をゲート電極からオフセットしてオフセットスペーサの端部から形成することで、VthロワリングやDIBLなどの短チャネル効果によるデバイス特性の劣化をさらに防ぐことができる。
<実施の形態1>
図1は、本発明の実施の形態1におけるMOSFETを備えた半導体装置の構造を示した断面図である。本実施の形態におけるMOSFETは、第一導電型のウェル2を有する半導体基板1(以下、シリコン基板1と記載)と、シリコン基板1上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に形成されたゲート電極4と、ゲート電極4の側壁に形成された一対のサイドウォール7と、シリコン基板1の表層に形成された二重構造を有する第二導電型のソース・ドレイン・エクステンション拡散層5(以下、S/D−Ext.5と記載)と、シリコン基板1のS/D−Ext.5よりも深い表層であって、S/D−Ext.5と外方で隣り合う領域に形成された第二導電型の一対のソース・ドレイン拡散層6(以下、deepS/D6と記載)を備える。
図1は、本発明の実施の形態1におけるMOSFETを備えた半導体装置の構造を示した断面図である。本実施の形態におけるMOSFETは、第一導電型のウェル2を有する半導体基板1(以下、シリコン基板1と記載)と、シリコン基板1上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に形成されたゲート電極4と、ゲート電極4の側壁に形成された一対のサイドウォール7と、シリコン基板1の表層に形成された二重構造を有する第二導電型のソース・ドレイン・エクステンション拡散層5(以下、S/D−Ext.5と記載)と、シリコン基板1のS/D−Ext.5よりも深い表層であって、S/D−Ext.5と外方で隣り合う領域に形成された第二導電型の一対のソース・ドレイン拡散層6(以下、deepS/D6と記載)を備える。
S/D−Ext.5は、シリコン基板1の浅い表層であって、ゲート電極4の下部の両端部から内方にかけて一部の領域に形成された一対の第1の拡散層5a(以下、S/D−Ext.5aと記載)と、シリコン基板1のS/D−Ext.5aよりも深い表層であって、S/D−Ext.5aと外方で隣り合うサイドウォール7の下部の領域に形成された一対の第2の拡散層5b(以下、S/D−Ext.5bと記載)を備える。
図2から図5は、本実施の形態におけるMOSFETの製造方法を示した断面図である。以下、図を参照してp型MOSFETとして製造方法を説明する。はじめに図2は、通常のMOSFETの形成フローにより素子分離構造、ウェル・チャネルイオン注入、ゲート電極4形成プロセスを経た状態を示した図である。
次に、ゲート電極4をマスクとしてイオン注入法により、シリコン基板1の極めて浅い領域にp型不純物層10を形成する。その後、1000℃〜1100℃程度で0〜30秒程度のRTP処理を行うことで、不純物を拡散させてp型不純物層10aを形成する(図3)。ここで、図3に示すp型不純物層10,10aは、拡散の様子をわかりやすいように拡大表示したものであり、実際にはp型不純靴層10aが図1に示す第1の拡散層5aとなる。図6は、このp型不純物層10aの深さ方向の濃度分布を示した図である。不純物は表面付近の極めて浅い領域に分布しており、一例として、5〜10nmの幅(図6に示す14)でボロンが分布している。
不純物拡散後に図6に示す程度の分布幅を実現できるようにするには、イオン注入直後に極めて浅く、急峻な濃度プロファイルを形成しておく必要がある。通常の単原子ボロンイオンを用いる注入を行ってこのプロファイルを実現するには、イオンビームの加速電圧を百V以下にする必要があるが、この様な低エネルギーのイオンビームを安定して生成することは難しく、極浅拡散層の形成は困難である。
そこで、極浅拡散層の形成を実現するために、ボロンを含んだ質量数の大きい分子を用いて注入を行う。電荷量が等しく質量が倍違うイオン同士の場合、同一の電圧で加速すると、倍重いイオンの到達速度は軽いイオンの半分になる。従って、質量数の大きなイオンを用いることで、数kV以上の加速電圧を用いても安定した遅いイオンビームを生成することが可能となり、結果として浅い拡散層(p型不純物層10a)を形成することができる。
本実施の形態では、この質量数の大きい分子の一例としてオクタデカボラン(B18H22)を用いる。例えば、100mV〜5kV程度の電圧で加速し、ボロン濃度が1×1014〜1×1016atoms/cm2程度となる注入を行い、熱処理を加えて拡散させる。また、B10H14を用いてもよい。これにより、上述したような極浅拡散層(p型不純物層10a)を形成することができる。
この様にして形成されたp型不純物層10aは、図3に示すように深さ方向と同様に基板表面と平行な方向にも拡散する。これによりトランジスタ動作に十分なゲートオーバーラップ領域11が確保される。例えば、ゲートオーバーラップ領域11は0〜10nm程度とする。
次に、ゲート電極4をマスクとしてイオン注入法により、シリコン基板1のp型不純物層10aよりも深い表層にS/D−Ext.5bを形成する(図4)。本実施の形態では、単原子ボロンまたはBF2など比較的軽いイオンを用いて注入を行う。これにより、例えば10〜100nm程度の深さのS/D−Ext.5bが形成される。添加されたボロンの濃度は1×1014〜1×1016atoms/cm2程度とする。短チャネル効果の抑制のため、必要に応じてN型不純物(As、P、Sbなど)によるHalo注入を追加で行ってもよい。
次に、ゲート電極4およびゲート絶縁膜3の側壁にサイドウォール7を形成する。そして、ゲート電極4およびサイドウォール7をマスクとしてイオン注入法により、シリコン基板1のS/D−Ext.5よりも深い表層にdeepS/D6を形成する。次に、シリコン基板1にアニール処理を行い、イオンの活性化を行う(図5)。ここで、deepS/D6の深さは一例として50〜300nm程度とする。この際の熱処理は、極短時間高温処理であるmsecアニール技術を用いる。このアニールでは、S/D−Ext.5a,5b、deepS/D6に注入されたイオンの拡散はほとんど起きない。
最終的に形成された二重構造のS/D−Ext.5は、図5に示すような浅い拡散層12、深い拡散層13でボロン濃度は平等なレベルであるが、分布プロファイルが異なっている。図7は、基板表面と平行な方向(チャネル方向)のボロンの分布、詳しくは浅い拡散層12と深い拡散層13のボロンの分布を示した図である。浅い拡散層12のボロン分布は、注入後の熱処理(RTP)により拡散しているため、テイルをひく濃度分布を示している。それに対し深い拡散層13のボロン分布は、注入後にほとんど拡散が起きていないため、テイルをひいておらず、非常にsteepな分布を示している。分布の一例として、浅い拡散層12のボロン分布では濃度勾配が0.1〜0.2decade/nmに対し、深い拡散層13のボロン分布では0.5〜1decade/nm程度になっている。
以降は、通常のCMOS形成プロセスに従い、デバイスを形成する。また、本実施の形態では例としてB18H22を用いたPMOSの製造方法を示したが、As2+、As4+など質量の大きい分子を用いて浅いS/D−Ext.を形成するNMOSも同様に形成することができる。
以上より、本実施の形態における半導体装置は、浅いS/D−Ext.5aでゲート電極4とのオーバーラップを確保してゲートエッジでの寄生抵抗を低減するとともに、深いS/D−Ext.5bをゲート電極4からオフセットして形成するS/D−Ext.5二重構造を有することを特徴とする。これにより、サイドウォール7下の抵抗も十分に低減して駆動電流の向上が図れると同時に、深いS/D−Ext.5bをゲート電極4からオフセットして形成することで、VthロワリングやDIBLなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。
<実施の形態2>
図8は、本発明の実施の形態2におけるMOSFETの構成を示した断面図である。このMOSFETは、実施の形態1で形成した深いS/D−Ext.5bの代わりにdeepS/D5cを形成した図である。すなわち、S/D−Ext.5aを形成した後、深いS/D−Ext.5bを形成する代わりに、実施の形態1のdeepS/D6相当の注入と、msecアニールを行い、Halo注入を行うことにより、拡散層5cを形成する。その後は、サイドウォール7を形成し、サイドウォール7形成後にはdeepS/D注入を行わずにMOSFETを形成する。その他の製造方法は、実施の形態1と同様なため説明を省略する。
図8は、本発明の実施の形態2におけるMOSFETの構成を示した断面図である。このMOSFETは、実施の形態1で形成した深いS/D−Ext.5bの代わりにdeepS/D5cを形成した図である。すなわち、S/D−Ext.5aを形成した後、深いS/D−Ext.5bを形成する代わりに、実施の形態1のdeepS/D6相当の注入と、msecアニールを行い、Halo注入を行うことにより、拡散層5cを形成する。その後は、サイドウォール7を形成し、サイドウォール7形成後にはdeepS/D注入を行わずにMOSFETを形成する。その他の製造方法は、実施の形態1と同様なため説明を省略する。
以上より、実施の形態1と同様に、浅いS/D−Ext.5aでゲート電極4とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深い拡散層5cをゲート電極4からオフセットして形成することで、VthロワリングやDIBLなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。また、より少ない工程数で実現することができるため、コストを低減することができる。
<実施の形態3>
図9は、本発明の実施の形態3におけるMOSFETの構成を示した断面図である。このMOSFETは、実施の形態1の構成に、ゲート電極4とサイドウォール7の間にオフセットスペーサ8をさらに備えた構成である。S/D−Ext.5aを形成後、幅が1〜10nm程度のオフセットスペーサ8を形成し、その後に深い拡散層5d(以下、S/D−Ext.5dと記載)を形成する。その他の製造方法は実施の形態1と同様のため説明を省略する。オフセットスペーサ8は酸化シリコン膜、窒化シリコン膜などの絶縁膜の堆積と、異方性エッチングにより形成する。
図9は、本発明の実施の形態3におけるMOSFETの構成を示した断面図である。このMOSFETは、実施の形態1の構成に、ゲート電極4とサイドウォール7の間にオフセットスペーサ8をさらに備えた構成である。S/D−Ext.5aを形成後、幅が1〜10nm程度のオフセットスペーサ8を形成し、その後に深い拡散層5d(以下、S/D−Ext.5dと記載)を形成する。その他の製造方法は実施の形態1と同様のため説明を省略する。オフセットスペーサ8は酸化シリコン膜、窒化シリコン膜などの絶縁膜の堆積と、異方性エッチングにより形成する。
以上より、実施の形態1と同様に、浅いS/D−Ext.5a層でゲート電極4とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いS/D−Ext.5dをゲート電極4からオフセットしてオフセットスペーサ8の端部から形成することで、VthロワリングやDIBLなどの短チャネル効果によるデバイス特性の劣化をさらに防ぐことができる。
本発明は、45nm世代以降のSoC(System on Chip)製品などに用いられるMOSFETに適用することができる。
1,21 シリコン基板、2,22 ウェル、3,23 ゲート絶縁膜、4,24 ゲート電極、5,25 ソース・ドレイン・エクステンション層、5a 第1の拡散層、5a 第2の拡散層、5c,5d 拡散層、6,26 ソース・ドレイン拡散層、7,27 サイドウォール、8,28 オフセットスペーサ、10,10a p型不純物層、11,32 オーバーラップ領域、12 浅い拡散層、13 深い拡散層、29 自然酸化膜、30 チャネル、31 ゲート長、33,34 オフセット領域、35 空乏層、36 パンチスルー。
Claims (15)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された一対のサイドウォールと、
前記半導体基板の浅い表層であって、前記ゲート電極の下部の両端部から内方にかけて一部の領域に形成された一対の第1の拡散層と、
前記半導体基板の前記第1の拡散層よりも深い表層であって、前記第1の拡散層と外方で隣り合う前記サイドウォールの下部の領域に形成された前記第1の拡散層と同一導電型の一対の第2の拡散層と、
前記半導体基板の前記第2の拡散層よりも深い表層であって、前記第2の拡散層と外方で隣り合う領域に形成された前記第1の拡散層と同一導電型の一対の第3の拡散層と、を備える半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された一対のサイドウォールと、
前記半導体基板の浅い表層であって、前記ゲート電極の下部の両端部から内方にかけて一部の領域に形成された一対の第1の拡散層と、
前記半導体基板の前記第1の拡散層よりも深い表層であって、前記ゲート電極の下部の両端部から外方にかけて前記第1の拡散層と隣り合う領域に形成された前記第1の拡散層と同一導電型の一対の第2の拡散層と、を備える半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された一対のオフセットスペーサーと、
前記オフセットスペーサーの側壁に形成された一対のサイドウォールと、
前記半導体基板の浅い表層であって、前記オフセットスペーサーの下部から内方にかけて前記ゲート電極の下部の一部の領域に至って形成された一対の第1の拡散層と、
前記半導体基板の前記第1の拡散層よりも深い表層であって、前記第1の拡散層と外方で隣り合う前記サイドウォールの下部の領域に形成された前記第1の拡散層と同一導電型の一対の第2の拡散層と、
前記半導体基板の前記第2の拡散層よりも深い表層であって、前記第2の拡散層と外方で隣り合う領域に形成された前記第1の拡散層と同一導電型の一対の第3の拡散層と、を備える半導体装置。 - (a)半導体基板を準備する工程と、
(b)前記半導体基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(d)前記ゲート電極をマスクとして前記半導体基板の浅い表層に第1の不純物を注入する工程と、
(e)前記工程(d)の後、前記半導体基板にアニール処理を行い、前記第1の不純物を拡散する工程と、
(f)前記工程(e)の後、前記ゲート電極をマスクとして前記半導体基板の前記第1の不純物よりも深い表層に前記第1の不純物と同一導電型の第2の不純物を注入する工程と、
(g)前記工程(f)の後、前記ゲート電極およびゲート絶縁膜の側壁にサイドウォールを形成する工程と、
(h)前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板の前記第2の不純物よりも深い表層に前記第1の不純物と同一導電型の第3の不純物を注入する工程と、
(i)前記工程(h)の後、前記半導体基板にアニール処理を行い、前記第1〜3の不純物を活性化する工程と、を備える半導体装置の製造方法。 - 前記工程(d)は、前記工程(f)で注入する第2の不純物よりも質量数の大きい分子イオンを注入する、請求項4に記載の半導体装置の製造方法。
- 前記工程(d)は、B18H22、B10H14、As2、As4のいずれかの分子イオンを注入し、
前記工程(f)は、前記工程(d)よりも質量数の小さいB、BF2、As、Pのいずれかの分子イオンまたは原子イオンを注入する、請求項5に記載の半導体装置の製造方法。 - 前記工程(i)は、前記半導体基板にmsecアニール処理を行う、請求項4から6のいずれかに記載の半導体装置の製造方法。
- (a)半導体基板を準備する工程と、
(b)前記半導体基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(d)前記ゲート電極をマスクとして前記半導体基板の浅い表層に第1の不純物を注入する工程と、
(e)前記工程(d)の後、前記半導体基板にアニール処理を行い、前記第1の不純物を拡散する工程と、
(f)前記工程(e)の後、前記ゲート電極をマスクとして前記半導体基板の前記第1の不純物よりも深い表層に前記第1の不純物と同一導電型の第2の不純物を注入する工程と、
(g)前記工程(f)の後、前記ゲート電極および前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
(h)前記工程(g)の後、前記半導体基板にアニール処理を行い、前記第1,2の不純物を活性化する工程と、を備える半導体装置の製造方法。 - 前記工程(d)は、前記工程(f)で注入する第2の不純物よりも質量数の大きい分子イオンを注入する、請求項8に記載の半導体装置の製造方法。
- 前記工程(d)は、B18H22、B10H14、As2、As4のいずれかの分子イオンを注入する、請求項9に記載の半導体装置の製造方法。
- 前記工程(h)は、前記半導体基板にmsecアニール処理を行う、請求項8から10のいずれかに記載の半導体装置の製造方法。
- (a)半導体基板を準備する工程と、
(b)前記半導体基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(d)前記ゲート電極をマスクとして前記半導体基板の浅い表層に第1の不純物を注入する工程と、
(e)前記工程(d)の後、前記半導体基板にアニール処理を行い、前記第1の不純物を拡散する工程と、
(f)前記工程(e)の後、前記ゲート電極および前記ゲート絶縁膜の側壁にオフセットスペーサを形成する工程と、
(g)前記ゲート電極および前記オフセットスペーサをマスクとして前記半導体基板の前記第1の不純物よりも深い表層に前記第1の不純物と同一導電型の第2の不純物を注入する工程と、
(h)前記工程(g)の後、前記オフセットスペーサーの側壁にサイドウォールを形成する工程と、
(i)前記ゲート電極、前記オフセットスペーサおよび前記サイドウォールをマスクとして前記半導体基板の前記第2の不純物よりも深い表層に前記第1の不純物と同一導電型の第3の不純物を注入する工程と、
(j)前記工程(i)の後、前記半導体基板にアニール処理を行い、前記第1〜3の不純物を活性化する工程と、を備える半導体装置の製造方法 - 前記工程(d)は、前記工程(g)で注入する第2の不純物よりも質量数の大きい分子イオンを注入する、請求項12に記載の半導体装置の製造方法。
- 前記工程(d)は、B18H22、B10H14、As2、As4のいずれかの分子イオンを注入し、
前記工程(g)は、前記工程(d)よりも質量数の小さいB、BF2、As、Pのいずれかの分子イオンまたは原子イオンを注入する、請求項13に記載の半導体装置の製造方法。 - 前記工程(j)は、前記半導体基板にmsecアニール処理を行う、請求項12から14のいずれかに記載の半導体装置の製造方法。
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JP2008130602A JP2009278041A (ja) | 2008-05-19 | 2008-05-19 | 半導体装置、およびその製造方法 |
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