JP2009239005A - Semiconductor device and composite lead frame used therefor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a lead frame and constituted by laminating a plurality of semiconductor elements, the semiconductor device having increased lamination density and also improved functionality by increasing the number of laminated semiconductor elements having characteristics and functions different from each other as the lamination density is increased. <P>SOLUTION: A first rectangular semiconductor element is provided in a rectangular opening formed on an upper surface of an interposer provided on one surface of the lead frame, and a second rectangular semiconductor element is provided on the other surface side of the lead frame. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置およびそれに用いる複合リードフレームに関し、特に複数の半導体素子が積層されたマルチチップ型半導体装置に関する。   The present invention relates to a semiconductor device and a composite lead frame used therefor, and more particularly to a multichip semiconductor device in which a plurality of semiconductor elements are stacked.

半導体装置は、大容量・高機能・高速化の要求により複数の半導体素子を積層したＳｉＰ化が進んでいる。この場合、２辺以上にパッドが構成されている複数の半導体素子を積層し、これら半導体素子の電極から半導体装置用基板もしくはリードフレームにボンディングワイヤを介して電気的に接続するためには半導体素子間にスペーサを設け、このスペーサを介して前述のような電気的接続を行う方法がとられている。   Semiconductor devices are being made into SiPs in which a plurality of semiconductor elements are stacked due to demands for large capacity, high functionality, and high speed. In this case, in order to stack a plurality of semiconductor elements having pads formed on two or more sides and electrically connect the electrodes of these semiconductor elements to a substrate for a semiconductor device or a lead frame via bonding wires, the semiconductor elements There is a method in which a spacer is provided in between and the electrical connection as described above is performed through this spacer.

また、外形寸法の異なる半導体素子を積層することも一般的に実施されており、ＢＧＡ型の半導体装置のように配線基板を使用する半導体装置においては、下段側の半導体素子に比べてサイズが小さい半導体素子を積層する場合、下段側半導体素子の角にサイズの小さい半導体素子を配置して、この半導体素子の各辺のパッドから前記半導体装置用基板の電極に対してボンディングワイヤで接続することが可能である。   In addition, it is common practice to stack semiconductor elements having different external dimensions, and in a semiconductor device using a wiring board such as a BGA type semiconductor device, the size is smaller than that of a lower-stage semiconductor element. When stacking semiconductor elements, it is possible to arrange small semiconductor elements at the corners of the lower semiconductor elements and connect them from the pads on each side of the semiconductor elements to the electrodes of the semiconductor device substrate with bonding wires. Is possible.

しかしながら、このような態様では、前記半導体素子の配置に依存して、前記半導体装置用基板に近接した２辺のパッドから前記半導体装置用基板の電極までの配線距離は短くすることができる一方、前記半導体装置用基板から離隔した２辺のパッドから前記半導体装置用基板の電極までの配線距離が長くなり、かつ配線角度が大きくなるために、隣接する配線間において組立に必要な距離が確保できなくなるため、隣接する配線間の短絡および半導体素子と配線との接触等の技術的課題により、前記半導体素子のパッドから直接半導体装置用基板の電極にボンディングワイヤで電気的に接続することが困難である。   However, in such an embodiment, depending on the arrangement of the semiconductor elements, the wiring distance from the pads on the two sides close to the semiconductor device substrate to the electrodes of the semiconductor device substrate can be shortened, Since the wiring distance from the pads on the two sides separated from the semiconductor device substrate to the electrodes of the semiconductor device substrate is increased and the wiring angle is increased, the distance necessary for assembly can be secured between adjacent wirings. Therefore, due to technical problems such as short circuit between adjacent wires and contact between semiconductor elements and wires, it is difficult to electrically connect the pads of the semiconductor elements directly to the electrodes of the semiconductor device substrate with bonding wires. is there.

かかる問題に鑑みて、従来においては、インターポーザチップを用いて配線を中継していた（例えば、特許文献１参照）。すなわち、半導体装置用基板上に搭載された大型の半導体素子の上にインターポーザチップを搭載し、そのインターポーザチップの上に小型の半導体素子を搭載し、小型の半導体素子のパッドとインターポーザチップ上の内側領域に形成されたパッドとをワイヤボンディングし、さらにインターポーザチップの外周領域に形成されたパッドと半導体装置用基板上のパッドとをワイヤボンディングするものである。または、半導体装置用基板上に搭載された大型の半導体素子の上にインターポーザチップと小型の半導体素子を並べて配置し、小型の半導体素子の所定の辺側のパッドについてのみインターポーザチップを介して半導体装置用基板のパッドに接続していた。   In view of such a problem, conventionally, wiring has been relayed using an interposer chip (see, for example, Patent Document 1). That is, an interposer chip is mounted on a large semiconductor element mounted on a substrate for a semiconductor device, a small semiconductor element is mounted on the interposer chip, and a pad of the small semiconductor element and an inner side on the interposer chip The pad formed in the region is wire-bonded, and the pad formed in the outer peripheral region of the interposer chip and the pad on the semiconductor device substrate are wire-bonded. Alternatively, an interposer chip and a small semiconductor element are arranged side by side on a large semiconductor element mounted on a substrate for a semiconductor device, and only a pad on a predetermined side of the small semiconductor element is interposed via the interposer chip. It was connected to the pad on the circuit board.

しかしながら、インターポーザチップの上に半導体素子を搭載すると、インタポーザチップの厚み分だけ半導体装置の厚みが増し、半導体装置の小型化が図れないという問題があった。また、半導体装置全体の厚さに関する制限から、積層することが可能な半導体素子の数が制限され、相異なる特性及び機能を有する半導体素子の積層数も制限されることになる。この結果、前記半導体装置の機能を十分に向上させることができないという問題もあった。   However, when a semiconductor element is mounted on the interposer chip, there is a problem that the thickness of the semiconductor device increases by the thickness of the interposer chip, and the semiconductor device cannot be reduced in size. In addition, the number of semiconductor elements that can be stacked is limited due to the limitation on the thickness of the entire semiconductor device, and the number of stacked semiconductor elements having different characteristics and functions is also limited. As a result, there is a problem that the function of the semiconductor device cannot be sufficiently improved.

かかる問題に鑑み、特許文献２では、上述したＢＧＡ型半導体装置などの配線基板の上面に比較的大型の半導体素子を設け、前記配線基板の略中央部に開口部を形成して、この開口部内に比較的小型の半導体素子を設け、この小型の半導体素子の高さ（厚さ）を前記配線基板の厚さで相殺することによって前記半導体装置の厚みを低減し、小型化することが試みられている。   In view of such a problem, in Patent Document 2, a relatively large semiconductor element is provided on the upper surface of a wiring board such as the BGA type semiconductor device described above, and an opening is formed in a substantially central portion of the wiring board. An attempt is made to reduce the thickness of the semiconductor device by providing a relatively small semiconductor element and offsetting the height (thickness) of the small semiconductor element with the thickness of the wiring board. ing.

しかしながら、特許文献２に記載の技術は、配線基板を有しないリードフレーム型の半導体装置に対しては適用することができない。したがって、前記リードフレーム型の半導体装置においては、未だ十分に半導体素子の積層密度を向上させ、前記半導体装置の厚みを低減することができない。さらには、相異なる特性及び機能を有する半導体素子の積層数も制限されるので、前記半導体装置の機能を十分に向上させることができない。
特開２００４−２３５３３２号 特開２００４−３１１７８５号 However, the technique described in Patent Document 2 cannot be applied to a lead frame type semiconductor device having no wiring board. Therefore, in the lead frame type semiconductor device, the stacking density of the semiconductor elements cannot be improved sufficiently, and the thickness of the semiconductor device cannot be reduced. Furthermore, since the number of stacked semiconductor elements having different characteristics and functions is limited, the function of the semiconductor device cannot be sufficiently improved.
JP 2004-235332 A JP 2004-311785 A

本発明は、リードフレームを有し、複数の半導体素子を積層してなる半導体装置において、その積層密度を向上させるとともに、積層密度の向上に伴って相異なる特性及び機能を有する半導体素子の積層数を増大させ、機能性を向上させた半導体装置を提供することを目的とする。   The present invention provides a semiconductor device having a lead frame, in which a plurality of semiconductor elements are stacked, and improves the stacking density and the number of stacked semiconductor elements having different characteristics and functions as the stacking density increases. An object of the present invention is to provide a semiconductor device having increased functionality and improved functionality.

上記目的を達成すべく、本発明の一態様は、接続端子が設けられたリードフレームと、前記リードフレームの一方の面上に設けられるとともに、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、前記リードフレームの他方の面側に設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、を具備することを特徴とする、半導体装置に関する。   In order to achieve the above object, according to one embodiment of the present invention, a lead frame provided with a connection terminal, a lead frame provided on one surface of the lead frame, and a rectangular opening formed on the top surface, the top surface A first pad is formed in each of the four adjacent regions forming the opening, and a second pad electrically connected to the first pad and the connection terminal on the outer edge of the upper surface Formed in the opening, a rectangular first semiconductor element having a third pad formed on an upper surface area adjacent to each of the adjacent areas of the four sides, and the lead frame And a rectangular second semiconductor element having a fourth pad formed on at least one outer edge thereof. The present invention relates to a semiconductor device.

また、本発明の一態様は、接続端子が設けられたリードフレームと、前記リードフレームの空隙中に嵌入するようにして設けられるとともに、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、前記リードフレームの一方の面側において、前記インターポーザーを支持するようにして設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、を具備することを特徴とする、半導体装置に関する。   According to another aspect of the present invention, a lead frame provided with a connection terminal and a lead frame provided so as to be fitted into a gap of the lead frame, a rectangular opening is formed on an upper surface, and the upper surface A first pad is formed in each of the four adjacent areas forming the opening, and a second pad electrically connected to the first pad and the connection terminal is formed on the outer edge of the upper surface. An interposer formed in the opening, a rectangular first semiconductor element having a third pad formed on an upper surface area adjacent to each of the adjacent areas of the four sides, and one of the lead frames A rectangular second semiconductor element provided on the surface side to support the interposer and having a fourth pad formed on at least one outer edge. Characterized in that a semiconductor device.

さらに、本発明の半導体装置に用いる複合リードフレームについて言えば、絶縁性フィルムに金属配線層を形成してなるインターポーザーが、金属製リードフレームの略中央部の空隙に配置され、前記インターポーザーの端部と前記金属製リードフレームのリードとが接合された複合リードフレームであって、前記インターポ―ザーは、その略中央部に第１の半導体装置を設置する開口部を有し、かつ第１の半導体装置を設置する開口部の周囲に第２の半導体装置を設置できる搭載面を有することを特徴とする、複合リードフレームに関する。付言すれば、上記の金属製リードフレームのリードは、厚さを軽減するための肩部を有することを特徴とする、複合リードフレームに関する。   Further, regarding the composite lead frame used in the semiconductor device of the present invention, an interposer formed by forming a metal wiring layer on an insulating film is disposed in a gap at a substantially central portion of the metal lead frame, A composite lead frame in which an end and a lead of the metal lead frame are joined, wherein the interposer has an opening for installing the first semiconductor device at a substantially central portion thereof, and the first The present invention relates to a composite lead frame having a mounting surface on which a second semiconductor device can be installed around an opening where the semiconductor device is installed. In other words, the lead of the metal lead frame described above relates to a composite lead frame characterized by having a shoulder for reducing the thickness.

上記態様によれば、リードフレームを有し、複数の半導体素子を積層してなる半導体装置において、その積層密度を向上させるとともに、積層密度の向上に伴って相異なる特性及び機能を有する半導体素子の積層数を増大させ、機能性を向上させた半導体装置を提供することができる。   According to the above aspect, in a semiconductor device having a lead frame and having a plurality of semiconductor elements stacked, the stacking density is improved and the semiconductor elements having different characteristics and functions as the stacking density increases. A semiconductor device with an increased number of stacked layers and improved functionality can be provided.

以下、本発明の具体的な実施形態について説明する。   Hereinafter, specific embodiments of the present invention will be described.

（第１の実施形態）
図１は、第１の実施形態における半導体装置を示す上平面図であり、図２は、図１に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図であり、図３は、図１に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図であり、図４は、図１に示す半導体装置のＣ−Ｃ線に沿って切った場合の断面図である。 (First embodiment)
1 is an upper plan view showing the semiconductor device according to the first embodiment, FIG. 2 is a cross-sectional view taken along the line AA of the semiconductor device shown in FIG. 1, and FIG. 1 is a cross-sectional view taken along the line BB of the semiconductor device shown in FIG. 1, and FIG. 4 is a cross-sectional view taken along the line CC of the semiconductor device shown in FIG. .

図１〜４に示すように、本実施形態における半導体装置１０において、リードフレーム１１の一方の面上には、インターポーザー１２が設けられて、リードフレーム１１およびインターポーザー１２で複合リードフレームを形成している。このインターポーザー１２は、接着層１６によってリードフレーム１１と四隅で接着固定されている。インターポーザー１２の略中央部には、このインターポーザー１２を貫通するようにして開口部１２Ａが形成され、この開口部１２Ａ内には矩形状の第１の半導体素子１３が収納されている。第１の半導体素子１３は開口部１２Ａの下面に露出した接着層１６によって後述する半導体素子１４に固定されている。   As shown in FIGS. 1 to 4, in the semiconductor device 10 according to the present embodiment, an interposer 12 is provided on one surface of the lead frame 11, and a composite lead frame is formed by the lead frame 11 and the interposer 12. is doing. The interposer 12 is bonded and fixed to the lead frame 11 at four corners by an adhesive layer 16. An opening 12A is formed in a substantially central portion of the interposer 12 so as to penetrate the interposer 12, and a rectangular first semiconductor element 13 is accommodated in the opening 12A. The first semiconductor element 13 is fixed to a semiconductor element 14 described later by an adhesive layer 16 exposed on the lower surface of the opening 12A.

リードフレーム１１の略中央部の空隙１１Ａには、第１の半導体素子１３に比較して大型の第２の半導体素子１４及び１５が配置（収納）され、空隙１１Ａの上面に露出した接着層１６によってインターポーザー１２に固定されている。なお、第２の半導体素子１４及び１５は、図示しない接着層を介して互いに接着固定されており、さらに、上述したように、接着層１６はリードフレーム１１に対して接着固定されているので、接着層１６を介して第１の半導体素子１３及び第２の半導体素子１４及び１５もリードフレーム１１に対して間接的に接着固定されている。   The second semiconductor elements 14 and 15 larger in size than the first semiconductor element 13 are disposed (accommodated) in the gap 11A in the substantially central portion of the lead frame 11, and the adhesive layer 16 exposed on the upper surface of the gap 11A. Is fixed to the interposer 12. The second semiconductor elements 14 and 15 are bonded and fixed to each other via an adhesive layer (not shown). Further, as described above, the adhesive layer 16 is bonded and fixed to the lead frame 11. The first semiconductor element 13 and the second semiconductor elements 14 and 15 are also indirectly bonded and fixed to the lead frame 11 through the adhesive layer 16.

インターポーザー１２は、例えばタブテープなどから構成されるコア材１２１を含み、その上面にＣｕ配線１２２及びこのＣｕ配線を被覆するようにして形成されたレジスト層１２３を含んでいる。また、開口部１２Ａを形成する４辺の隣接領域それぞれに第１のパッド１２４が形成されるとともに、前記上面の外縁部には、第２のパッド１２５Ａ及び１２５Ｂが形成されている。   The interposer 12 includes a core material 121 made of, for example, a tab tape, and includes a Cu wiring 122 and a resist layer 123 formed on the upper surface so as to cover the Cu wiring. In addition, a first pad 124 is formed in each of the four adjacent regions forming the opening 12A, and second pads 125A and 125B are formed on the outer edge of the upper surface.

なお、第１のパッド１２４と、インターポーザー１２の前縁（長辺）に形成された第２のパッド１２５Ａ及びインターポーザー１２の側縁（短辺）に形成された第２のパッド１２５Ｂとは、Ｃｕ配線１２２によって電気的に接続されており、インターポーザー１２の側縁（短辺）に形成された第２のパッド１２５Ｂは、リードフレーム１１の接続端子１１１と金属配線１７によって電気的に接続されている。   The first pad 124, the second pad 125A formed on the front edge (long side) of the interposer 12, and the second pad 125B formed on the side edge (short side) of the interposer 12 are as follows. The second pad 125B formed on the side edge (short side) of the interposer 12 is electrically connected by the connection terminal 111 of the lead frame 11 and the metal wiring 17. Has been.

また、第１の半導体素子１３の、インターポーザー１２の開口部１２Ａを形成する前記４辺の隣接領域それぞれに隣接する上面領域上には第３のパッド１３１が形成されており、この第３のパッド１３１と第２のパッド１２５とは金属配線１８によって電気的に接続されており、これによって、第１の半導体素子１３は、インターポーザー１２と電気的に接続されている。   A third pad 131 is formed on the upper surface area adjacent to each of the adjacent areas on the four sides forming the opening 12A of the interposer 12 of the first semiconductor element 13, and this third pad 131 is formed. The pad 131 and the second pad 125 are electrically connected by the metal wiring 18, whereby the first semiconductor element 13 is electrically connected to the interposer 12.

さらに、図１に示すように、第２の半導体素子１４及び１５の露出した前縁には、第４のパッド１４１及び１５１が形成され、これらは金属配線１９によって互いに電気的に接続されているとともに、第４のパッド１５１は、インターポーザー１２の前縁に形成された第２のパッド１２５Ａと金属配線１９によって電気的に接続されている。これによって、第１の半導体素子１３及び第２の半導体素子１４，１５は、インターポーザー１２を介してリードフレーム１１と電気的に接続されることになる。   Further, as shown in FIG. 1, fourth pads 141 and 151 are formed on the exposed front edges of the second semiconductor elements 14 and 15, and these are electrically connected to each other by a metal wiring 19. At the same time, the fourth pad 151 is electrically connected to the second pad 125 A formed on the front edge of the interposer 12 by the metal wiring 19. As a result, the first semiconductor element 13 and the second semiconductor elements 14 and 15 are electrically connected to the lead frame 11 via the interposer 12.

本実施形態では、特に図２〜４に示すように、第１の半導体素子１３がインターポーザー１２に形成された開口部１２Ａ内に収納するようにして配置されており、第２の半導体素子１４，１５がリードフレーム１１の空隙内に収納するようにして配置されている。したがって、第１の半導体素子１３の高さ（厚さ）が、開口部１２Ａの深さで少なくとも部分的に相殺されるとともに、第２の半導体素子１４及び１５の高さ（厚さ）が、空隙１１Ａの深さで少なくとも部分的に相殺されるようになる。   In the present embodiment, as shown particularly in FIGS. 2 to 4, the first semiconductor element 13 is disposed so as to be accommodated in the opening 12 </ b> A formed in the interposer 12, and the second semiconductor element 14. , 15 are arranged so as to be accommodated in the gaps of the lead frame 11. Therefore, the height (thickness) of the first semiconductor element 13 is at least partially offset by the depth of the opening 12A, and the height (thickness) of the second semiconductor elements 14 and 15 is The depth of the air gap 11A is at least partially offset.

したがって、これら半導体素子を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数を増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能を向上させることができる。   Therefore, the thickness of the entire device (package) when these semiconductor elements are stacked can be sufficiently reduced, and the integration density in the thickness direction when viewed as a device (package) can be improved. In addition, since the number of semiconductor elements that can be stacked (integrated) can be increased within a thickness range permitted as a device (package), a large number of semiconductor elements having different characteristics and functions can be stacked (integrated). And the function as a device (package) can be improved.

なお、本実施形態では、図２及び３に示すように、インターポーザー１２における開口部１２Ａの深さを第１の半導体素子１３の高さ（厚さ）とほぼ同一にし、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとをほぼ同一としている。このような態様によれば、第１の半導体素子１３の高さ（厚さ）をインターポーザー１２の高さ（厚さ）でほぼ完全に相殺することができるので、上述した作用効果がより顕著となる。   In the present embodiment, as shown in FIGS. 2 and 3, the depth of the opening 12 </ b> A in the interposer 12 is made substantially the same as the height (thickness) of the first semiconductor element 13, and the top surface of the interposer 12. And the level of the upper surface of the first semiconductor element 13 are substantially the same. According to such an aspect, the height (thickness) of the first semiconductor element 13 can be almost completely offset by the height (thickness) of the interposer 12, so that the above-described effects are more remarkable. It becomes.

但し、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとがほぼ同一となることは必ずしも要求されるものではなく、第１の半導体素子１３の高さ（厚さ）が少なくとも部分的にインターポーザー１２の高さ（厚さ）によって相殺できれば、上記作用効果を奏することができる。   However, the level of the upper surface of the interposer 12 and the level of the upper surface of the first semiconductor element 13 are not necessarily required to be the same, and the height (thickness) of the first semiconductor element 13 is not necessarily required. If it can be at least partially offset by the height (thickness) of the interposer 12, the above-described effects can be achieved.

本実施形態において、第２の半導体素子１４及び１５は、例えばＮＡＮＤ型のフラッシュメモリ等とすることができ、この場合、第１の半導体素子１３は、前記メモリを駆動させるためのＡＳＩＣコントローラ等とすることができる。また、本実施形態の半導体装置を適宜樹脂封止することによって、ＴＳＯＰ（Thin small outline package）型のパッケージやＳＯＮ（Small outline non-leaded）型等のリードフレームを使用しているパッケージにすることができる。   In the present embodiment, the second semiconductor elements 14 and 15 can be, for example, NAND flash memories or the like. In this case, the first semiconductor element 13 is an ASIC controller or the like for driving the memory. can do. In addition, by appropriately sealing the semiconductor device of this embodiment with a resin, a TSOP (Thin small outline package) type package or a SON (Small outline non-leaded) type lead frame is used. Can do.

なお、リードフレーム１１は、銅や鉄合金などの金属の薄板を加工して形成することができる。また、金属配線１７〜１９は、銅、アルミニウム等の電気的良導体から構成することができる。   The lead frame 11 can be formed by processing a thin metal plate such as copper or iron alloy. Moreover, the metal wiring 17-19 can be comprised from electrical good conductors, such as copper and aluminum.

また、インターポーザー１２に形成された開口部１２Ａは、所定の金型を用いたモールドにより当初から形成するようにすることもできるし、平板状のインターポーザーを形成した後、ルーター等を用いて加工形成することもできる。   Further, the opening 12A formed in the interposer 12 can be formed from the beginning by molding using a predetermined mold, or after forming a flat interposer, using a router or the like. It can also be formed by processing.

また、本実施形態では、３つの半導体素子を積層する場合について説明しているが、半導体素子の積層数は、目的とする半導体装置の用途などに応じて適宜に設定することができる。   In this embodiment, the case where three semiconductor elements are stacked has been described. However, the number of stacked semiconductor elements can be set as appropriate depending on the intended use of the semiconductor device.

さらに、本実施形態では、第２の半導体素子１４及び１５をリードフレーム１１の空隙１１Ａ内に収納するようにして設けているが、第２の半導体素子１４及び１５のサイズが、空隙１１Ａのサイズに比較して大きいような場合は、必ずしも空隙１１Ａ内に収納する必要はなく、以下の実施形態で示すように、リードフレーム１１Ａの、インターポーザー１２（第１の半導体素子１３）が設けられた面と反対側の面上に直接設けるようにすることもできる。   Further, in the present embodiment, the second semiconductor elements 14 and 15 are provided so as to be accommodated in the gap 11A of the lead frame 11, but the size of the second semiconductor elements 14 and 15 is the size of the gap 11A. In the case where it is larger than the gap 11A, it is not always necessary to store it in the gap 11A. As shown in the following embodiment, the interposer 12 (first semiconductor element 13) of the lead frame 11A is provided. It can also be provided directly on the surface opposite to the surface.

（第２の実施形態）
図５は、第２の実施形態における半導体装置を示す断面図である。なお、図５に示す断面図は、上記第１の実施形態の図４に示す断面図に相当する。 (Second Embodiment)
FIG. 5 is a sectional view showing a semiconductor device according to the second embodiment. Note that the cross-sectional view shown in FIG. 5 corresponds to the cross-sectional view shown in FIG. 4 of the first embodiment.

本実施形態は、上記第１の実施形態の変形例である。上記第１の実施形態の半導体装置１０では、リードフレーム１１の一方の面上にインターポーザー１２を接着固定して設けているが、本実施形態の半導体装置２０では、リードフレーム１１の内側端部をエッチング除去して肩部１１Ｂを形成し、この肩部１１Ｂによる段差を埋め合わせるようにしてインターポーザー１２を嵌装している。   The present embodiment is a modification of the first embodiment. In the semiconductor device 10 of the first embodiment, the interposer 12 is bonded and fixed on one surface of the lead frame 11, but in the semiconductor device 20 of the present embodiment, the inner end portion of the lead frame 11 is provided. The shoulder portion 11B is formed by etching away, and the interposer 12 is fitted so as to make up the step due to the shoulder portion 11B.

本実施形態においては、半導体素子の高さ（厚さ）のみでなく、インターポーザー１２の高さ（厚さ）も、リードフレーム１１に形成した肩部１１Ｂの高さ（段差）によって少なくとも部分的に相殺されるようになる。したがって、上記第１の実施形態に比較して、半導体素子１３〜１５を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数をさらに増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能をさらに向上させることができる。   In the present embodiment, not only the height (thickness) of the semiconductor element but also the height (thickness) of the interposer 12 is at least partially determined by the height (step) of the shoulder 11B formed on the lead frame 11. Will be offset. Therefore, compared with the first embodiment, the thickness of the entire device (package) when the semiconductor elements 13 to 15 are stacked can be sufficiently reduced, and the thickness when viewed as the device (package). The integration density in the vertical direction can be improved. In addition, since the number of semiconductor elements that can be stacked (integrated) can be further increased within the thickness range allowed for the device (package), a large number of semiconductor elements having different characteristics and functions are stacked (integrated). Therefore, the function as a device (package) can be further improved.

なお、図１〜３に関係したその他の特徴に関しては、上記第１の実施形態と同じである。   The other features related to FIGS. 1 to 3 are the same as those in the first embodiment.

（第３の実施形態）
図６は、第３の実施形態における半導体装置を示す断面図である。なお、図６に示す断面図は、上記第１の実施形態の図４に示す断面図に相当する。また、その他の構成及び特徴に関しては、図１〜３に示す場合と同様である。なお、上記実施態様に示す半導体装置と類似あるいは同一の構成要素に関しては、同一の参照数字を用いている。 (Third embodiment)
FIG. 6 is a cross-sectional view showing a semiconductor device according to the third embodiment. The cross-sectional view shown in FIG. 6 corresponds to the cross-sectional view shown in FIG. 4 of the first embodiment. Other configurations and features are the same as those shown in FIGS. Note that the same reference numerals are used for components that are similar or identical to those of the semiconductor device described in the above embodiment.

本実施形態における半導体装置３０においては、図６に示すように、インターポーザー１２がリードフレーム１１の空隙１１Ａ内に嵌入されており、このインターポーザー１２は接着層１６によってリードフレーム１１と接着固定されている。また、上記第１の実施形態と同様に、インターポーザー１２の略中央部には、このインターポーザー１２を高さ（厚さ）方向に貫通するようにして開口部１２Ａが形成され、この開口部１２Ａ内には矩形状の第１の半導体素子１３が収納されている。第１の半導体素子１３は開口部１２Ａの下面に露出した接着層１６によって固定されている（図２及び３参照）。   In the semiconductor device 30 according to the present embodiment, as shown in FIG. 6, the interposer 12 is fitted into the gap 11 </ b> A of the lead frame 11, and the interposer 12 is bonded and fixed to the lead frame 11 by the adhesive layer 16. ing. Similarly to the first embodiment, an opening 12A is formed at a substantially central portion of the interposer 12 so as to penetrate the interposer 12 in the height (thickness) direction. A rectangular first semiconductor element 13 is accommodated in 12A. The first semiconductor element 13 is fixed by an adhesive layer 16 exposed on the lower surface of the opening 12A (see FIGS. 2 and 3).

一方、図６に示すように、リードフレーム１１の一方の面、すなわち裏面側には、インターポーザー１２を支持するようにして、第１の半導体素子１３に比較して大型の第２の半導体素子１４及び１５が配置されている。なお、第２の半導体素子１４及び１５は、図示しない接着層を介して互いに接着固定されており、第２の半導体素子１４は接着層１６によってインターポーザー１２及びリードフレーム１１に対して接着固定されている。   On the other hand, as shown in FIG. 6, a second semiconductor element larger than the first semiconductor element 13 is supported on one surface of the lead frame 11, that is, the back surface side so as to support the interposer 12. 14 and 15 are arranged. The second semiconductor elements 14 and 15 are bonded and fixed to each other via an adhesive layer (not shown), and the second semiconductor element 14 is bonded and fixed to the interposer 12 and the lead frame 11 by the adhesive layer 16. ing.

本実施形態では、第１の半導体素子１３がインターポーザー１２に形成された開口部１２Ａ内に収納するようにして配置されており、インターポーザー１２がリードフレーム１１の空隙１１Ａ内に嵌入されている。したがって、第１の半導体素子１３の高さ（厚さ）が、開口部１２Ａの深さで少なくとも部分的に相殺されるとともに、インターポーザー１２の高さ（厚さ）が、空隙１１Ａの深さで相殺されるようになる。   In the present embodiment, the first semiconductor element 13 is disposed so as to be accommodated in an opening 12 </ b> A formed in the interposer 12, and the interposer 12 is fitted in the gap 11 </ b> A of the lead frame 11. . Therefore, the height (thickness) of the first semiconductor element 13 is at least partially offset by the depth of the opening 12A, and the height (thickness) of the interposer 12 is the depth of the gap 11A. Will be offset.

したがって、これら半導体素子を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数を増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能を向上させることができる。   Therefore, the thickness of the entire device (package) when these semiconductor elements are stacked can be sufficiently reduced, and the integration density in the thickness direction when viewed as a device (package) can be improved. In addition, since the number of semiconductor elements that can be stacked (integrated) can be increased within a thickness range permitted as a device (package), a large number of semiconductor elements having different characteristics and functions can be stacked (integrated). And the function as a device (package) can be improved.

なお、本実施形態でも、インターポーザー１２における開口部１２Ａの深さを第１の半導体素子１３の高さ（厚さ）とほぼ同一にし、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとをほぼ同一としている。このような態様によれば、第１の半導体素子１３の高さ（厚さ）をインターポーザー１２の高さ（厚さ）でほぼ完全に相殺することができるので、上述した作用効果がより顕著となる。   In this embodiment, the depth of the opening 12A in the interposer 12 is substantially the same as the height (thickness) of the first semiconductor element 13, and the level of the upper surface of the interposer 12 and the first semiconductor element 13 are the same. The level of the upper surface is substantially the same. According to such an aspect, the height (thickness) of the first semiconductor element 13 can be almost completely offset by the height (thickness) of the interposer 12, so that the above-described effects are more remarkable. It becomes.

但し、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとがほぼ同一となることは必ずしも要求されるものではなく、第１の半導体素子１３の高さ（厚さ）が少なくとも部分的にインターポーザー１２の高さ（厚さ）によって相殺できれば、上記作用効果を奏することができる。   However, the level of the upper surface of the interposer 12 and the level of the upper surface of the first semiconductor element 13 are not necessarily required to be the same, and the height (thickness) of the first semiconductor element 13 is not necessarily required. If it can be at least partially offset by the height (thickness) of the interposer 12, the above-described effects can be achieved.

また、本実施形態では、図６に示すように、リードフレーム１１の空隙１１Ａの深さ、すなわちリードフレーム１１の厚さが、インターポーザー１２の高さ（厚さ）よりも大きいので、インターポーザー１２の高さ（厚さ）はリードフレーム１１の厚さによって完全に相殺されている。しかしながら、インターポーザー１２の高さ（厚さ）が少なくとも部分的にリードフレーム１１によって相殺できれば、上記作用効果を奏することができる。   In the present embodiment, as shown in FIG. 6, the depth of the gap 11 </ b> A of the lead frame 11, that is, the thickness of the lead frame 11 is larger than the height (thickness) of the interposer 12. The height (thickness) of 12 is completely offset by the thickness of the lead frame 11. However, if the height (thickness) of the interposer 12 can be at least partially offset by the lead frame 11, the above-described effects can be achieved.

なお、インターポーザー１２は、上記第１の実施形態と同様に、例えばタブテープなどから構成されるコア材１２１を含み、その上面にＣｕ配線１２２及びこのＣｕ配線を被覆するようにして形成されたレジスト層１２３を含むとともに、開口部１２Ａを形成する４辺の隣接領域それぞれに第１のパッド１２４が形成され、前記上面の外縁部には、第２のパッド１２５Ａ及び１２５Ｂが形成されている。   As in the first embodiment, the interposer 12 includes a core material 121 made of, for example, a tab tape, and has a Cu wiring 122 and a resist formed so as to cover the Cu wiring on the upper surface thereof. In addition to the layer 123, a first pad 124 is formed in each of the four adjacent regions forming the opening 12A, and second pads 125A and 125B are formed on the outer edge of the upper surface.

また、インターポーザー１２に形成された開口部１２Ａは、所定の金型を用いたモールドにより当初から形成するようにすることもできるし、平板状のインターポーザーを形成した後、ルーター等を用いて加工形成することもできる。   Further, the opening 12A formed in the interposer 12 can be formed from the beginning by molding using a predetermined mold, or after forming a flat interposer, using a router or the like. It can also be formed by processing.

なお、各パッドの形成位置と、半導体素子間及び半導体素子とインターポーザーとの間、並びにインターポーザーとリードフレームとの間の電気的な接続も、上記第１の実施形態と同様にすることができる。   The formation positions of the pads, the electrical connection between the semiconductor elements, between the semiconductor elements and the interposer, and between the interposer and the lead frame may be the same as in the first embodiment. it can.

本実施形態においても、第２の半導体素子１４及び１５は、例えばＮＡＮＤ型のフラッシュメモリ等とすることができ、この場合、第１の半導体素子１３は、前記メモリを駆動させるためのＡＳＩＣコントローラ等とすることができる。また、本実施形態の半導体装置を適宜樹脂封止することによって、ＴＳＯＰ（Thin small outline package）型のパッケージやＳＯＮ（Small outline non-leaded）型等のリードフレームを使用しているパッケージにすることができる。   Also in this embodiment, the second semiconductor elements 14 and 15 can be NAND flash memories, for example. In this case, the first semiconductor element 13 is an ASIC controller or the like for driving the memory. It can be. In addition, by appropriately sealing the semiconductor device of this embodiment with a resin, a TSOP (Thin small outline package) type package or a SON (Small outline non-leaded) type lead frame is used. Can do.

また、本実施形態では、３つの半導体素子を積層する場合について説明しているが、半導体素子の積層数は、目的とする半導体装置の用途などに応じて適宜に設定することができる。   In this embodiment, the case where three semiconductor elements are stacked has been described. However, the number of stacked semiconductor elements can be set as appropriate depending on the intended use of the semiconductor device.

（第４の実施形態）
図７は、第４の実施形態における半導体装置を示す断面図である。なお、図７に示す断面図は、上記第１の実施形態の図４に示す断面図に相当する。 (Fourth embodiment)
FIG. 7 is a cross-sectional view showing a semiconductor device according to the fourth embodiment. The cross-sectional view shown in FIG. 7 corresponds to the cross-sectional view shown in FIG. 4 of the first embodiment.

本実施形態は、上記第３の実施形態の変形例である。上記第３の実施形態の半導体装置３０では、リードフレーム１１の一方の面上、すなわち裏面上でインターポーザー１２を支持するようにして第２の半導体素子１４及び１５を接着固定して設けているが、本実施形態の半導体装置４０では、図７に示すように、リードフレーム１１の裏面側における内側端部をエッチング除去して肩部１１Ｃを形成し、この肩部１１Ｃによる段差を埋め合わせるようにして第２の半導体素子１４及び１５を嵌装している。   The present embodiment is a modification of the third embodiment. In the semiconductor device 30 of the third embodiment, the second semiconductor elements 14 and 15 are bonded and fixed so as to support the interposer 12 on one surface of the lead frame 11, that is, the back surface. However, in the semiconductor device 40 of the present embodiment, as shown in FIG. 7, the inner end portion on the back surface side of the lead frame 11 is etched away to form the shoulder portion 11C, and the step due to the shoulder portion 11C is made up. The second semiconductor elements 14 and 15 are fitted.

本実施形態においては、第１の半導体素子１３の高さ（厚さ）及びインターポーザー１２の高さ（厚さ）だけでなく、リードフレーム１１に形成した肩部１１Ｂの高さ（段差）によって、第２の半導体素子１４及び１５の高さ（厚さ）も少なくとも部分的に相殺されるようになる。   In the present embodiment, not only the height (thickness) of the first semiconductor element 13 and the height (thickness) of the interposer 12 but also the height (step) of the shoulder portion 11 </ b> B formed on the lead frame 11. The height (thickness) of the second semiconductor elements 14 and 15 is also at least partially offset.

したがって、上記第３の実施形態に比較して、半導体素子１３〜１５を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数をさらに増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能をさらに向上させることができる。   Therefore, compared with the third embodiment, the thickness of the entire device (package) when the semiconductor elements 13 to 15 are stacked can be sufficiently reduced, and the thickness when viewed as the device (package). The integration density in the vertical direction can be improved. In addition, since the number of semiconductor elements that can be stacked (integrated) can be further increased within the thickness range allowed for the device (package), a large number of semiconductor elements having different characteristics and functions are stacked (integrated). Therefore, the function as a device (package) can be further improved.

なお、その他の特徴に関しては、上記第３の実施形態と同じである。   Other features are the same as those in the third embodiment.

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。   While the present invention has been described in detail based on the above specific examples, the present invention is not limited to the above specific examples, and various modifications and changes can be made without departing from the scope of the present invention.

第１の実施形態における半導体装置を示す上平面図である。1 is an upper plan view showing a semiconductor device according to a first embodiment. 図１に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図である。It is sectional drawing at the time of cutting along the AA line of the semiconductor device shown in FIG. 図１に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図である。It is sectional drawing at the time of cutting along the BB line of the semiconductor device shown in FIG. 図１に示す半導体装置のＣ−Ｃ線に沿って切った場合の断面図である。It is sectional drawing at the time of cutting along the CC line of the semiconductor device shown in FIG. 第２の実施形態における半導体装置を示す上平面図である。It is an upper top view showing a semiconductor device in a 2nd embodiment. 第３の実施形態における半導体装置を示す上平面図である。It is an upper top view showing a semiconductor device in a 3rd embodiment. 第２の実施形態における半導体装置を示す上平面図である。It is an upper top view showing a semiconductor device in a 2nd embodiment.

符号の説明Explanation of symbols

１０，２０，３０，４０ 半導体装置
１１ リードフレーム
１２ インターポーザー
１３ 第１の半導体素子
１４，１５ 第２の半導体素子
１６ 接着層
１７，１８，１９ 金属配線 10, 20, 30, 40 Semiconductor device 11 Lead frame 12 Interposer 13 First semiconductor element 14, 15 Second semiconductor element 16 Adhesive layer 17, 18, 19 Metal wiring

Claims (7)

接続端子が設けられたリードフレームと、
前記リードフレームの一方の面上に設けられるとともに、中央に矩形状の開口部が形成され、上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に、前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、
前記リードフレームの間の前記インターポーザーの下面側に設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、
を具備することを特徴とする、半導体装置。 A lead frame provided with connection terminals;
Provided on one surface of the lead frame, a rectangular opening is formed in the center, and a first pad is formed in each of adjacent areas on the four sides forming the opening on the upper surface. An interposer in which a second pad electrically connected to the first pad and the connection terminal is formed on an outer edge of the upper surface;
A rectangular first semiconductor element provided in the opening and having a third pad formed on an upper surface region adjacent to each of the adjacent regions of the four sides;
A rectangular second semiconductor element provided on the lower surface side of the interposer between the lead frames and having a fourth pad formed on at least one outer edge;
A semiconductor device comprising: 前記第２の半導体素子は、前記リードフレームの空隙中に収納するようにして設けられたことを特徴とする、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second semiconductor element is provided so as to be accommodated in a gap of the lead frame. 前記インターポーザーは、その端部が前記リードフレームに形成された肩部に嵌装するようにして設けたことを特徴とする、請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the interposer is provided so that an end portion thereof is fitted to a shoulder portion formed in the lead frame. 接続端子が設けられたリードフレームと、
前記リードフレームの空隙中に嵌入するようにして設けられるとともに、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、
前記リードフレームの一方の面側において、前記インターポーザーを支持するようにして設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、
を具備することを特徴とする、半導体装置。 A lead frame provided with connection terminals;
A rectangular opening is formed on the upper surface, and a first pad is formed on each of the four adjacent areas forming the opening on the upper surface. And an interposer in which a second pad electrically connected to the first pad and the connection terminal is formed on an outer edge portion of the upper surface;
A rectangular first semiconductor element provided in the opening and having a third pad formed on an upper surface region adjacent to each of the adjacent regions of the four sides;
A rectangular second semiconductor element provided on one surface side of the lead frame so as to support the interposer and having a fourth pad formed on at least one outer edge;
A semiconductor device comprising: 前記第２の半導体素子は、その端部が前記リードフレームに形成された肩部に嵌装するようにして設けたことを特徴とする、請求項４に記載の半導体装置。   5. The semiconductor device according to claim 4, wherein the second semiconductor element is provided so that an end thereof is fitted to a shoulder formed in the lead frame. 6. 絶縁性フィルムに金属配線層を形成してなるインターポーザーが、金属製リードフレームの略中央部の空隙に配置され、前記インターポーザーの端部と前記金属製リードフレームのリードとが接合された複合リードフレームであって、前記インターポ―ザーは、その略中央部に第１の半導体装置を設置する開口部を有し、かつ第１の半導体装置を設置する開口部の周囲に第２の半導体装置を設置できる搭載面を有することを特徴とする、複合リードフレーム。   A composite in which an interposer formed by forming a metal wiring layer on an insulating film is arranged in a substantially central space of a metal lead frame, and the end of the interposer and the lead of the metal lead frame are joined A lead frame, wherein the interposer has an opening for installing the first semiconductor device at a substantially central portion thereof, and a second semiconductor device around the opening for installing the first semiconductor device. A composite lead frame having a mounting surface on which can be installed. 前記金属製リードフレームのリードが、厚さを軽減するための肩部を有することを特徴とする、請求項６に記載の複合リードフレーム。   The composite lead frame according to claim 6, wherein the lead of the metal lead frame has a shoulder for reducing the thickness.
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