JP2009238937A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】複数チャネルの信号を処理する際に、クロストークを完全に防止して信号歪が発生しないようにする。
【解決手段】演算増幅器２０Ａ，２０Ｂを同一特性とし、それらを同一の半導体基板から個片化されたものとし、ワイヤをインピーダンス調整して、演算増幅器２０Ａ，２０Ｂに同一信号を入力したとき、高い精度で同一の処理が実行され、同一の出力信号が出力するようにする。また、演算増幅器２０Ａ，２０Ｂは、相互に絶縁してダイアイランド部１２に搭載することで、演算増幅器２０Ａ，２０Ｂ間で信号が相互に影響し合うことなく、高いセパレーション特性を実現する。
【選択図】図１

Description

本発明は、複数チャネルの信号を同様に個々に処理する際に、クロストークの防止を図った半導体装置およびその製造方法に関するものである。
例えば、複数のセンサで得られた信号を収集して個々に処理する際に、それらの信号を同一特性の増幅回路等の処理回路に入力して処理することが行われる。このとき、処理回路には、１チップに複数チャネル分が搭載された半導体装置が使用される。この半導体装置には、共通の半導体基板上に各処理回路が形成され、各々の処理回路用に共通の電源端子および個別の入出力端子が設けられている。
ところが、このように１チップに複数の処理回路を搭載して複数チャネルの信号を処理する場合は、そのチャネル間でクロストークが発生し易く、各センサで得た信号に対して正確な信号処理を加えることができない。
そこで、従来では、例えば特許文献１に記載のように、半導体集積回路のあるチャネル用の端子群と別のチャネル用の端子群との間に、空き端子を配置して、この空き端子を接地に接続したり、あるいはオープンにして、チャネル間のクロストークの防止を図る技術が提案されている。
特開平５６−８１９６２号公報
ところが、特許文献１に記載の技術では、あるチャネル用の端子群と別のチャネル用の端子群との間での相互干渉は回避できても、複数の処理回路が搭載される半導体集積回路の基板が共通であるので、その基板を経由してチャネル間でクロストークが発生し、処理信号に歪が発生する。
本発明の目的は、複数チャネルの信号を処理する際に、クロストークを完全に防止して信号歪が発生しないようにした半導体装置およびその製造方法を提供することである。
上記目的を達成するために、請求項１にかかる発明の半導体装置は、第１および第２の入力端子、第１および第２の出力端子、正電源端子、並びに負電源端子を備えた端子部と、ダイアイランド部とを有する無酸素銅材質のリードフレームと、入力電極、出力電極、正電源電極、および負電源電極を有し、同一半導体基板から個片化された同一特性の少なくとも２個の半導体チップとを備え、該２個の半導体チップは、前記リードフレームの前記ダイアイランド部に相互に絶縁されて搭載され、前記第１の入力端子と前記第１の半導体チップ上の前記入力電極とを接続する第１の接続手段、前記第１の出力端子と前記第１の半導体チップ上の前記出力電極とを接続する第２の接続手段、前記正電源端子と前記第１の半導体チップ上の前記正電源電極とを接続する第３の接続手段、前記負電源端子と前記第１の半導体チップ上の前記負電源電極とを接続する第４の接続手段、前記第２の入力端子と前記第２の半導体チップ上の前記入力電極とを接続する第５の接続手段、前記第２の出力端子と前記第２の半導体チップ上の前記出力電極とを接続する第６の接続手段、前記正電源端子と前記第２の半導体チップ上の前記正電源電極とを接続する第７の接続手段、前記負電源端子と前記第２の半導体チップ上の前記負電源電極とを接続する第８の接続手段が、互いに離間配置され、前記第１乃至第８の接続手段は、前記第１の入力端子と前記第２の入力端子にそれぞれ同一信号を入力したとき、前記第１の出力端子と前記第２の出力端子からそれぞれ出力する信号が同一となり、且つ前記第１の入力端子に入力した信号が前記第２の出力端子から出力せず、前記第２の入力端子に入力した信号が前記第１の出力端子から出力しないように、それぞれインピーダンス調整されている、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載の半導体装置において、前記第１および第２の半導体チップの前記入力電極、前記出力電極、前記正電源電極、および前記負電源電極がミラー対称となるように前記第１および第２の半導体チップを互いに離間して配置し、前記第１乃至第８の接続手段の長さを調整することで前記インピーダンス調整を行ったことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の半導体装置において、前記第１および第２の半導体チップは、半導体基板の結晶方位が同一であることを特徴とする。
請求項４にかかる発明の半導体装置の製造方法は、正電源電極と負電源電極の間に電源電圧が印加されることにより入力電極から入力した信号を処理して出力電極から出力する回路パターンを半導体基板上に複数形成し、該回路パターンを個片化して同一特性の少なくとも第１および第２の半導体チップを用意する工程と、第１および第２の入力端子、第１および第２の出力端子、正電源端子、並びに負電源端子を備えた端子部と、ダイアイランド部とを有する無酸素銅材質のリードフレームを用意する工程と、前記第１および第２の半導体チップを相互に絶縁して前記リードフレームの前記ダイアイランド部に搭載する工程と、前記第１の入力端子と前記第１の半導体チップ上の前記入力電極とを接続する第１の接続手段、前記第１の出力端子と前記第１の半導体チップ上の前記出力電極とを接続する第２の接続手段、前記正電源端子と前記第１の半導体チップ上の前記正電源電極とを接続する第３の接続手段、前記負電源端子と前記第１の半導体チップ上の前記負電源電極とを接続する第４の接続手段、前記第２の入力端子と前記第２の半導体チップ上の前記入力電極とを接続する第５の接続手段、前記第２の出力端子と前記第２の半導体チップ上の前記出力電極とを接続する第６の接続手段、前記正電源端子と前記第２の半導体チップ上の前記正電源電極とを接続する第７の接続手段、前記負電源端子と前記第２の半導体チップ上の前記負電源電極とを接続する第８の接続手段を、前記第１の入力端子と前記第２の入力端子にそれぞれ同一信号を入力したとき、前記第１の出力端子と前記第２の出力端子からそれぞれ出力する信号が同一となるように、且つ前記第１の入力端子に入力した信号が前記第２の出力端子から出力せず、前記第２の入力端子に入力した信号が前記第２の出力端子から出力しないように、それぞれインピーダンス調整して、相互に離間して配置する工程と、前記第１および第２の半導体チップを１つのパッケージ内に封止する工程と、を備えることを特徴とする。
本発明によれば、個々の半導体チップが同一特性であり、それらが同一の半導体基板から個片化されたものであり、且つ各接続手段がインピーダンス調整されているので、それらの半導体チップに同一信号を入力したとき、高い精度で同一の処理が実行され、同一の出力信号が出力する。また、各々の半導体チップは、相互に絶縁されているので、各半導体チップ間で信号が相互に影響し合うことはなく、高いセパレーション特性を実現できる。よって、クロストークを大幅に減少させることができ、歪特性を改善できる。
図１は本発明の半導体装置の内部の構成図である。１０はリードフレームであり、銅の純度が９９．９９％以上で酸素濃度が１０ｐｐｍ以下の無酸素銅を材質とするフレームである。このリードフレーム１０は、端子部１１とダイアイランド部１２を備え、端子部１１には端子１１１〜１１８が形成され、ダイアイランド部１２に２個の演算増幅器２０Ａ，２０Ｂが搭載される。
この２個の演算増幅器２０Ａ，２０Ｂは、結晶方位が揃ったウエハに同一の演算増幅器を複数形成し、これを個片化したものの中から２個を抽出したものであり、その特性は高い精度で同一となっている。
演算増幅器２０Ａには、正電源電極２１Ａ、出力電極２２Ａ、反転入力電極２３Ａ、非反転入力電極２４Ａ、負電源電極２５Ａがそれぞれ外縁部に沿って反時計回りで設けられ、また、演算増幅器２０Ｂには、正電源電極２１Ｂ、出力電極２２Ｂ、反転入力電極２３Ｂ、非反転入力電極２４Ｂ、負電源電極２５Ｂがそれぞれ外縁部に沿って時計回りで設けられている。
演算増幅器２０Ａ、２０Ｂは、電極２１Ａ〜２５Ａと電極２１Ｂ〜２５Ｂがミラー対称となるように、ダイアイランド部１２上に、互いに分離して、且つ相互に接触しない絶縁性接着剤によって、搭載される。
各電極２１Ａ〜２５Ａはそれぞれ金線や銅線等のワイヤ３１Ａ〜３５Ａでリードフレーム１０の端子部１１の端子１１１〜１１５に、また、各電極２１Ｂ〜２５Ｂはそれぞれ金線や銅線等のワイヤ３１Ｂ〜３５Ｂで同端子部１１の端子１１１，１１６〜１１８に、接続される。このとき、電極２１Ａ〜２５Ａと電極２１Ｂ〜２５Ｂはミラー対称であり、且つ外縁部に沿って設けられているので、各ワイヤ３１Ａ〜３５Ａ、ワイヤ３１Ｂ〜３５Ｂは端子１１１１〜１１８に対してクロスすることなく、接続される。
演算増幅器２０Ａは、端子１１３と１１４に入力する信号を処理して端子１１２に出力し、演算増幅器２０Ｂは、端子１１７と１１８に入力する信号を処理して端子１１６に出力する。そして、それら演算増幅器２０Ａ，２０Ｂに入力する信号が同じときは、その信号処理は同じ内容となる。また、このとき、端子１１２から出力する信号と端子１１６から出力する信号が同一となるように、各ワイヤ３１Ａ〜３５Ａ，３１Ｂ〜３５Ｂのインピーダンスが調整されている。この調整は、ワイヤの長さを調節することにより行われる。
図２は図１の二点鎖線で囲んだ部分をモールド４０でパッケージ化した半導体装置の等価回路図である。Ｒ１Ａ，Ｒ２Ａは演算増幅器２０Ａの電源ラインとなるワイヤ３１Ａ，３５Ａの抵抗、Ｒ１Ｂ，Ｒ２Ｂは演算増幅器２０Ｂの電源ラインとなるワイヤ３１Ｂ，３５Ｂの抵抗、Ｒ３は端子１１１の抵抗、Ｒ４は端子１１５の抵抗である。
ここで、演算増幅器２０Ａが動作するときは、抵抗Ｒ１Ａ，Ｒ２Ａ，Ｒ３，Ｒ４を動作電流が流れ、演算増幅器２０Ｂが動作するときは、抵抗Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３，Ｒ４を動作電流が流れる。このように、抵抗Ｒ３，Ｒ４には演算増幅器２０Ａ、２０Ｂの動作電流が共通に流れるので、ここでの電圧降下は相手方の演算増幅器への供給電圧に影響を与える。この影響は、抵抗Ｒ３，Ｒ４の値が大きいほど大きくなる。
この点について、本実施例では、リードフレーム１０に前記したような無酸素銅の材質を使用するので、その抵抗Ｒ３、Ｒ４の値を大幅に小さくでき、演算増幅器２０Ａ，２０Ｂの動作電流が相互の動作に与える影響を小さくできる。これは、電源ラインのワイヤの抵抗Ｒ１ＡとＲ１Ｂの値の相違、抵抗Ｒ２ＡとＲ２Ｂの値の相違が大きい（長さの差が大きい）ときに、特に有効である。
以上のように、本実施例の半導体装置は、演算増幅器２０Ａ，２０Ｂが同一回路構成であり、且つそれらの半導体基板が結晶方位を同一とする基板であり、且つ各ワイヤ３１Ａ〜３５Ａ，３１Ｂ〜３５Ｂのインピーダンスが調整されているので、それらの演算増幅器２０Ａ，２０Ｂに同一信号を入力したとき高い精度で同一の処理が実行され、同一の出力信号が出力する。
このとき、演算増幅器２０Ａ，２０Ｂは、ダイアイランド部１２に分離して、絶縁性接着剤により搭載され、且つ信号や電源用のワイヤがクロスすることなく相互に離間しているので、演算増幅器２０Ａで処理される信号と演算増幅器２０Ｂで処理される信号とは、相互に影響し合うことはなく高いセパレーション特性を実現できる。特に、リードフレーム１０のインピーダンスが小さくなるので、演算増幅器２０Ａ，２０Ｂの動作電流が電源に流れる際、電源用の端子１１１，１１５における電圧降下が少なく、演算増幅器２０Ａ，２０Ｂの一方の動作電流が他方に与える影響が極めて小さくなる。よって、クロストークを大幅に減少させることができ、歪特性を改善できる。
図３は別の実施例の半導体装置の内部の構成図である。本実施例では、ダイアイランド部を、演算増幅器２０Ａ用と演算増幅器２０Ｂ用のダイアイランド部１２Ａ，１２Ｂに完全に分離している。演算増幅器２０Ａ，２０Ｂをダイアイランド部に搭載するとき、絶縁性接着剤を使用することにより、それら演算増幅器２０Ａ，２０Ｂをダイアイランド部に対して絶縁することができるが、その絶縁性接着剤の塗布厚が不十分なときは、演算増幅器２０Ａ，２０Ｂの半導体基板とダイアイランド部との間の容量が大きくなり、演算増幅器２０Ａ，２０Ｂがダイアイランド部を経由して容量結合される場合がある。この点につき、本実施例では分離したダイアイランド部１２Ａ，１２Ｂに演算増幅器２０Ａ，２０Ｂを搭載するので、絶縁性接着剤の塗布厚のバラツキの影響を回避し、演算増幅器２０Ａ，２０Ｂのセパレーションを充分に確保することができる。
なお、以上の実施例では、演算増幅器２０Ａ，２０Ｂを使用した場合について説明したが、本発明は信号処理を行う半導体チップであれば、演算増幅器に限られるものではない。また、上記実施例では、モールド４０内に２個の演算増幅器２０Ａ，２０Ｂが搭載される場合について説明したが、３個以上の半導体チップを同様の構成で搭載することができることは勿論である。
本発明の実施例の半導体装置の内部の構成図である。 図１の半導体装置の等価回路図である。 本発明の別の実施例の半導体装置の内部の構成図である。
符号の説明
１０：リードフレーム、１１：端子部、１２，１２Ａ，１２Ｂ：ダイアイランド部、１１１〜１１８：端子
２０Ａ，２０Ｂ：演算増幅器、２１Ａ〜２５Ａ、２１Ｂ〜２５Ｂ：電極
３１Ａ〜３５Ａ，３１Ｂ〜３５Ｂ：ワイヤ
４０：モールド

Claims (4)

  1. 第１および第２の入力端子、第１および第２の出力端子、正電源端子、並びに負電源端子を備えた端子部と、ダイアイランド部とを有する無酸素銅材質のリードフレームと、
    入力電極、出力電極、正電源電極、および負電源電極を有し、同一半導体基板から個片化された同一特性の少なくとも２個の半導体チップとを備え、
    該２個の半導体チップは、前記リードフレームの前記ダイアイランド部に相互に絶縁されて搭載され、
    前記第１の入力端子と前記第１の半導体チップ上の前記入力電極とを接続する第１の接続手段、前記第１の出力端子と前記第１の半導体チップ上の前記出力電極とを接続する第２の接続手段、前記正電源端子と前記第１の半導体チップ上の前記正電源電極とを接続する第３の接続手段、前記負電源端子と前記第１の半導体チップ上の前記負電源電極とを接続する第４の接続手段、前記第２の入力端子と前記第２の半導体チップ上の前記入力電極とを接続する第５の接続手段、前記第２の出力端子と前記第２の半導体チップ上の前記出力電極とを接続する第６の接続手段、前記正電源端子と前記第２の半導体チップ上の前記正電源電極とを接続する第７の接続手段、前記負電源端子と前記第２の半導体チップ上の前記負電源電極とを接続する第８の接続手段が、互いに離間配置され、
    前記第１乃至第８の接続手段は、前記第１の入力端子と前記第２の入力端子にそれぞれ同一信号を入力したとき、前記第１の出力端子と前記第２の出力端子からそれぞれ出力する信号が同一となり、且つ前記第１の入力端子に入力した信号が前記第２の出力端子から出力せず、前記第２の入力端子に入力した信号が前記第１の出力端子から出力しないように、それぞれインピーダンス調整されている、
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１および第２の半導体チップの前記入力電極、前記出力電極、前記正電源電極、および前記負電源電極がミラー対称となるように前記第１および第２の半導体チップを互いに離間して配置し、前記第１乃至第８の接続手段の長さを調整することで前記インピーダンス調整を行ったことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１および第２の半導体チップは、半導体基板の結晶方位が同一であることを特徴とする半導体装置。
  4. 正電源電極と負電源電極の間に電源電圧が印加されることにより入力電極から入力した信号を処理して出力電極から出力する回路パターンを半導体基板上に複数形成し、該回路パターンを個片化して同一特性の少なくとも第１および第２の半導体チップを用意する工程と、
    第１および第２の入力端子、第１および第２の出力端子、正電源端子、並びに負電源端子を備えた端子部と、ダイアイランド部とを有する無酸素銅材質のリードフレームを用意する工程と、
    前記第１および第２の半導体チップを相互に絶縁して前記リードフレームの前記ダイアイランド部に搭載する工程と、
    前記第１の入力端子と前記第１の半導体チップ上の前記入力電極とを接続する第１の接続手段、前記第１の出力端子と前記第１の半導体チップ上の前記出力電極とを接続する第２の接続手段、前記正電源端子と前記第１の半導体チップ上の前記正電源電極とを接続する第３の接続手段、前記負電源端子と前記第１の半導体チップ上の前記負電源電極とを接続する第４の接続手段、前記第２の入力端子と前記第２の半導体チップ上の前記入力電極とを接続する第５の接続手段、前記第２の出力端子と前記第２の半導体チップ上の前記出力電極とを接続する第６の接続手段、前記正電源端子と前記第２の半導体チップ上の前記正電源電極とを接続する第７の接続手段、前記負電源端子と前記第２の半導体チップ上の前記負電源電極とを接続する第８の接続手段を、前記第１の入力端子と前記第２の入力端子にそれぞれ同一信号を入力したとき、前記第１の出力端子と前記第２の出力端子からそれぞれ出力する信号が同一となるように、且つ前記第１の入力端子に入力した信号が前記第２の出力端子から出力せず、前記第２の入力端子に入力した信号が前記第２の出力端子から出力しないように、それぞれインピーダンス調整して、相互に離間して配置する工程と、
    前記第１および第２の半導体チップを１つのパッケージ内に封止する工程と、
    を備えることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019176281A (ja) * 2018-03-28 2019-10-10 住友電気工業株式会社 増幅器及びドハティ増幅回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136657A (ja) * 1986-11-28 1988-06-08 Toshiba Corp 両面実装電子回路ユニツト
JPH0817999A (ja) * 1994-06-24 1996-01-19 Nec Corp 半導体装置
JP2001118981A (ja) * 1999-10-15 2001-04-27 Murata Mfg Co Ltd マルチチップモジュール
JP2007324499A (ja) * 2006-06-05 2007-12-13 Sharp Corp 高周波用半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136657A (ja) * 1986-11-28 1988-06-08 Toshiba Corp 両面実装電子回路ユニツト
JPH0817999A (ja) * 1994-06-24 1996-01-19 Nec Corp 半導体装置
JP2001118981A (ja) * 1999-10-15 2001-04-27 Murata Mfg Co Ltd マルチチップモジュール
JP2007324499A (ja) * 2006-06-05 2007-12-13 Sharp Corp 高周波用半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019176281A (ja) * 2018-03-28 2019-10-10 住友電気工業株式会社 増幅器及びドハティ増幅回路

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