JP2009218295A - 薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置 - Google Patents
薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置 Download PDFInfo
- Publication number
- JP2009218295A JP2009218295A JP2008058491A JP2008058491A JP2009218295A JP 2009218295 A JP2009218295 A JP 2009218295A JP 2008058491 A JP2008058491 A JP 2008058491A JP 2008058491 A JP2008058491 A JP 2008058491A JP 2009218295 A JP2009218295 A JP 2009218295A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- gate
- electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
【課題】ゲート絶縁膜にソース・ドレイン電極を埋め込むことにより、オン電流が大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを安価な印刷プロセスで提供する。
【解決手段】絶縁基板上に、ゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、半導体層と、を順次積層したボトムゲート・ボトムコンタクト型薄膜トランジスタにおいて、ゲート絶縁膜上に凹形状を設け、該凹形状部分にソース・ドレイン電極を配置する。
【選択図】図1
【解決手段】絶縁基板上に、ゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、半導体層と、を順次積層したボトムゲート・ボトムコンタクト型薄膜トランジスタにおいて、ゲート絶縁膜上に凹形状を設け、該凹形状部分にソース・ドレイン電極を配置する。
【選択図】図1
Description
本発明は、有機半導体分子の集合体で構成された半導体膜を用いる有機トランジスタ及びその製造方法に係り、特にゲート絶縁膜上のソース・ドレイン電極が配置される箇所に凹形状を設けることで埋め込み型のソース・ドレイン電極を有することを特徴とする薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置に関する。
情報化の進展に伴い、紙に代わる薄くて軽い電子ペーパーや、商品1つ1つを瞬時に識別可能なIDタグ等の開発が注目されている。現行では、これらのデバイスにアモルファスシリコン(a−Si)や多結晶シリコン(p−Si)を半導体に用いた薄膜トランジスタ(Thin Film Transistor:以下、TFT)をスイッチング素子として使用している。しかし、これらのシリコン系半導体を用いた薄膜トランジスタを作製するには、高価なプラズマ化学気相成長(CVD)装置やスパッタリング装置等が必要なために製造コストがかかるうえに、真空プロセス、フォトリソグラフィー、加工等のプロセスをいくつも経るため、スループットが低いという問題がある。
さらに、既存のシリコン薄膜トランジスタでは、外部の衝撃によって容易に砕け、また、300℃以上の高温工程によって生産されるため、プラスチック基板を使用できないという問題点がある。
このため、印刷工程のような塗布プロセスにより形成ができ、安価に製品を提供することが可能な、有機材料を半導体層に用いた有機薄膜トランジスタが注目されている。
さらに、既存のシリコン薄膜トランジスタでは、外部の衝撃によって容易に砕け、また、300℃以上の高温工程によって生産されるため、プラスチック基板を使用できないという問題点がある。
このため、印刷工程のような塗布プロセスにより形成ができ、安価に製品を提供することが可能な、有機材料を半導体層に用いた有機薄膜トランジスタが注目されている。
有機薄膜トランジスタを用いたアクティブマトリックス・ディスプレイは、プラスチック基板上に作製できるため、高画質、軽量、フレキシブル(可撓性)、省スペースといった点で、最近、大きな注日を集めている。
従来の有機薄膜トランジスタは、基板上にゲート電極を設け、その上にゲート絶縁膜を形成し、その上にソース電極とドレイン電極を互いに離して設け、さらに、ソース電極、ドレイン電極、ゲート絶縁膜上に有機半導体層を積層して、構成され、ソース電極とドレイン電極との間の横方向にチャネルが形成される。
従来の有機薄膜トランジスタは、基板上にゲート電極を設け、その上にゲート絶縁膜を形成し、その上にソース電極とドレイン電極を互いに離して設け、さらに、ソース電極、ドレイン電極、ゲート絶縁膜上に有機半導体層を積層して、構成され、ソース電極とドレイン電極との間の横方向にチャネルが形成される。
ゲート電極への印加電圧により、絶縁膜と有機半導体膜の界面に蓄積されるキャリア量を過剰状態から不足状態に変調して、ドレイン電極とソース電極の間を流れる電流量を変化させて、スイッチング動作を行う。有機半導体膜は低分子または高分子からなる有機半導体分子の集合体からなり、低分子系としては、ペンタセン、チオフェンオリゴマーに代表されるアセン系材料、高分子系としては、ポリチオフェン系でポリ−3ヘキシルチオフェン(P3HT)、ポリフルオレン系ではフルオレン−バイチオフェン(F8T2)の共重合体、またポリフェニレンビニレン(PPV)などが知られている。
有機薄膜トランジスタのソース電極とドレイン電極との間に電圧(ソース−ドレイン間電圧)を印加すると共に、ゲート電極に印加する電圧(ゲート電圧:Vg)を変化させると、ゲート電圧に依存して有機半導体層とゲート絶縁膜との界面における電荷量が変化し、ソース電極とドレイン電極との間における有機半導体層の部分(チャネル)を流れる電流(ソース−ドレイン電流)を変化させることができる。このようにして、有機薄膜トランジスタでは、ゲート電圧を制御することにより、ドレイン電極から得られるドレイン電流Idを制御することができる。
有機薄膜トランジスタのソース電極とドレイン電極との間に電圧(ソース−ドレイン間電圧)を印加すると共に、ゲート電極に印加する電圧(ゲート電圧:Vg)を変化させると、ゲート電圧に依存して有機半導体層とゲート絶縁膜との界面における電荷量が変化し、ソース電極とドレイン電極との間における有機半導体層の部分(チャネル)を流れる電流(ソース−ドレイン電流)を変化させることができる。このようにして、有機薄膜トランジスタでは、ゲート電圧を制御することにより、ドレイン電極から得られるドレイン電流Idを制御することができる。
ここで、有機薄膜トランジスタのゲインgm、即ち、ゲート電圧の変化に対するドレイン電流の変化(dId/dVg)は、ソース−ドレイン電流が流れるチャネルが長方形であるとすると、式(1)のように表される。
gm=W/L・ε0・ε/d・μ・(Vg−VT)
・・・(1)
ここで、Wは、チャネル幅、Lはチャネル長、ε0は真空誘電率、εは絶縁膜の比誘電率、dはゲート絶縁膜の厚さ、μはキャリア移動度、VTは閾値電圧である。
式(1)によれば、チャネル幅Wとチャネル長Lとの比W/Lが大きいほど有機薄膜トランジスタのゲインは大きくなり、このトランジスタは高速になる。また、有機半導体のキャリア移動度が大きいほど、有機薄膜トランジスタのゲインも大きくなるため、キャリア移動度の大きい有機半導体層を形成することが望ましい。
gm=W/L・ε0・ε/d・μ・(Vg−VT)
・・・(1)
ここで、Wは、チャネル幅、Lはチャネル長、ε0は真空誘電率、εは絶縁膜の比誘電率、dはゲート絶縁膜の厚さ、μはキャリア移動度、VTは閾値電圧である。
式(1)によれば、チャネル幅Wとチャネル長Lとの比W/Lが大きいほど有機薄膜トランジスタのゲインは大きくなり、このトランジスタは高速になる。また、有機半導体のキャリア移動度が大きいほど、有機薄膜トランジスタのゲインも大きくなるため、キャリア移動度の大きい有機半導体層を形成することが望ましい。
有機薄膜トランジスタは、ゲート電極の配置によりボトムゲート型とトップゲート型に分かれ、ソース・ドレイン電極の配置によりボトムコンタクト型とトップコンタクト型に分かれるが、耐熱性や、水及び酸素劣化等の課題を考慮すると、ボトムゲート・ボトムコンタクト型の構造が最も有機半導体層に負荷のかからない工程で形成することができる。
具体的にはトップゲート型では、半導体層を形成した後に、ゲート電極を形成する。そのため、ゲート電極の作成に焼成工程を必要とする材料を用いると半導体層に電極の焼成温度がかかり、半導体が劣化する。例えば、電極材料に銀のナノ粒子インクを用いた場合では、180℃程度の焼成温度となるが、有機半導体の耐熱性は一般に150℃程度である。同様の理由で、トップコンタクト型も半導体層を形成した後にソース・ドレイン電極を形成するため、半導体層に電極の焼成温度がかかり、半導体が劣化する。ここで、焼成工程を必要としないポリ−3,4−エチレンジオキシチオフェン(PEDOT)等の導電性高分子を電極に用いる方法も考えられるが、導電性高分子は一般に比抵抗が金属等に比べて大きいという不具合がある。つまり、プロセスの最終工程で半導体層を形成するボトムゲート・ボトムコンタクト型の構造が最も作りやすい構造といえる。
具体的にはトップゲート型では、半導体層を形成した後に、ゲート電極を形成する。そのため、ゲート電極の作成に焼成工程を必要とする材料を用いると半導体層に電極の焼成温度がかかり、半導体が劣化する。例えば、電極材料に銀のナノ粒子インクを用いた場合では、180℃程度の焼成温度となるが、有機半導体の耐熱性は一般に150℃程度である。同様の理由で、トップコンタクト型も半導体層を形成した後にソース・ドレイン電極を形成するため、半導体層に電極の焼成温度がかかり、半導体が劣化する。ここで、焼成工程を必要としないポリ−3,4−エチレンジオキシチオフェン(PEDOT)等の導電性高分子を電極に用いる方法も考えられるが、導電性高分子は一般に比抵抗が金属等に比べて大きいという不具合がある。つまり、プロセスの最終工程で半導体層を形成するボトムゲート・ボトムコンタクト型の構造が最も作りやすい構造といえる。
このようなボトムゲート・ボトムコンタクト型の有機半導体層をマイクロコンタクトプリント法(以下、μCP法)やフレキソ印刷等の印刷プロセスで形成する場合、ソース・ドレイン電極のチャネル部に半導体層を設けることになるが、ゲート絶縁膜とすでに形成されたソース・ドレイン電極との間には段差があり、最も重要なゲート絶縁膜上のソース・ドレイン電極との界面で印刷不良が発生する不具合がある。図9は、従来のボトムゲート・ボトムコンタクト型の薄膜トランジスタを示す図である。図9に示すように、薄膜トランジスタ100は、絶縁基板2、ゲート電極3、ゲート絶縁膜4、ソース電極5、ドレイン電極6、半導体層7からなる。図10は、従来の薄膜トランジスタの半導体印刷工程を説明する図である。半導体層7は、スタンプ8につけた半導体インク9を押圧して印刷するが、ソース電極5とドレイン電極6とゲート絶縁膜との段差により、図のような半導体層の印刷不良部分Pが発生する。上述する印刷不良部分Pが発生すると、ゲート電圧に依存して有機半導体層7とゲート絶縁膜との界面における電荷量が変化し、ソース電極5とドレイン電極6との間における有機半導体層7の部分(チャネル)を流れる電流(ソース−ドレイン電流)を変化させる場合に、半導体層7とソース・ドレイン電極間の接触抵抗が大きくなる不具合や、電流が流れないなどの不具合が発生する。
このような問題を回避するために、特許文献1や特許文献2では、基板の表面に凹状パターンを形成して埋め込み型のソース・ドレイン電極を形成している。
特開2007−35981公報
特開2007−123773公報
このような問題を回避するために、特許文献1や特許文献2では、基板の表面に凹状パターンを形成して埋め込み型のソース・ドレイン電極を形成している。
しかし、特許文献1や特許文献2に記載された方法は、トップゲート型の構造には適用可能であるが、ボトムゲート・ボトムコンタクト型の構造を印刷するには不具合がある。言い換えれば、ボトムゲート・ボトムコンタクト型の構造を印刷するには、基板ではなく、ゲート絶縁膜にソース・ドレイン電極を埋め込む必要がある。
本発明は、上記課題を鑑みてなされたものであり、ゲート絶縁膜にソース・ドレイン電極を埋め込むことにより、オン電流が大きなボトムゲート・ボトムコンタクト型の薄膜トランジスタを安価な印刷プロセスで提供することを目的とする。
本発明は、上記課題を鑑みてなされたものであり、ゲート絶縁膜にソース・ドレイン電極を埋め込むことにより、オン電流が大きなボトムゲート・ボトムコンタクト型の薄膜トランジスタを安価な印刷プロセスで提供することを目的とする。
上記の課題を解決するために、請求項1に記載の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、半導体層と、を順次積層したボトムゲート・ボトムコンタクト型の薄膜トランジスタにおいて、前記ゲート絶縁膜上に凹形状を設け、該凹形状部分にソース・ドレイン電極を配置することを特徴とする。
また、請求項2に記載の発明は、請求項1において、前記凹形状部分の深さと前記ソース・ドレイン電極の厚みとが略同一であることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2において、前記ソース・ドレイン電極が金属材料から形成されることを特徴とする。
また、請求項2に記載の発明は、請求項1において、前記凹形状部分の深さと前記ソース・ドレイン電極の厚みとが略同一であることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2において、前記ソース・ドレイン電極が金属材料から形成されることを特徴とする。
また、請求項4に記載の発明は、請求項1乃至3の何れか一項において、前記半導体層が有機半導体で形成されることを特徴とする。
また、請求項5に記載の発明は、請求項1乃至4の何れか一項において、前記ソース・ドレイン電極と前記半導体層との間に形成される界面に自己組織化単分子膜を配置したことを特徴とする。
また、請求項6に記載の発明は、請求項1乃至5の何れか一項に記載のボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法であって、前記凹形状に応じて作成された型を前記ゲート絶縁膜に押し当てる熱インプリント加工によって前記凹形状を形成することを特徴とする。
また、請求項5に記載の発明は、請求項1乃至4の何れか一項において、前記ソース・ドレイン電極と前記半導体層との間に形成される界面に自己組織化単分子膜を配置したことを特徴とする。
また、請求項6に記載の発明は、請求項1乃至5の何れか一項に記載のボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法であって、前記凹形状に応じて作成された型を前記ゲート絶縁膜に押し当てる熱インプリント加工によって前記凹形状を形成することを特徴とする。
また、請求項7に記載の発明は、請求項6において、前記半導体層をマイクロコンタクトプリント法により形成することを特徴とする。
また、請求項8に記載の発明は、請求項6又は7において、前記凹形状を形成する工程の後に前記ゲート絶縁膜の熱処理を行うことを特徴とする。
また、請求項9に記載の発明は、複数のゲート配線と、絶縁膜と、前記ゲート配線に対してマトリクス状に交差した複数の信号配線と、パッシベーション膜と、画素電極と、を備え、前記複数のゲート配線と信号配線との交差部に請求項1乃至5の何れか一項に記載の薄膜トランジスタが配置され、前記ゲート配線とゲート電極とが接続され、前記信号配線とソース電極とが接続され、前記画素電極とドレイン電極とが接続されるアクティブマトリクス型薄膜トランジスタアレイを特徴とする。
また、請求項10に記載の発明は、請求項9に記載のアクティブマトリクス型薄膜トランジスタアレイを用いて表示素子を駆動するアクティブマトリクス駆動表示装置を特徴とする。
また、請求項8に記載の発明は、請求項6又は7において、前記凹形状を形成する工程の後に前記ゲート絶縁膜の熱処理を行うことを特徴とする。
また、請求項9に記載の発明は、複数のゲート配線と、絶縁膜と、前記ゲート配線に対してマトリクス状に交差した複数の信号配線と、パッシベーション膜と、画素電極と、を備え、前記複数のゲート配線と信号配線との交差部に請求項1乃至5の何れか一項に記載の薄膜トランジスタが配置され、前記ゲート配線とゲート電極とが接続され、前記信号配線とソース電極とが接続され、前記画素電極とドレイン電極とが接続されるアクティブマトリクス型薄膜トランジスタアレイを特徴とする。
また、請求項10に記載の発明は、請求項9に記載のアクティブマトリクス型薄膜トランジスタアレイを用いて表示素子を駆動するアクティブマトリクス駆動表示装置を特徴とする。
本発明によれば、ゲート絶縁膜上のソース・ドレイン電極が配置される箇所に凹形状を設けて埋め込み型のソース・ドレイン電極を形成したので、半導体層を印刷する際に、段差を無くすことができ、半導体の印刷不良を抑制することができ、結果、ソース・ドレイン電極と半導体層の接触抵抗を低減でき、オン電流が大きなボトムゲート・ボトムコンタクト型の薄膜トランジスタを安価な印刷プロセスで製造することができる。
[実施例1]
図1は本発明の実施例1に係る、ボトムゲート・ボトムコンタクト型薄膜トランジスタ10の断面図である。ボトムゲート・ボトムコンタクト型薄膜トランジスタ10は、絶縁基板2、ゲート電極3、ゲート絶縁膜4、ソース電極5、ドレイン電極6、半導体層7からなっている。特に特徴的な構造として、ソース電極5及びドレイン電極6がゲート絶縁膜4に設けられた凹形状の部分に埋め込まれた構造をしている。
以下に実施例1のボトムゲート・ボトムコンタクト型薄膜トランジスタ10の形状寸法を記載する。
ゲート電極幅:5μm、ゲート電極厚さ:100nm、ゲート絶縁膜厚さ:300nm、ソース電極厚さ:100nm、ドレイン電極厚さ:100nm、チャネル長:5μm、半導体層厚さ:100nm。
図1は本発明の実施例1に係る、ボトムゲート・ボトムコンタクト型薄膜トランジスタ10の断面図である。ボトムゲート・ボトムコンタクト型薄膜トランジスタ10は、絶縁基板2、ゲート電極3、ゲート絶縁膜4、ソース電極5、ドレイン電極6、半導体層7からなっている。特に特徴的な構造として、ソース電極5及びドレイン電極6がゲート絶縁膜4に設けられた凹形状の部分に埋め込まれた構造をしている。
以下に実施例1のボトムゲート・ボトムコンタクト型薄膜トランジスタ10の形状寸法を記載する。
ゲート電極幅:5μm、ゲート電極厚さ:100nm、ゲート絶縁膜厚さ:300nm、ソース電極厚さ:100nm、ドレイン電極厚さ:100nm、チャネル長:5μm、半導体層厚さ:100nm。
図2乃至図4は、本実施例に係るボトムゲート・ボトムコンタクト型薄膜トランジスタ10の製造工程の概略を説明する図である。
絶縁基板2として、厚さ100μmのポリカーボネートフィルムを用い、その上に銀ナノインクをμCP法で印刷し、180℃で焼成した。形成されたゲート電極3は厚さ100nmであった。次に、図2に示すように、厚さ300nmのポリイミドをスピンコートで成膜した。
絶縁基板2として、厚さ100μmのポリカーボネートフィルムを用い、その上に銀ナノインクをμCP法で印刷し、180℃で焼成した。形成されたゲート電極3は厚さ100nmであった。次に、図2に示すように、厚さ300nmのポリイミドをスピンコートで成膜した。
次に、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を、凸形状を有する型を押し当てる熱インプリント加工によって形成した。具体的には、図3に示すように凸形状を有する石英型11を200℃に加熱し、凸形状を有する石英型11をゲート絶縁膜4に押し当て、ソース電極5・ドレイン電極6が配置される箇所に凹形状を設けた。
その後、180℃で焼成してゲート絶縁膜4を形成した。次に、銀ナノインクをインクジェット装置で描画し、180℃で焼成して厚さ100nmのソース電極5、ドレイン電極6を形成した。
その後、180℃で焼成してゲート絶縁膜4を形成した。次に、銀ナノインクをインクジェット装置で描画し、180℃で焼成して厚さ100nmのソース電極5、ドレイン電極6を形成した。
次に、図4に示すように、μCP法により、ポリチオフェン系のポリ−3,ヘキシルチオフェン(P3HT)を印刷することで半導体層7を形成して、ボトムゲート・ボトムコンタクト型薄膜トランジスタ10を製造した。スタンプ8はレジストパターンをPDMSで反転コピーする方法で製造した。
実施例1のボトムゲート・ボトムコンタクト型薄膜トランジスタ10は、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設けることで埋め込み型のソース電極5・ドレイン電極6を有し、凹形状の深さとソース・ドレイン電極の厚みが略一致することで、半導体層7に印刷不良が発生するのを抑制することができ、オン電流の大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを製造することができる。
実施例1のボトムゲート・ボトムコンタクト型薄膜トランジスタ10は、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設けることで埋め込み型のソース電極5・ドレイン電極6を有し、凹形状の深さとソース・ドレイン電極の厚みが略一致することで、半導体層7に印刷不良が発生するのを抑制することができ、オン電流の大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを製造することができる。
ここで、実施例1に係る薄膜トランジスタと、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設けない薄膜トランジスタとを、図9、図10に基づいて比較する。
実施例1と、図9、図10に記載の比較例と、のドレイン電流(Id)−ゲート電圧(Vg)依存性を比較すると、比較例では、半導体層7の印刷不良により、ソース電極5とドレイン電極6の間を流れる電流が制限され、結果、オン電流が小さくなる。
比較例に対して、実施例1では、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設けることで埋め込み型のソース電極5・ドレイン電極6を有し、凹形状の深さとソース・ドレイン電極の厚みが略一致することで、半導体層7に印刷不良が発生するのを抑制することができ、オン電流の大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを製造することができている。
実施例1では、ゲート絶縁膜4の熱処理を、凹形状を設ける工程の後に行うことで、前述したゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設ける工程が容易になり、オン電流が大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを安価な印刷プロセスで製造することができる。
実施例1と、図9、図10に記載の比較例と、のドレイン電流(Id)−ゲート電圧(Vg)依存性を比較すると、比較例では、半導体層7の印刷不良により、ソース電極5とドレイン電極6の間を流れる電流が制限され、結果、オン電流が小さくなる。
比較例に対して、実施例1では、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設けることで埋め込み型のソース電極5・ドレイン電極6を有し、凹形状の深さとソース・ドレイン電極の厚みが略一致することで、半導体層7に印刷不良が発生するのを抑制することができ、オン電流の大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを製造することができている。
実施例1では、ゲート絶縁膜4の熱処理を、凹形状を設ける工程の後に行うことで、前述したゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設ける工程が容易になり、オン電流が大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを安価な印刷プロセスで製造することができる。
また、半導体層をμCP法により形成することで、製造を簡便にできる。さらに、ゲート絶縁膜上のソース・ドレイン電極が配置される箇所に凹形状を設ける工程も同一装置上で実施でき、低コストで薄膜トランジスタを製造することができる。
また、実施例1では絶縁基板2にポリカーボネートフィルムを用いたが、絶縁性であり、プロセス温度に対する耐熱を有する材料であれば広い範囲から選択することが可能である。具体的には、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニルレンスルフィド膜、ポリパラキシレン膜等の絶縁プラスチック、及びこれら無機材料と絶縁プラスチックとを組み合わせたハイブリッド基板等が使用可能である。
また、実施例1では、ゲート電極3に、銀を用いたが、タンタル、アルミニウム、金、銀、銅、白金、パラジウム、クロム、モリブデン、ニッケル等や、これらの金属を用いた合金、ポリアニリン、ポリピロール、ポリ−3,4−エチレンジオキシチオフェン(PEDOT)等の導電性高分子が使用可能である。また、実施例1では、ゲート電極3は、μCP法により形成したが、インクジェットやその他の印刷法を用いることも可能である。
また、実施例1では、ゲート絶縁膜4に、ポリイミドを用いたが、ポリビニルフェノール(PVP)、ポリビニルアルコール(PVA)、酸化ケイ素等を塗布し、100℃〜200℃で焼成しても構わない。
また、実施例1では絶縁基板2にポリカーボネートフィルムを用いたが、絶縁性であり、プロセス温度に対する耐熱を有する材料であれば広い範囲から選択することが可能である。具体的には、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニルレンスルフィド膜、ポリパラキシレン膜等の絶縁プラスチック、及びこれら無機材料と絶縁プラスチックとを組み合わせたハイブリッド基板等が使用可能である。
また、実施例1では、ゲート電極3に、銀を用いたが、タンタル、アルミニウム、金、銀、銅、白金、パラジウム、クロム、モリブデン、ニッケル等や、これらの金属を用いた合金、ポリアニリン、ポリピロール、ポリ−3,4−エチレンジオキシチオフェン(PEDOT)等の導電性高分子が使用可能である。また、実施例1では、ゲート電極3は、μCP法により形成したが、インクジェットやその他の印刷法を用いることも可能である。
また、実施例1では、ゲート絶縁膜4に、ポリイミドを用いたが、ポリビニルフェノール(PVP)、ポリビニルアルコール(PVA)、酸化ケイ素等を塗布し、100℃〜200℃で焼成しても構わない。
実施例1では、ソース電極5、ドレイン電極6に、銀を用いたが、ゲート電極と同様、金、銀、銅、白金、パラジウム、クロム、モリブデン等であっても構わない。ソース・ドレイン電極が金属材料で形成されることで、電極部の比抵抗を小さくすることができ、オン電流が大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを安価な印刷プロセスで製造することができる。但し、有機半導体とのショットキー障壁を減らすため、仕事関数が4.5eV程度の材料、例えば、上述した材料の他に、ITO、IZOやPEDOT等が望ましい。また、インクジェット装置で描画したが、その他にもμCP等の印刷法を用いても構わない。
実施例1では、半導体層7にポリ−3,ヘキシルチオフェン(P3HT)を用いたが、低分子系としては、ペンタセン、チオフェンオリゴマーに代表されるアセン系材料、高分子系としては、ポリフルオレン系ではフルオレン−バイチオフェン(F8T2)の共重合体、またポリフェニレンビニレン(PPV)等を用いることもできる。このように、半導体層が有機半導体で形成されることで、インク化(溶媒への溶解性を確保)が可能になり、印刷技術により半導体層を形成できる。
実施例1では、半導体層7にポリ−3,ヘキシルチオフェン(P3HT)を用いたが、低分子系としては、ペンタセン、チオフェンオリゴマーに代表されるアセン系材料、高分子系としては、ポリフルオレン系ではフルオレン−バイチオフェン(F8T2)の共重合体、またポリフェニレンビニレン(PPV)等を用いることもできる。このように、半導体層が有機半導体で形成されることで、インク化(溶媒への溶解性を確保)が可能になり、印刷技術により半導体層を形成できる。
[実施例2]
次に、実施例2について説明する。
図5は、実施例1の薄膜トランジスタをアクティブ素子に用いたアクティブマトリクス型薄膜トランジスタアレイ19の平面図である。
絶縁基板2上に、図中水平方向にm本のゲート走査配線12が配置され、図中垂直方向にn本の信号配線13が配置され、マトリクス状に配置されたゲート走査配線12と信号配線13との交差部に実施例1の薄膜トランジスタが配置されている。各薄膜トランジスタのゲート電極3はゲート走査配線12に接続され、ソース電極5は信号配線13に接続され、ドレイン電極6はパッシベーション膜(層間絶縁膜)14に開口されたビアホール(via hole)15を介して画素電極16と接続される。ゲート走査配線12はゲート電極3と併せて形成され、信号配線13はソース電極5、ドレイン電極6と併せて形成される。パッシベーション膜14のビアホール15は、ドレイン電極6以外に、各ゲート走査配線12の端子部17と各信号配線13の端子部18にも開口する。
次に、実施例2について説明する。
図5は、実施例1の薄膜トランジスタをアクティブ素子に用いたアクティブマトリクス型薄膜トランジスタアレイ19の平面図である。
絶縁基板2上に、図中水平方向にm本のゲート走査配線12が配置され、図中垂直方向にn本の信号配線13が配置され、マトリクス状に配置されたゲート走査配線12と信号配線13との交差部に実施例1の薄膜トランジスタが配置されている。各薄膜トランジスタのゲート電極3はゲート走査配線12に接続され、ソース電極5は信号配線13に接続され、ドレイン電極6はパッシベーション膜(層間絶縁膜)14に開口されたビアホール(via hole)15を介して画素電極16と接続される。ゲート走査配線12はゲート電極3と併せて形成され、信号配線13はソース電極5、ドレイン電極6と併せて形成される。パッシベーション膜14のビアホール15は、ドレイン電極6以外に、各ゲート走査配線12の端子部17と各信号配線13の端子部18にも開口する。
図6は、実施例2のアクティブマトリクス型薄膜トランジスタアレイ19を用いた電気泳動表示装置の概略図である。また、図7は、図6に示す電気泳動表示装置を構成する各画素の断面図である。アクティブマトリクス型薄膜トランジスタアレイ19のゲート走査配線の端子部17にはゲート走査回路20が、信号配線の端子部18には信号回路21が接続され、さらに両回路はコントロール回路22に接続される。
本電気泳動表示装置の表示部には、画素電極16に対向して設けられた透明電極23が配置されている。すなわち、透明電極23は、各画素電極16に対向する対向電極を構成し、この透明電極23と画素電極16の間に電気泳動分散液層24を有し、電気泳動分散液層24に分散した光反射用電気泳動粒子25と光吸収用電気泳動粒子26からなっている。
透明電極23は、光透過性を有するもの、好ましくは実質的に透明(無色透明、着色透明または半透明)なものである。これにより、前述した電気泳動分散液層24中における光反射用電気泳動粒子25と光吸収用電気泳動粒子26の状態を、すなわち、表示された所望の情報を、目視により容易に認識することができる。
本電気泳動表示装置の表示部には、画素電極16に対向して設けられた透明電極23が配置されている。すなわち、透明電極23は、各画素電極16に対向する対向電極を構成し、この透明電極23と画素電極16の間に電気泳動分散液層24を有し、電気泳動分散液層24に分散した光反射用電気泳動粒子25と光吸収用電気泳動粒子26からなっている。
透明電極23は、光透過性を有するもの、好ましくは実質的に透明(無色透明、着色透明または半透明)なものである。これにより、前述した電気泳動分散液層24中における光反射用電気泳動粒子25と光吸収用電気泳動粒子26の状態を、すなわち、表示された所望の情報を、目視により容易に認識することができる。
実施例2の電気泳動表示装置は以下のように動作する。ゲート走査回路20から出力される走査電圧が印加されたゲート走査配線12/ゲート電極3に接続された薄膜トランジスタ10が動作して、この薄膜トランジスタ10に接続された画素電極16に、走査電圧と同期して信号回路21から供給される信号電圧が加わり、電気泳動粒子がいわゆる線順次駆動されて、各画素の反射光量が変化するかたちで表示装置が動作する。この表示装置は携帯電話、デジタルカメラ、フラットテレビ、ノートPC等のフラットパネルディスプレイのほか、電子ペーパー等のフレキスブルディスプレイ等にも適用できる。
画素電極16の材料としては、例えば、アルミニウム、ニッケル、コバルト、白金、金、銀、銅、モリブデン、チタン、タンタル等の金属、または、これらを含む合金等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
透明電極23は、電気泳動分散液層24に電圧を印加する他方の電極として機能するものであり、フィルム状(膜状)をなしている。
透明電極23の構成材料としては、例えば、インジウムティンオキサイド(ITO)、フッ素ドープした酸化スズ(FTO)、酸化インジウム(IO)、酸化スズ(SnO2)のような導電性金属酸化物の他、ポリアセチレンのような導電性樹脂、導電性金属微粒子を含有する導電性樹脂等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
画素電極16の材料としては、例えば、アルミニウム、ニッケル、コバルト、白金、金、銀、銅、モリブデン、チタン、タンタル等の金属、または、これらを含む合金等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
透明電極23は、電気泳動分散液層24に電圧を印加する他方の電極として機能するものであり、フィルム状(膜状)をなしている。
透明電極23の構成材料としては、例えば、インジウムティンオキサイド(ITO)、フッ素ドープした酸化スズ(FTO)、酸化インジウム(IO)、酸化スズ(SnO2)のような導電性金属酸化物の他、ポリアセチレンのような導電性樹脂、導電性金属微粒子を含有する導電性樹脂等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
電気泳動分散液層24としては、比較的高い絶縁性を有する有機溶媒を用いることができる。この有機溶媒としては、例えば、トルエン、キシレン、アルキルベンゼンなどの芳香族炭化水素、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタン等のハロゲン化炭化水素、シリコン系オイル、フッ素系オイル、オリーブ油等の種々の鉱物油および植物油類、高級脂肪酸エステル等が挙げられ、これらを単独あるいは混合して用いることができる。
電気泳動粒子は、光反射用電気泳動粒子25として酸化チタンを、光吸収用電気泳動粒子26としてカーボンブラックを使用したが、有機または無機の粒子、または、これらを含む複合体を用いることができる。この粒子としては、例えば、アニリンブラック、カーボンブラック等の黒色粒子、二酸化チタン、亜鉛華、三酸化アンチモン等の白色粒子があげられる。さらに、カラー化をするためには、モノアゾ、ジイスアゾン、ポリアゾ等のアゾ系粒子、イソインドリノン、黄鉛、黄色酸化鉄、カドミウムイエロー、チタンイエロー、アンチモン等の黄色粒子、キナクリドンレッド、クロムバーミリオン等の赤色粒子、フタロシアニンブルー、インダスレンブルー、アントラキノン系染料、紺青、群青、コバルトブルー等の青色粒子、フタロシアニングリーン等の緑色粒子等が挙げられる。
電気泳動粒子は、光反射用電気泳動粒子25として酸化チタンを、光吸収用電気泳動粒子26としてカーボンブラックを使用したが、有機または無機の粒子、または、これらを含む複合体を用いることができる。この粒子としては、例えば、アニリンブラック、カーボンブラック等の黒色粒子、二酸化チタン、亜鉛華、三酸化アンチモン等の白色粒子があげられる。さらに、カラー化をするためには、モノアゾ、ジイスアゾン、ポリアゾ等のアゾ系粒子、イソインドリノン、黄鉛、黄色酸化鉄、カドミウムイエロー、チタンイエロー、アンチモン等の黄色粒子、キナクリドンレッド、クロムバーミリオン等の赤色粒子、フタロシアニンブルー、インダスレンブルー、アントラキノン系染料、紺青、群青、コバルトブルー等の青色粒子、フタロシアニングリーン等の緑色粒子等が挙げられる。
実施例2では、電気泳動分散液層24として用いているが、マイクロカプセル内に分散液、電気泳動粒子を内包する方式であっても本発明は適用可能である。
実施例2はモノクロディスプレイであるが、例えば、カラーフィルタ等を介することでカラーディスプレイとして使用することも可能である。
このように、複数のゲート配線、絶縁膜、ゲート配線に対してマトリクス状に交差した複数の信号配線、パッシベーション膜、画素電極を有し、複数のゲート配線と信号配線の交差部に実施例1のボトムゲート・ボトムコンタクト型薄膜トランジスタが配置され、ゲート配線とゲート電極が接続され、信号配線とソース電極が接続され、画素電極とドレイン電極が接続されることで、オン電流が大きく、且つ、画素バラツキの小さいアクティブマトリクス型薄膜トランジスタアレイを得ることができる。また、上述のアクティブマトリクス型薄膜トランジスタアレイを用いて表示素子を駆動することで、画素バラツキの小さいアクティブマトリクス駆動表示装置を得ることができる。
実施例2はモノクロディスプレイであるが、例えば、カラーフィルタ等を介することでカラーディスプレイとして使用することも可能である。
このように、複数のゲート配線、絶縁膜、ゲート配線に対してマトリクス状に交差した複数の信号配線、パッシベーション膜、画素電極を有し、複数のゲート配線と信号配線の交差部に実施例1のボトムゲート・ボトムコンタクト型薄膜トランジスタが配置され、ゲート配線とゲート電極が接続され、信号配線とソース電極が接続され、画素電極とドレイン電極が接続されることで、オン電流が大きく、且つ、画素バラツキの小さいアクティブマトリクス型薄膜トランジスタアレイを得ることができる。また、上述のアクティブマトリクス型薄膜トランジスタアレイを用いて表示素子を駆動することで、画素バラツキの小さいアクティブマトリクス駆動表示装置を得ることができる。
[実施例3]
次に、実施例3について説明する。
図8は本発明の実施例3に係る、ボトムゲート・ボトムコンタクト型薄膜トランジスタ27の断面図である。ボトムゲート・ボトムコンタクト型薄膜トランジスタ27は、絶縁基板2、ゲート電極3、ゲート絶縁膜4、ソース電極5、ドレイン電極6、自己組織化単分子膜28、半導体層7からなっている。特に特徴的な構造として、ソース電極5及びドレイン電極6がゲート絶縁膜4に設けられた凹形状の部分に埋め込まれた構造をしている。自己組織化単分子膜28は、図面では分かりやすくするため実際よりも厚く示している。
次に、実施例3について説明する。
図8は本発明の実施例3に係る、ボトムゲート・ボトムコンタクト型薄膜トランジスタ27の断面図である。ボトムゲート・ボトムコンタクト型薄膜トランジスタ27は、絶縁基板2、ゲート電極3、ゲート絶縁膜4、ソース電極5、ドレイン電極6、自己組織化単分子膜28、半導体層7からなっている。特に特徴的な構造として、ソース電極5及びドレイン電極6がゲート絶縁膜4に設けられた凹形状の部分に埋め込まれた構造をしている。自己組織化単分子膜28は、図面では分かりやすくするため実際よりも厚く示している。
以下に実施例3のボトムゲート・ボトムコンタクト型薄膜トランジスタ27の形状寸法を記載する。
ゲート電極幅:10μm、ゲート電極厚さ:50nm、ゲート絶縁膜厚さ:200nm、ソース・ドレイン電極厚さ:500nm、自己組織化単分子膜厚さ:1.5nm、半導体下層厚さ:50nm、チャネル長:10μm。
次に、ボトムゲート・ボトムコンタクト型薄膜トランジスタ27製造の構成及び動作を示す。
絶縁基板2として、厚さ50μmのポリエチレンテレフタレートフィルムを用い、その上に厚さ100nmの銅ナノインクをフレキソ印刷で形成し、ゲート電極3を形成した。次に、ポリビニルフェノールをスリットコートし、200℃に加熱した石英型を押し当てることで凹形状を形成した後、180℃で焼成し、ゲート絶縁膜4を作製した。次に、銀ナノインクをμCP法によりパターニングし、ソース電極5及びドレイン電極を形成した。次に、ヘキサデカンチオールをインクとして、ソース電極5及びドレイン電極6と半導体層7との界面となる箇所に、自己組織化単分子膜28を形成した。最後に厚さ50nmの溶解性ペンタセンをμCP法により形成して、ボトムゲート・ボトムコンタクト型薄膜トランジスタ27を製造した。
ゲート電極幅:10μm、ゲート電極厚さ:50nm、ゲート絶縁膜厚さ:200nm、ソース・ドレイン電極厚さ:500nm、自己組織化単分子膜厚さ:1.5nm、半導体下層厚さ:50nm、チャネル長:10μm。
次に、ボトムゲート・ボトムコンタクト型薄膜トランジスタ27製造の構成及び動作を示す。
絶縁基板2として、厚さ50μmのポリエチレンテレフタレートフィルムを用い、その上に厚さ100nmの銅ナノインクをフレキソ印刷で形成し、ゲート電極3を形成した。次に、ポリビニルフェノールをスリットコートし、200℃に加熱した石英型を押し当てることで凹形状を形成した後、180℃で焼成し、ゲート絶縁膜4を作製した。次に、銀ナノインクをμCP法によりパターニングし、ソース電極5及びドレイン電極を形成した。次に、ヘキサデカンチオールをインクとして、ソース電極5及びドレイン電極6と半導体層7との界面となる箇所に、自己組織化単分子膜28を形成した。最後に厚さ50nmの溶解性ペンタセンをμCP法により形成して、ボトムゲート・ボトムコンタクト型薄膜トランジスタ27を製造した。
実施例3のボトムゲート・ボトムコンタクト型薄膜トランジスタ27は、ゲート絶縁膜4上のソース電極5・ドレイン電極6が配置される箇所に凹形状を設けることで埋め込み型のソース電極5・ドレイン電極6を有し、凹形状の深さとソース電極5・ドレイン電極6の厚みが略一致することで、半導体層7に印刷不良が発生するのを抑制することができ、オン電流の大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを製造することができている。さらに、ソース電極5及びドレイン電極6と半導体層7との界面となる箇所に、自己組織化単分子膜28を形成したことで、キャリア注入の電位障壁となる界面をショットキーからオーミック接触に変更できるため、動作周波数が大きく、低消費電力な薄膜トランジスタを製造することができる。
自己組織化単分子膜としては、ソース電極5及びドレイン電極6の材料である銀との親和性の良いチオール系を用いることで均質な単分子膜が形成でき、さらに半導体層7の材料であるペンタセンと親和性の良いチオケトンなどを用いることも可能である。
自己組織化単分子膜としては、ソース電極5及びドレイン電極6の材料である銀との親和性の良いチオール系を用いることで均質な単分子膜が形成でき、さらに半導体層7の材料であるペンタセンと親和性の良いチオケトンなどを用いることも可能である。
2…絶縁基板、3…ゲート電極、4…ゲート絶縁膜、5…ソース電極、6…ドレイン電極、7…半導体層、8…スタンプ、9…半導体インク、10…ボトムゲート・ボトムコンタクト型薄膜トランジスタ、11…石英型、12…ゲート走査配線、13…信号配線、14…パッシベーション膜、15…ビアホール、16…画素電極、17…ゲート走査配線の端子部、18…信号配線の端子部、19…アクティブマトリクス型薄膜トランジスタアレイ、20…ゲート走査回路、21…信号回路、22…コントロール回路、23…透明電極、24…電気泳動分散液層、25…光反射用電気泳動粒子、26…光吸収用電気泳動粒子、27…ボトムゲート・ボトムコンタクト型薄膜トランジスタ、28…自己組織化単分子膜、100…薄膜トランジスタ
Claims (10)
- 絶縁基板上に、ゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、半導体層と、を順次積層したボトムゲート・ボトムコンタクト型の薄膜トランジスタにおいて、
前記ゲート絶縁膜上に凹形状を設け、該凹形状部分にソース・ドレイン電極を配置することを特徴とする薄膜トランジスタ。 - 前記凹形状部分の深さと前記ソース・ドレイン電極の厚みとが略同一であることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記ソース・ドレイン電極が金属材料から形成されることを特徴とする請求項1又は2に記載の薄膜トランジスタ。
- 前記半導体層が有機半導体で形成されることを特徴とする請求項1乃至3の何れか一項に記載の薄膜トランジスタ。
- 前記ソース・ドレイン電極と前記半導体層との間に形成される界面に自己組織化単分子膜を配置したことを特徴とする請求項1乃至4の何れか一項に記載の薄膜トランジスタ。
- 請求項1乃至5の何れか一項に記載のボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法であって、
前記凹形状に応じて作成された型を前記ゲート絶縁膜に押し当てる熱インプリント加工によって前記凹形状を形成することを特徴とする薄膜トランジスタの製造方法。 - 前記半導体層をマイクロコンタクトプリント法により形成することを特徴とする請求項6に記載の薄膜トランジスタの製造方法。
- 前記凹形状を形成する工程の後に前記ゲート絶縁膜の熱処理を行うことを特徴とする請求項6又は7に記載の薄膜トランジスタの製造方法。
- 複数のゲート配線と、絶縁膜と、前記ゲート配線に対してマトリクス状に交差した複数の信号配線と、パッシベーション膜と、画素電極と、を備え、
前記複数のゲート配線と信号配線との交差部に請求項1乃至5の何れか一項に記載の薄膜トランジスタが配置され、前記ゲート配線とゲート電極とが接続され、前記信号配線とソース電極とが接続され、前記画素電極とドレイン電極とが接続されることを特徴とするアクティブマトリクス型薄膜トランジスタアレイ。 - 請求項9に記載のアクティブマトリクス型薄膜トランジスタアレイを用いて表示素子を駆動することを特徴とするアクティブマトリクス駆動表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008058491A JP2009218295A (ja) | 2008-03-07 | 2008-03-07 | 薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008058491A JP2009218295A (ja) | 2008-03-07 | 2008-03-07 | 薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009218295A true JP2009218295A (ja) | 2009-09-24 |
Family
ID=41189898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008058491A Pending JP2009218295A (ja) | 2008-03-07 | 2008-03-07 | 薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009218295A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187750A (ja) * | 2010-03-09 | 2011-09-22 | Ricoh Co Ltd | 有機薄膜トランジスタの製造方法、有機薄膜トランジスタレイの製造方法及び表示装置の製造方法 |
JP2011238715A (ja) * | 2010-05-07 | 2011-11-24 | Japan Science & Technology Agency | 電界効果トランジスタ及びその製造方法 |
JP5124693B1 (ja) * | 2012-04-24 | 2013-01-23 | 有限会社 ナプラ | 電子機器 |
JP2013055358A (ja) * | 2012-12-05 | 2013-03-21 | Japan Science & Technology Agency | 電界効果トランジスタ及びその製造方法 |
JP2014511022A (ja) * | 2011-02-04 | 2014-05-01 | コミサリア ア レネルジィ アトミーク エ オ ゼネ ルジイ アルテアナティーフ | 注入自己組織化単分子層を製造するための方法 |
JPWO2019208241A1 (ja) * | 2018-04-24 | 2021-07-29 | 株式会社Screenホールディングス | 有機薄膜トランジスタ用の電極形成方法および電極形成装置、有機薄膜トランジスタの製造方法ならびに有機薄膜トランジスタ |
EP3929967A4 (en) * | 2019-02-21 | 2022-11-30 | Toray Industries, Inc. | FIELD EFFECT TRANSISTOR, METHOD FOR ITS MANUFACTURE AND WIRELESS COMMUNICATION DEVICE |
-
2008
- 2008-03-07 JP JP2008058491A patent/JP2009218295A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187750A (ja) * | 2010-03-09 | 2011-09-22 | Ricoh Co Ltd | 有機薄膜トランジスタの製造方法、有機薄膜トランジスタレイの製造方法及び表示装置の製造方法 |
JP2011238715A (ja) * | 2010-05-07 | 2011-11-24 | Japan Science & Technology Agency | 電界効果トランジスタ及びその製造方法 |
JP2014511022A (ja) * | 2011-02-04 | 2014-05-01 | コミサリア ア レネルジィ アトミーク エ オ ゼネ ルジイ アルテアナティーフ | 注入自己組織化単分子層を製造するための方法 |
JP5124693B1 (ja) * | 2012-04-24 | 2013-01-23 | 有限会社 ナプラ | 電子機器 |
JP2013055358A (ja) * | 2012-12-05 | 2013-03-21 | Japan Science & Technology Agency | 電界効果トランジスタ及びその製造方法 |
JPWO2019208241A1 (ja) * | 2018-04-24 | 2021-07-29 | 株式会社Screenホールディングス | 有機薄膜トランジスタ用の電極形成方法および電極形成装置、有機薄膜トランジスタの製造方法ならびに有機薄膜トランジスタ |
JP7116962B2 (ja) | 2018-04-24 | 2022-08-12 | 株式会社Screenホールディングス | 有機薄膜トランジスタ用の電極形成方法および電極形成装置ならびに有機薄膜トランジスタの製造方法 |
EP3929967A4 (en) * | 2019-02-21 | 2022-11-30 | Toray Industries, Inc. | FIELD EFFECT TRANSISTOR, METHOD FOR ITS MANUFACTURE AND WIRELESS COMMUNICATION DEVICE |
US11711929B2 (en) | 2019-02-21 | 2023-07-25 | Toray Industries, Inc. | Field-effect transistor, method for manufacturing same, and wireless communication device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Kawase et al. | Inkjet printing of polymer thin film transistors | |
Jang | Displays develop a new flexibility | |
JP5521270B2 (ja) | 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、および薄膜トランジスタアレイを用いたアクティブマトリクス型ディスプレイ | |
US8400576B2 (en) | Transistor-controlled display devices | |
US8283200B2 (en) | Manufacturing method of thin film transistor and thin film transistor, and display | |
US7622738B2 (en) | Display device having a multi-layer conductive layer and manufacturing method therefore | |
JP2008066510A (ja) | 薄膜トランジスタとその製造方法及び表示装置 | |
JP2009218295A (ja) | 薄膜トランジスタ、その製造方法、アクティブマトリクス型薄膜トランジスタアレイ及びアクティブマトリクス駆動表示装置 | |
US9865664B2 (en) | Thin film transistor array and manufacturing method of the same | |
JP2008065225A (ja) | 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法 | |
JP2008042043A (ja) | 表示装置 | |
JP2009051178A (ja) | シリコーン・エラストマー・スタンプ及びスタンプを用いた薄膜トランジスタの製造方法 | |
JP2010080467A (ja) | 薄膜トランジスタ、薄膜トランジスタの製造方法、アクティブマトリクス型薄膜トランジスタアレイ、及びアクティブマトリクス駆動表示装置 | |
CN103855085A (zh) | 薄膜器件、薄膜器件制造方法和显示器制造方法 | |
Suzuki et al. | Fabrication of all-printed organic TFT array on flexible substrate | |
US20170221968A1 (en) | Thin-film transistor array and method of manufacturing the same | |
JP2009176828A (ja) | 薄膜トランジスタ、マトリクス基板、電気泳動表示装置および電子機器 | |
JP2009059737A (ja) | シリコーン・エラストマー・スタンプおよびその製造方法。 | |
US9735381B2 (en) | Thin film transistor array and manufacturing method of the same | |
JP2009231325A (ja) | 薄膜トランジスタアレイ、その製造方法およびそれを用いたアクティブマトリクス型ディスプレイ | |
JP2010067767A (ja) | 薄膜トランジスタ、アクティブマトリクス型薄膜トランジスタアレイ、及びアクティブマトリクス駆動表示装置 | |
JP2015197633A (ja) | 薄膜トランジスタアレイおよびその製造方法 | |
JP2013074191A (ja) | 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、画像表示装置 | |
US20070194349A1 (en) | Active matrix substrate, electro-optic device and electronic apparatus | |
Sirringhaus et al. | Polymer transistor circuits fabricated by solution processing and direct printing |