JP2009181007A - 電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器 - Google Patents

Abstract

【課題】画素内に設けられたメモリ回路の電力消費を抑えることができる電気泳動表示装置の駆動方法を提供する。
【解決手段】本発明の電気泳動表示装置の駆動方法は、すべてのメモリ回路に対して第１の階調に対応する画像信号を入力するメモリ初期化ステップＳ１０１と、画像データを構成する画素データの階調ごとの割合を取得する画像解析ステップＳ１０２と、階調ごとの割合に基づいて画像更新動作モードを判定するモード判定ステップＳ１０３と、モード判定ステップＳ１０３の判定結果に基づいて第１又は第２の画像更新動作モードを選択し、選択された画像更新動作モードにより表示部の画像を更新する画像更新ステップＳ１０４、Ｓ１０５と、を有する。画像更新ステップＳ１０５では、階調を反転した画像信号がメモリ回路に入力されるとともに、第１及び第２の制御線の電位Ｓ１、Ｓ２が画像更新ステップＳ１０４とは反転した状態とされる。
【選択図】図７

Description

本発明は、電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器に関するものである。

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成である。そして、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示するものである。
特開２００３−８４３１４号公報

特許文献１記載の電気泳動表示装置では、画像の白黒を表示するために、画素内に設けられたＳＲＡＭ（画素ＳＲＡＭ回路）に、白黒二値のいずれかを電位（ハイレベル／ローレベル）として記憶する。そして、記憶された電位に基づく電圧をマイクロカプセルに印加することで表示を行う。また、電気泳動表示装置は、表示体であるマイクロカプセル自体が保持性（記憶性）を有しており、表示動作の後に電力供給を停止することで、電力を消費せずに画像を保持することができる。

電源を停止する画像保持期間を設けた場合には、表示画像を更新する際に、画素ＳＲＡＭ回路に電源を再投入する必要がある。画素ＳＲＡＭ回路では電源の遮断によって記憶内容が失われており、さらには電源が投入された瞬間はＳＲＡＭの状態が二値どちらの状態になるかも不明である。これは、ＳＲＡＭの状態が回路の寄生容量や電源の立ち上がり方などに影響されるためである。

ところで、Ｃ−ＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを備えたＳＲＡＭでは、記憶内容（保持電位）を異なる電位に更新する際にインバータに貫通電流が流れて電力を消費する。そのため、電源投入時の画素ＳＲＡＭ回路の状態と、画素ＳＲＡＭ回路に入力される画像データの内容によっては、表示部の大部分の画素ＳＲＡＭ回路を更新することになり、消費電力が大きくなるおそれがあった。

本発明は、上記従来技術の問題点に鑑み成されたものであって、画素内に設けられたメモリ回路の電力消費を抑えることができる電気泳動表示装置とその駆動方法を提供することを目的の一つとする。

本発明の電気泳動表示装置の駆動方法は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路と、前記画素電極と前記メモリ回路との間に接続されたスイッチ回路とを備え、前記スイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置の駆動方法であって、前記表示部の表示画像を更新するステップが、すべての前記メモリ回路に対して第１の階調に対応する画像信号を入力するメモリ初期化ステップと、前記表示部に表示させる画像データを構成する画素データの階調ごとの割合を取得する画像解析ステップと、前記階調ごとの割合に基づいて画像更新動作モードを判定するモード判定ステップと、前記モード判定ステップの判定結果に基づいて第１又は第２の画像更新動作モードを選択し、当該画像更新動作モードにより前記表示部の画像を更新する画像更新ステップと、を有しており、前記第２の画像更新動作モードは、前記階調ごとの割合において前記画素データの数が最多である階調が前記第１の階調とは異なる第２の階調である場合に選択され、前記第１の画像更新動作モードにおいて前記メモリ回路に入力される第１の階調に対応する画像信号と第２の階調に対応する画像信号とを入れ替えて前記メモリ回路に入力するとともに、前記第１及び第２の制御線の電位関係を前記第１の画像更新動作モードとは反対の電位関係とする動作モードであることを特徴とする。

この駆動方法では、画像データに対応する画像信号を画素に入力する前に、画像解析ステップにおいて画像データに含まれる階調ごとの割合を取得する。そして、取得した階調ごとの割合に基づいて動作モードを選択して画像表示を行うので、画像データの構成（階調ごとの割合）によらず常にメモリ回路のデータ更新が少なくなるように駆動することができる。したがって本発明によれば、電気泳動表示装置の電力消費を抑制することができる。

前記画像データが、前記第１及び第２の階調の前記画素データのみで構成されており、前記第１の階調の前記画素データの割合が５０％未満である場合に、前記第２の画像更新動作モードを選択することが好ましい。
この駆動方法では、特定階調の画素データが画像データの半数以上であるか否かのみを判定に用いるので、簡便に駆動制御を行うことができる。よって、画像データが二値である場合に特に好適な駆動方法である。

前記メモリ初期化ステップにおいて、前記画素スイッチング素子に接続されたすべてのデータ線に対して同一電位の画像信号を供給することで、すべての前記メモリ回路に同一電位の画像信号を入力することもできる。
この駆動方法によれば、表示部の構成に変更を加えることなくメモリ初期化を実行することができる。

次に、本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路と、前記画素電極と前記メモリ回路との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置であって、前記画素を駆動制御する制御部が、前記表示部に表示する画像データを構成する画素データの階調ごとの割合を取得する画像解析部を備えるとともに、前記画像解析部で取得された前記階調ごとの割合に基づいて切替可能の第１及び第２の画像更新動作モードを備えており、前記第２の画像更新動作モードは、前記第１の画像更新動作モードにおいて前記メモリ回路に入力される第１の階調に対応する画像信号と第２の階調に対応する画像信号とを入れ替えて前記メモリ回路に入力するとともに、前記第１及び第２の制御線の電位関係を前記第１の画像更新動作モードとは反対の電位関係とする動作モードであることを特徴とする。

この構成によれば、画像データに対応する画像信号を画素に入力する前に、画像解析部において画像データに含まれる階調ごとの割合を取得し、取得した階調ごとの割合に基づいて動作モードを選択して画像表示を行う電気泳動表示装置となる。したがって、画像データの構成（階調ごとの割合）によらず常にメモリ回路のデータ更新が少なくなるように動作する低消費電力の電気泳動表示装置とすることができる。

前記画像データが前記第１及び第２の階調の前記画素データのみで構成されており、前記制御部は、前記第１の階調の前記画素データの割合が５０％未満である場合に、前記第２の画像更新動作モードを選択することが好ましい。
この構成では、特定階調の画素データが画像データの半数以上であるか否かのみを判定するという簡便な判定手段を用いるので、比較的簡素な回路構成を採用できる。したがって、画像データが二値である場合に好適な構成とすることができる。

データ線を介して前記画素スイッチング素子に接続されたデータ線駆動回路を備えており、前記データ線駆動回路が、すべての前記データ線に対して同一電位の画像信号を供給する機能を備えるとともに、前記機能を有効にするイネーブル端子を有する構成とすることもできる。
この構成によれば、データ線駆動回路に画像信号を供給せずにメモリ回路の初期化を行うことができるので、制御部における動作を簡素化することができる。また、メモリ初期化と同時にフレームメモリへの画像データの展開なども行うことができるため、効率よく高速に動作させることができる。

前記画素スイッチング素子と前記メモリ回路との間にドレイン端子を接続され、ソース端子を電源線に接続され、ゲート端子をリセット信号線に接続されたリセットトランジスタが設けられている構成とすることもできる。
この構成によれば、リセット信号線を介してリセットトランジスタにリセット信号を入力することでリセットトランジスタをオン状態とし、電源線とメモリ回路とを電気的に接続することができる。したがって、リセット信号の出力のみで簡便にメモリ初期化を行うことができる。また、画像表示動作を行うための駆動回路を使用しないので、消費電力の点でも有利である。

前記リセットトランジスタがＮ−ＭＯＳトランジスタであり、前記電源線が前記メモリ回路と共通の低電位電源線である構成としてもよい。
前記リセットトランジスタがＰ−ＭＯＳトランジスタであり、前記電源線が前記メモリ回路と共通の高電位電源線である構成としてもよい。
Ｎ−ＭＯＳトランジスタからなる第１のリセットトランジスタと、前記第１のリセットトランジスタのゲート端子に接続された第１のリセット信号線と、Ｐ−ＭＯＳトランジスタからなる第２のリセットトランジスタと、前記第２のリセットトランジスタのゲート端子に接続された第２のリセット信号線と、を有する構成とすることもできる。
上記いずれの構成でも、簡便にメモリ回路の初期化を実行することができる。

次に、本発明の電子機器は、先に記載の電気泳動表示装置を備えたことを特徴とする。この構成によれば、低消費電力の表示手段を具備した電子機器を提供することができる。

以下、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

（第１の実施形態）
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。

表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。

データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。

表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、画素４０の回路構成図である。
画素４０には、駆動用ＴＦＴ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、及び第２の制御線９２が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。

駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。
ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２は、スイッチ回路８０と接続されている。さらにスイッチ回路８０は、画素電極３５と接続されるとともに第１及び第２の制御線９１、９２と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。

ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。

転送インバータ７０ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。

帰還インバータ７０ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。

上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。

スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とからなる。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｐ−ＭＯＳトランジスタ８１のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。

第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とからなる。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｐ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。

ここで、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される電位Ｓ１が画素電極３５に入力される。
一方、ラッチ回路７０にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される電位Ｓ２が画素電極３５に入力される。

画素電極３５は、Ａｌ（アルミニウム）などにより形成された電気泳動素子３２に電圧を印加する電極である。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。共通電極３７には、共通電極配線５５（図１）を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。

図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。

素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０などが形成されている。一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。

図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。

図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。これにより、ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２から出力される電位に基づいて動作するスイッチ回路８０によって、第１の制御線９１又は第２の制御線９２と画素電極３５とが接続される。その結果、画素電極３５に画像信号に対応する電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。

図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。

［制御部］
図６は、電気泳動表示装置１００に備えられたコントローラ６３の詳細を示すブロック図である。
コントローラ６３は、ＣＰＵ（Central Processing Unit）としての制御回路１６１と、ＥＥＰＲＯＭ（Electrically-Erasable and Programmable Read-Only Memory；記憶部）１６２と、電圧生成回路１６３と、データバッファ１６４と、フレームメモリ１６５と、メモリ制御回路１６６と、を備えている。

制御回路１６１は、クロック信号ＣＬＫ、水平同期信号Ｈsync、垂直同期信号Ｖsync等の制御信号（タイミングパルス）を生成し、制御回路１６１の周辺に配置された各回路にこれらの制御信号を供給する。また本実施形態の場合、制御回路１６１は画像解析回路（画像解析部）１６７を内蔵している。
ＥＥＰＲＯＭ１６２は、制御回路１６１による各回路の動作制御に必要な設定値（モード設定値やボリューム値）等を記憶している。例えば、動作モードごとの駆動シーケンスの設定値をＬＵＴ（Look Up Table）として記憶している。ＥＥＰＲＯＭ１６２に電気泳動表示装置の作動状態等の表示に用いるプリセットの画像データを記憶しておくこともできる。
電圧生成回路１６３は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４に駆動電圧を供給する回路である。
データバッファ１６４は、コントローラ６３における上位装置とのインタフェース部であり、上位装置から入力される画像データＤを保持するとともに、制御回路１６１に対して画像データＤを送信する。

フレームメモリ１６５は、表示部５の画素４０の配列に対応する読み書き可能のメモリ空間を有する読み書き自在のメモリである。メモリ制御回路１６６は、制御回路１６１から供給される画像データＤを、制御信号に従って表示部５の画素配列に対応させて展開し、フレームメモリ１６５に書き込む。フレームメモリ１６５は、記憶された画像データＤからなるデータ群を、画像信号として順次データ線駆動回路６２に送信する。
データ線駆動回路６２は、制御回路１６１から供給される制御信号に基づいてフレームメモリ１６５から送信される画像信号を一ライン分ずつラッチする。そして、走査線駆動回路６１による走査線６６の順次選択動作に同期して、ラッチした画像信号をデータ線６８に供給する。

画像解析回路１６７は、制御回路１６１内に取り込まれた画像データＤの入力を受け、この画像データＤにおける階調ごとの画素データの割合であるパラメータＲを出力する回路である。本実施形態の場合、画像データＤは、白黒二値の画素データ「０」（第１の階調；黒）、「１」（第２の階調；白）により構成されているので、画像解析回路１６７は、画像データＤに含まれる画素データ「０」（黒）の数と画素データ「１」（白）の数とをカウントし、画像データＤに対する画素データ「０」（又は画素データ「１」）の割合をパラメータＲとして出力する。

なお、画像解析回路１６７は、制御回路１６１の周辺回路としてコントローラ６３に実装されていてもよい。また、上位装置から入力される画像データＤが、予め取得されたパラメータＲをその内部に含むものである場合には、コントローラ６３の画像解析回路１６７は、画像データＤからパラメータＲを抽出して出力する機能を備えて構成される。
また、画像データＤは、３階調以上の階調値の画素データを含むものであってもよい。この場合には、画像解析回路１６７は、階調ごとの画素データの割合をパラメータＲとして出力する。

［駆動方法］
次に、図７は、上記構成を備えた電気泳動表示装置の駆動方法を示すフローチャートである。
図７に示すように、本実施形態の駆動方法は、メモリ初期化ステップＳ１０１と、画像解析ステップＳ１０２と、モード判定ステップＳ１０３と、ステップＳ１０３の結果に基づいて排他的に選択される画像更新ステップＳ１０４、Ｓ１０５と、を有する。

図８は、メモリ初期化ステップＳ１０１を含むタイミングチャートである。図９は、本実施形態に係る駆動方法のメモリ初期化ステップＳ１０１における２つの画素４０Ａ、４０Ｂの電位状態を示す図である。
なお、図８及び図９において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０と、それらに属する構成要素を明確に区別するために付したものであって他意はない。

図８には、走査線６６の電位Ｇ、高電位電源線５０の電位Ｖｄｄ、低電位電源線４９の電位Ｖｓｓ、画素４０Ａに接続されたデータ線６８ａの電位Ｄａ、画素４０Ｂに接続されたデータ線６８ｂの電位Ｄｂ、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位、第１の制御線９１の電位Ｓ１、第２の制御線９２の電位Ｓ２、共通電極３７の電位Ｖcom、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、が示されている。
また図９に示す状態において、画素４０Ａは白表示されており、画素４０Ｂは黒表示されている。以下では、画素４０Ａ、４０Ｂをそれぞれ黒表示、白表示に更新する駆動方法について説明する。

まず、メモリ初期化ステップＳ１０１以前の表示部５では、図８に示すように、前フレームにおける画像表示が行われた後、電力を消費せずに画像を保持するために、各配線が電気的に切断されたハイインピーダンス状態（Ｈｉ−Ｚ）となっている。なお、電気泳動表示装置１００が電源オフ状態である場合にもほぼ同様の状態である。

このような表示部５に対して画像を表示させるには、まず、各駆動回路において各配線を電気的に接続することで信号入力可能な状態とするとともに、ラッチ回路７０に電源電圧を供給することで画像信号を記憶できる状態とする。本実施形態の場合、走査線６６の電位Ｇ、及びデータ線６８ａ、６８ｂの電位Ｄａ、Ｄｂはいずれもローレベル（Ｌ；例えば０Ｖ）とされ、高電位電源線５０の電位Ｖｄｄは画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）とされ、低電位電源線４９の電位Ｖｓｓはローレベル電位ＶＬ（例えば０Ｖ）とされる。
なお、図８では、データ線６８におけるローレベル（Ｌ）の電位と、ローレベル電位ＶＬとが同一電位であるとして表示している。

電源電圧の供給開始直後において、ラッチ回路７０のデータ入力端子Ｎ１ａ、Ｎ１ｂの電位は不明であり、一定電位とはならない。電源電圧の供給を停止されたラッチ回路７０では記憶内容（保持電位）が失われており、電源電圧の供給を再開すると、以前の記憶内容とは無関係に、回路の寄生容量や電源電圧の立ち上がり方に応じて定まる電位状態となるためである。

メモリ初期化ステップＳ１０１は、このような電源電圧の供給を再開（開始）した直後におけるラッチ回路７０を一定の電位状態に規定するために実行される。
メモリ初期化ステップＳ１０１において、制御回路１６１は、まず、予め設定された初期階調（例えば、画素データ「０」（黒））に基づいて、画素４０のラッチ回路７０に書き込むメモリ初期化用データ（すべてが画素データ「０」である画像データ）を生成する。あるいは、予め作成されてＥＥＰＲＯＭ１６２に記憶されたメモリ初期化用データを、制御回路１６１から読み出すようにしてもよい。

次に、制御回路１６１は、生成又は読み出したメモリ初期化用データを、メモリ制御回路１６６に転送する。メモリ制御回路１６６は、入力されたメモリ初期化用データをフレームメモリ１６５のメモリ空間に展開する。これにより、フレームメモリ１６５からデータ線駆動回路６２に対してメモリ初期化用の画像信号を供給可能な状態となる。

その後、制御回路１６１は、走査線駆動回路６１及びデータ線駆動回路６２に制御信号を送信する。走査線駆動回路６１は、制御信号に基づいて走査線６６に選択信号であるパルスを入力する。データ線駆動回路６２は、走査線駆動回路６１による選択動作に同期してフレームメモリ１６５から供給されるメモリ初期化用データに対応する画像信号を各画素４０に供給する。本実施形態では、メモリ初期化用データは画素データ「０」の集合であるから、上記動作により、ラッチ回路７０（７０ａ、７０ｂ）に、画素データ「０」に対応するローレベル（Ｌ）の画像信号が書き込まれ、すべての画素４０のラッチ回路７０が同一の電位状態（ローレベルを記憶した状態）となる。

図９には、この状態が示されている。ラッチ回路７０ａ、７０ｂには、画素データ「０」に対応するローレベル（Ｌ）の画像信号が書き込まれているため、第１のトランスミッションゲートＴＧ１ａ、ＴＧ１ｂがオン状態となり、画素電極３５ａ，３５ｂには、それぞれ第１の制御線９１の電位が供給される。
ここで、第１の制御線９１の電位Ｓ１は、図８のようにハイインピーダンス状態となっているため、電気泳動素子３２には電位差が印加されず、初期の表示状態を維持することになる。

次に、画像解析ステップＳ１０２では、データバッファ１６４を介して表示画像の画像データＤが制御回路１６１に供給される。次いで、制御回路１６１内において、画像解析回路１６７に画像データＤが入力される。
画像解析回路１６７は、入力された画像データＤを構成する画素データ「０」（黒；第１の階調）又は画素データ「１」（白；第２の階調）の数をカウントする。そして、画像データＤ（全画素データ）に占める画素データ「０」の割合を算出し、得られた割合をパラメータＲとして出力する。本実施形態では、パラメータＲとして０（％）〜１００（％）の値が出力されるものとする。

ここで図１０は、画像データＤの構成例を示す図である。図１０（ａ）は大部分が黒（画素データ「０」）である場合、図１０（ｂ）は大部分が白（画素データ「１」）である場合をそれぞれ示している。図１０の各図において、符号ｄは画像データＤを構成するドットを模式的に示しており、黒色のドットｄが画素データ「０」に対応し、白色のドットｄが画素データ「１」に対応する。

図１０（ａ）に示す画像データＤが画像解析回路１６７に入力された場合、２５個×２５個（６２５個）のマトリクス中に黒のドットｄは４７５個であるから、パラメータＲとして７６（％）が出力される。一方、図１０（ｂ）に示す画像データＤが入力された場合、黒のドットｄは１５０個であるから、パラメータＲとして２４（％）が出力される。

画像解析回路１６７からパラメータＲが出力されたならば、モード判定ステップＳ１０３に移行する。モード判定ステップＳ１０３では、まず、制御回路１６１においてパラメータＲの値が評価される。
例えば図１０（ａ）に示す画像データＤのように、画素データ「０」（黒）の割合が５０％以上であれば、第１の画像更新動作モードである画像更新ステップＳ１０４が選択され、画像更新ステップＳ１０４の画像信号入力期間ＳＴ１１に移行する。
一方、図１０（ｂ）に示す画像データＤのように、画素データ「０」（黒）の割合が５０％未満（すなわち画素データ「１」（白）の割合が５０％以上）であれば、第２の画像更新動作モードである画像更新ステップＳ１０５が選択され、画像更新ステップＳ１０５の画像信号入力期間ＳＴ２１に移行する。

モード判定ステップＳ１０３での判定結果に基づくモード切替に係る構成は、特に限定されず種々の構成を採用することができる。例えば、画像更新ステップＳ１０４と画像更新ステップＳ１０５のそれぞれで実行される駆動シーケンスをそれぞれＥＥＰＲＯＭ１６２に記憶しておき、モード判定結果に基づいて選択された駆動シーケンスを制御回路１６１に読み出し、制御回路１６１の動作モードを切り替える。これにより、モードごとに異なる画像表示動作（駆動回路に出力する制御信号）を行うことができる。

なお、本実施形態では、制御回路１６１において画素データ「０」（黒）の割合が５０％であるか５０％未満であるかを判定し、動作モードの選択基準とする場合について説明したが、パラメータＲの判定方法はこれに限定されるものではない。
本発明において、第１及び第２の画像更新動作モードの選択基準は、画像データＤを構成する画素データのうち、データ数が最多である階調が、メモリ初期化ステップＳ１０１においてラッチ回路７０に書き込まれる画像信号の階調（初期階調）に一致するか否かにある。
そして本実施形態では、画像データＤが白黒二値（「０」「１」）であるから、初期階調に対応する画素データ「０」の割合が５０％以上であれば、データ数が最多となる階調は画素データ「０」となり、第１の画像更新動作モードが選択される。また、画素データ「０」の割合が５０％未満であれば、画素データ「１」が最多となり、第２の画像更新動作モードが選択される。

画像データＤが３階調以上の画素データを含む場合には、上記の規定に則って、画像データＤ中でデータ数が最多となる階調と、ラッチ回路７０との初期階調との比較を行って動作モードを選択する。
また、パラメータＲとしては、画像データＤに占める画素データ「１」（白）の割合や、画像データＤ中の画素データ「１」「０」それぞれの割合を出力することも可能である。これらの場合には、パラメータＲの形態に合わせて評価アルゴリズムを変更すればよい。

次に、画像更新ステップＳ１０４、Ｓ１０５では、表示部５に対する画像表示動作が行われる。すなわち、モード判定ステップＳ１０３において選択された画像更新動作モード（駆動シーケンス）にしたがって走査線駆動回路６１、データ線駆動回路６２及び共通電源変調回路６４が駆動され、表示部５に画像が表示される。

以下、画像更新ステップＳ１０４、Ｓ１０５について、表１及び図７から図１１を参照しつつ詳細に説明する。表１には、画像表示ステップＳ１０４、Ｓ１０５の駆動シーケンス中の各期間におけるデータ線６８の電位Ｄａ、Ｄｂ、及び第１及び第２の制御線９１，９２の電位Ｓ１、Ｓ２の状態が示されている。

画像更新ステップＳ１０４は、電気泳動表示装置１００における第１の画像更新動作モードであり、図７及び表１に示すように、画素４０のラッチ回路７０に画像信号を入力する画像信号入力期間ＳＴ１１と、第１及び第２の制御線９１，９２の電位Ｓ１、Ｓ２を画素電極３５に印加することで表示部５に画像を表示する画像表示期間ＳＴ１２とを有する。
一方、画像更新ステップＳ１０５は、電気泳動表示装置１００における第２の画像更新動作モードである。画像更新ステップＳ１０５は、画像信号入力期間ＳＴ２１と、画像表示期間ＳＴ２２とを有する。

［第１の画像更新動作モード（ステップＳ１０４）］
図８には、第１の画像更新動作モードである画像更新ステップＳ１０４におけるタイミングチャートが示されている。図１１は、図９に示した画素４０Ａ、４０Ｂの画像表示期間ＳＴ１２における電位状態を示す図である。

表１及び図８、１１に示すように、画像更新ステップＳ１０４の画像信号入力期間ＳＴ１１では、各画素４０のラッチ回路７０に画像信号が入力される。すなわち、走査線６６に選択信号であるハイレベル（Ｈ）のパルスが入力され、かかる走査線６６に接続された駆動用ＴＦＴ４１がオン状態とされる。これにより、データ線６８とラッチ回路７０とが接続され、ラッチ回路７０に画像信号が入力される。

詳しくは、黒表示される画素４０Ａでは、駆動用ＴＦＴ４１ａを介してデータ線６８ａからラッチ回路７０ａにローレベル（Ｌ）の画像信号が入力され、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位がローレベル（Ｌ）、データ出力端子Ｎ２ａの電位がハイレベル（Ｈ）となる。
一方、白表示される画素４０Ｂでは、駆動用ＴＦＴ４１ｂを介してデータ線６８ｂからラッチ回路７０ｂにハイレベル（Ｈ）の画像信号が入力され、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位がハイレベル（Ｈ）、データ出力端子Ｎ２ｂの電位がローレベル（Ｌ）となる。
なお、画像信号入力期間ＳＴ１１において、第１の制御線９１、第２の制御線９２、及び共通電極３７は、ハイインピーダンス状態を維持している。

画素４０Ａ、４０Ｂにそれぞれ画像信号が入力されたならば、画像表示期間ＳＴ１２に移行する。画像表示期間ＳＴ１２は、黒色画像表示期間ＳＴ１２１と、白色画像表示期間ＳＴ１２２とを含む。
画像表示期間ＳＴ１２では、まず、高電位電源線５０の電位Ｖｄｄが、画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）から画像表示用のハイレベル電位ＶＨ（例えば１５Ｖ）に引き上げられる。低電位電源線５７の電位Ｖｓｓはローレベル電位ＶＬ（例えば０Ｖ）とされる。

そして、黒色画像表示期間ＳＴ１２１において、第１の制御線９１に画像表示用のハイレベル電位ＶＨが供給される一方、第２の制御線９２は電気的に切断されたハイインピーダンス状態とされる。共通電極３７には、ハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形状のパルスが入力される。

このとき、図１１（ａ）に示すように、画素４０Ａのラッチ回路７０のデータ出力端子Ｎ２ａの電位はハイレベル（Ｈ）であるから、スイッチ回路８０ａの第１のトランスミッションゲートＴＧ１ａがオン状態となる。これにより、第１の制御線９１と画素電極３５ａとが電気的に接続され、画素電極３５ａにハイレベル電位ＶＨ（Ｓ１）が入力される。
そして、矩形状のパルスが入力された共通電極３７がローレベル電位ＶＬである期間に、画素電極３５ａと共通電極３７との電位差により電気泳動素子３２が駆動される。すなわち、図５（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａが黒表示される。

一方、画素４０Ｂでは、ラッチ回路７０のデータ出力端子Ｎ２ｂの電位はローレベル（Ｌ）であるから、スイッチ回路８０ｂの第２のトランスミッションゲートＴＧ２ｂがオン状態となる。これにより、第２の制御線９２と画素電極３５ｂとが電気的に接続され、画素電極３５ｂがハイインピーダンス状態（Ｓ２）となる。したがって、画素４０Ｂでは表示は変化せず、黒表示のままである。

次に、白色画像表示期間ＳＴ１２２に移行すると、図８及び図１１（ｂ）に示すように、第２の制御線９２にローレベルの電位ＶＬが供給され、第１の制御線９１はハイインピーダンス状態とされる。ローレベル（Ｌ）の画像信号が入力された画素４０Ａでは、画素電極３５ａがハイインピーダンス状態となり、黒色画像表示期間ＳＴ１２１においてなされた黒表示が維持される。

一方、ハイレベル（Ｈ）の画像信号が入力された画素４０Ｂでは、画素電極３５ｂにローレベル電位ＶＬが入力される。そして、共通電極３７がハイレベル電位ＶＨである期間に画素電極３５ｂと共通電極３７との間の電位差によって電気泳動素子３２が駆動される。すなわち、図５（ｂ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ａ側に引き寄せられて、画素４０Ｂが白表示される。

以上の黒色画像表示期間ＳＴ１２１及び白色画像表示期間ＳＴ１２２における一連の動作により、画像データＤに基づく画像を表示部５に表示させることができる。
画像表示動作が終了したならば、図８に示すように、画像保持期間ＳＴ１３に移行する。画像保持期間ＳＴ１３では、画素４０に接続されている各配線がいずれもハイインピーダンス状態とされる。これにより、画素電極３５ａ、３５ｂ及び共通電極３７もハイインピーダンス状態となり、電気泳動素子３２が電気的に孤立した状態となる。したがって、電力を消費することなく画像を保持することができる。

［第２の画像更新動作モード（ステップＳ１０５）］
図１２は、第２の画像更新動作モードである画像更新ステップＳ１０５を含むタイミングチャートである。図１３は、図１２に示す黒色画像表示期間ＳＴ２２１と白色画像表示期間ＳＴ２２２とにおける隣接する２つの画素４０Ａ、４０Ｂの電位関係を示す図である。
なお、以下の説明では、第１の画像更新動作モードと共通する構成や動作については適宜省略しつつ説明する。

表１及び図１２、１３に示すように、画像更新ステップＳ１０５は、画像信号入力期間ＳＴ２１と、画像表示期間ＳＴ２２とを含む。
画像信号入力期間ＳＴ２１では、画素４０Ａ、４０Ｂのラッチ回路７０ａ、７０ｂにそれぞれ画像信号が入力される。第２の画像更新動作モードでは、表１及び図１３に示すように、黒表示される画素４０Ａのラッチ回路７０ａにハイレベルの（Ｈ）画像信号が入力され、白表示される画素４０Ｂのラッチ回路７０ｂにローレベル（Ｌ）の画像信号が入力される。すなわち、電位レベル（階調）を反転させた画像信号がラッチ回路７０に対して入力される。

このような電位レベルの入れ替えは、例えば、図６に示した制御回路１６１において、画像データＤの階調を反転させた反転画像データＤ’を生成し、かかる反転画像データＤ’を表示部５に対して送信する構成により実現することができる。あるいは、フレームメモリ１６５に画像データを展開するメモリ制御回路１６６に、画像データの階調を反転させる機能を実装し、制御回路１６１からの制御信号によりメモリ制御回路１６６の動作を切り替える構成としてもよい。

次に、画像表示期間ＳＴ２２は、図１２に示すように、黒色画像表示期間ＳＴ２２１と、白色画像表示期間ＳＴ２２２とを含む。
画像表示期間ＳＴ２２では、まず、第１の画像更新動作モードと同様に、高電位電源線５０の電位Ｖｄｄが画像表示用のハイレベル電位ＶＨに引き上げられ、低電位電源線４９の電位Ｖｓｓが画像表示用のローレベル電位ＶＬとされる。また、第１の制御線９１、第２の制御線９２、及び共通電極３７が、対応する駆動回路において電気的に接続され、信号入力可能な状態とされる。

そして、黒色画像表示期間ＳＴ２２１において、表１及び図１３（ａ）に示すように、第１の制御線９１がハイインピーダンス状態とされる一方、第２の制御線９２にハイレベル電位ＶＨが入力される。共通電極３７には、ハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形状のパルスが入力される。すなわち、第２の画像更新動作モードでは、第１の画像更新動作モードに対して第１及び第２の制御線９１，９２の電位関係を反転させている。これにより、画像信号入力期間ＳＴ２２１において変更した画素データの階調値と画像信号の電位レベルとの対応関係に関わらず、以下のように画素データの階調値に応じた表示を得ることができる。

図１３（ａ）に示すように、黒色画像表示期間ＳＴ２２１において、画素４０Ａのラッチ回路７０ａはハイレベル（Ｈ）の画像信号を保持しており、データ出力端子Ｎ２ａの電位はローレベル（Ｌ）である。したがって、スイッチ回路８０ａの第２のトランスミッションゲートＴＧ２ａがオン状態となり、第２の制御線９２と画素電極３５ａとが電気的に接続される。これにより、画素電極３５ａにハイレベル電位ＶＨ（Ｓ２）が入力される。よって、共通電極３７がローレベル電位ＶＬである期間に電気泳動素子３２が駆動されて画素４０Ａが黒表示される。

一方、画素４０Ｂのラッチ回路７０ｂはローレベル（Ｌ）の画像信号を保持しているので、第１のトランスミッションゲートＴＧ１ｂがオン状態となって第１の制御線９１と画素電極３５ｂとが電気的に接続される。したがって、画素電極３５ｂはハイインピーダンス状態となり、画素４０Ｂは初期の黒表示のままである。

次に、白色画像表示期間ＳＴ２２２に移行すると、第１の制御線９１にローレベル電位ＶＬが入力される一方、第２の制御線９２はハイインピーダンス状態とされる。共通電極３７にはハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形状のパルスが入力される。
このとき、画素４０Ａでは、第２の制御線９２と画素電極３５ａとが電気的に接続されているので、画素電極３５ａはハイインピーダンス状態となる。したがって、画素４０Ａの黒表示が維持される。
一方、画素４０Ｂでは、第１の制御線９１と画素電極３５ｂとが電気的に接続されているので、画素電極３５ｂにローレベル電位ＶＬ（Ｓ１）が入力される。そして、共通電極３７がハイレベル電位ＶＨである期間に電気泳動素子３２が駆動されて画素４０Ｂが白表示される。

白色画像表示期間ＳＴ２２２の後は、第１の画像更新動作モードと同様に、各配線がハイインピーダンス状態となる画像保持期間ＳＴ１３に移行し、電力を消費することなく表示部５の画像を保持する。

以上に説明した本実施形態の駆動方法によれば、表示部５の表示画像を更新する際のラッチ回路７０の電力消費を抑えることができる。

まず、本実施形態の場合、メモリ初期化ステップＳ１０１において、すべてのラッチ回路７０に対して画素データ「０」に対応するローレベル（Ｌ）の画像信号が入力される。
そして、表示部５に表示させる画像データＤにおける画素データ「０」の割合が５０％以上である場合には、第１の画像更新動作モードである画像更新ステップＳ１０４が選択される。画像更新ステップＳ１０４の画像信号入力期間ＳＴ１１では、画素データ「０」（ローレベル）を保持したラッチ回路７０に対して、画像データＤに対応するハイレベル又はローレベルの画像信号が書き込まれる。
ここで、画像データＤはその５０％以上が画素データ「０」である。したがって、画像信号入力期間ＳＴ１１では、表示部５の５０％以上のラッチ回路７０にはローレベルの画像信号が入力されることとなり、記憶内容（保持電位）が更新されない。保持電位が更新されないラッチ回路７０では、転送インバータ７０ｔ及び帰還インバータ７０ｆに貫通電流が流れないので、電力を消費しない。
よって、本実施形態の駆動方法では、画像信号入力期間ＳＴ１１において電力を消費するラッチ回路７０の数は、常に全体の半分以下となるので、表示部５の消費電力を低減することができる。

一方、画像データＤにおける画素データ「０」の割合が５０％未満である場合には、第２の画像更新動作モードである画像更新ステップＳ１０５が選択される。この場合にも、画像更新ステップＳ１０５の画像信号入力期間ＳＴ２２１において、画素データ「０」（ローレベル）を保持したラッチ回路７０に対して、画像データＤに対応するハイレベル又はローレベルの画像信号が入力される。

ただしこのとき、第２の画像更新動作モードでは、表１に示したように、画素データ「０」（黒）に対応する画像信号をハイレベル（Ｈ）、画素データ「１」（白）に対応する画像信号をローレベル（Ｌ）としてラッチ回路７０に入力する。
そうすると、画像データＤはその５０％以上が画素データ「１」（白）であるから、半数以上のラッチ回路７０に対してローレベルの画像信号が入力されることとなる。したがって、第２の画像更新動作モードにおいても、電力を消費するラッチ回路７０は常に全体の半数以下となるので、表示部５の消費電力を低減することができる。

このように、本実施形態の電気泳動表示装置１００では、どのような画像データＤが入力された場合であっても、保持電位が更新されるラッチ回路７０を常に全体の半数以下に抑えることができ、ラッチ回路７０の消費電力を低減することができる。

また本実施形態では、画像表示期間ＳＴ１２、ＳＴ２２において、黒色画像表示期間と白色画像表示期間とを設け、それぞれの期間において黒表示動作と白表示動作とを行っている。これにより、隣接画素間でのリーク電流の発生を抑えることができる。
例えば、図９に示す隣接する２つの画素４０Ａ、４０Ｂにおいて、画素電極３５ａ、３５ｂがそれぞれハイレベル電位ＶＨ、ローレベル電位ＶＬであった場合、画素電極３５ａ、３５ｂ間に横方向の電界が形成される。そして、画素電極３５ａ、３５ｂと電気泳動素子３２とを接着している接着剤層３３に含まれる水分の影響で、画素電極３５ａ、３５ｂ間にリーク電流が流れる。

これに対して本実施形態では、図１１及び図１３に示すように、黒色画像表示期間ＳＴ１２１、２２１、及び白色画像表示期間ＳＴ１２２、２２２において、画素電極３５ａ、３５ｂの一方が必ずハイインピーダンス状態となっている。したがって、ハイインピーダンス状態とされた画素電極によってリーク経路が遮断されるため、リーク電流が生じることはない。

また本実施形態に係る駆動方法では、画像表示期間ＳＴ１２、ＳＴ２２において、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形状のパルスを複数周期分入力している。このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。コモン振り駆動の定義としては、画像表示期間ＳＴ１２、ＳＴ２２において、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。

このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位をハイレベル電位ＶＨとローレベル電位ＶＬの二値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極３５のスイッチング素子としてＴＦＴを用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子３２の仕様及び特性に応じて適宜定めることが好ましい。

なお、画素間のリーク電流は発生しやすくなるが、画像表示期間ＳＴ１２、ＳＴ２２を、黒色画像表示期間と白色画像表示期間に分割せずに画像表示を行うこともできる。
この場合、下記の表２に示すように、第１の画像更新動作モードの画像表示期間ＳＴ１２において、第１の制御線９１にハイレベル電位ＶＨを入力し、第２の制御線９２にローレベル電位ＶＬを入力する。
そうすると、画素電極３５ａはハイレベル電位ＶＨ、画素電極３５ｂはローレベル電位ＶＬとなるので、共通電極３７がローレベル電位ＶＬである期間に画素４０Ａの電気泳動素子３２が駆動されて画素４０Ａが黒表示され、共通電極３７はハイレベル電位ＶＨである期間に画素４０Ｂの電気泳動素子３２が駆動されて画素４０Ｂが白表示される。
また、第２の画像更新動作モードでは、画像表示期間ＳＴ２２において、第１の制御線９１にローレベル電位ＶＬを入力し、第２の制御線９２にハイレベル電位ＶＨを入力することで、同様に画素４０Ａ、４０Ｂを表示させることができる。
この駆動方法によれば、黒色画像と白色画像とを同時に書き込むことが可能であるため、前述の実施形態における駆動方法に比べて、画像の書き換えを早く、高速に行なうことができる。

あるいはまた、画像表示期間ＳＴ１２、ＳＴ２２において、コモン振り駆動を行わない駆動方法とすることもできる。この場合には、黒色画像表示期間ＳＴ１２１、Ｓ２２１において共通電極３７をローレベル電位ＶＬに保持し、白色画像表示期間ＳＴ１２２、ＳＴ２２２において共通電極３７をハイレベル電位ＶＨに保持する。これにより、画素４０Ａ、画素４０Ｂがそれぞれ黒表示、白表示されるので、上記実施形態と同様に表示部５に画像を表示することができる。

また、上記実施形態では、メモリ初期化ステップＳ１０１において、コントローラ６３からデータ線駆動回路６２に対してメモリ初期化用データに対応する画像信号を出力することとして説明した。かかる駆動方法によれば、データ線駆動回路６２や画素４０の構成を変更する必要がないため、コストや製造性の点で有利である。しかし、ラッチ回路７０を簡便に初期化できる構成としては、かかる構成に限定されるものではない。

以下、ラッチ回路７０を簡便に初期化できるメモリ初期化手段について図１，２，６および７を参照しつつ説明する。

メモリ初期化手段の第１の構成としては、データ線駆動回路６２にメモリ初期化機能を実装し、かかる機能をイネーブル端子への信号入力により有効にする構成を挙げることができる。この場合のメモリ初期化機能としては、例えば、データ線駆動回路６２に接続されたすべてのデータ線６８を選択し、これらのデータ線６８に対して同一電位（例えばローレベル（Ｌ））の信号を入力する機能である。イネーブル端子は、制御回路１６１からのイネーブル信号ＥＮの入力により上記のメモリ初期化機能を有効にするための端子である。

この場合には、コントローラ６３によるメモリ初期化動作は、制御回路１６１からの制御信号により走査線駆動回路６１とデータ線駆動回路６２とを動作させることにより行われる。データ線駆動回路６２には、制御回路１６１からイネーブル信号ＥＮが入力される。これにより、走査線駆動回路６１により選択された走査線６６に属する画素４０のラッチ回路７０に対して一斉に、予め設定されたメモリ初期化用の画像信号が入力され、メモリ初期化ステップＳ１０１を実行することができる。

以上の第１の構成によれば、制御回路１６１におけるメモリ初期化用データの生成や転送が不要であるため、制御回路１６１の回路規模が大きくなるのを回避できる。また、メモリ初期化にフレームメモリ１６５を使用しないため、メモリ初期化ステップＳ１０１中に、画像解析ステップＳ１０２や、画像データＤのフレームメモリ１６５への展開を実行することが可能になる。よって、電気泳動表示装置１００を効率的に動作させることができる。

次に、メモリ初期化手段の第２〜第４の構成として、各々の画素４０にメモリ初期化のための半導体素子を設けた構成について説明する。図１４から図１６は、第２〜第４の構成のメモリ初期化手段を備えた画素回路を示す図である。

まず、図１４に示す第２の構成に係る画素４２は、図２に示した画素４０に、Ｎ−ＭＯＳトランジスタであるリセットトランジスタ７５を追加した構成である。リセットトランジスタ７５のドレイン端子は、ラッチ回路７０のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、ソース端子は高電位電源線５０に接続されている。また、リセットトランジスタ７５のゲート端子には、リセット信号線６９が接続されている。リセット信号線６９は複数の画素４２で共通の配線であり、本実施形態の場合には共通電源変調回路６４に接続されている。

上記構成の画素４２では、リセット信号線６９を介してリセットトランジスタ７５にリセット信号ＲＳＴを入力することで、ラッチ回路７０の初期化を行うことができる。詳しくは、リセット信号線６９を介してリセットトランジスタ７５に、ハイレベル（Ｈ；例えば７Ｖ）のリセット信号ＲＳＴを入力すると、リセットトランジスタ７５がオン状態となって高電位電源線５０とラッチ回路７０のデータ入力端子Ｎ１とが電気的に接続される。これにより、データ入力端子Ｎ１に高電位電源線５０の電位Ｖｄｄ（ハイレベル電位ＶＭ）が入力され、ラッチ回路７０はハイレベル電位ＶＭを保持した状態となる。

このように、第２の構成に係る画素４２を備えていれば、共通の配線であるリセット信号線６９にリセット信号ＲＳＴを入力するのみで簡便にラッチ回路７０を初期化することができる。また、メモリ初期化ステップＳ１０１において走査線駆動回路６１及びデータ線駆動回路６２を動作させる必要がないので、消費電力の点でも有利な構成である。

なお、Ｎ−ＭＯＳのリセットトランジスタ７５を備えた画素４２では、ラッチ回路７０がハイレベル電位を保持した状態（すなわち画素データ「１」に対応する画像信号が書き込まれた状態）に初期化されるため、メモリ初期化ステップＳ１０１以降の各ステップＳ１０２〜Ｓ１０５を上記のラッチ回路７０の電位状態と整合するように変更することが必要である。

例えば、本構成の画素４２を備えた電気泳動表示装置では、モード判定ステップＳ１０３において、画素データ「１」（白）の割合を判定するように変更する。すなわち、画像データＤにおける画素データ「１」（白）の割合が５０％以上である場合に、画像更新ステップＳ１０４（第１の画像更新動作モード）を選択し、画素データ「１」の割合が５０％未満である場合には、画像更新ステップＳ１０５（第２の画像更新動作モード）を選択するように変更する。このような駆動方法とすることで、先の実施形態と同様に、画像信号入力期間ＳＴ１１、ＳＴ２１において電力を消費するラッチ回路７０を全体の半数以下とすることができ、消費電力を低減することができる。

次に、図１５に示す第３の構成に係る画素４３は、図２に示した画素４０に、Ｐ−ＭＯＳトランジスタであるリセットトランジスタ７６を追加した構成である。
リセットトランジスタ７６のドレイン端子は、ラッチ回路７０のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、ソース端子は低電位電源線４９に接続されている。また、リセットトランジスタ７６のゲート端子には、リセット信号線６９が接続されている。リセット信号線６９は複数の画素４３で共通の配線であり、共通電源変調回路６４に接続されている。

上記構成の画素４３においても、リセット信号線６９を介してリセットトランジスタ７６にリセット信号ＲＳＴを入力することで、ラッチ回路７０の初期化を行うことができる。詳しくは、リセット信号線６９を介してリセットトランジスタ７６に、ローレベル（Ｌ；例えば０Ｖ）のリセット信号ＲＳＴを入力すると、リセットトランジスタ７６がオン状態となって低電位電源線４９とラッチ回路７０のデータ入力端子Ｎ１とが電気的に接続される。これにより、データ入力端子Ｎ１に低電位電源線４９の電位Ｖｓｓ（ローレベル電位ＶＬ）が入力され、ラッチ回路７０はローレベル電位ＶＬを保持した状態となる。

このように、第３の構成に係る画素４３を備えていれば、共通の配線であるリセット信号線６９にリセット信号ＲＳＴを入力するのみで簡便にラッチ回路７０を初期化することができる。また、メモリ初期化ステップＳ１０１において走査線駆動回路６１及びデータ線駆動回路６２を動作させる必要がないので、消費電力の点でも有利な構成である。

次に、図１６に示す第４の構成に係る画素４４は、図１４及び図１５に示した画素４２、４３のリセットトランジスタ７５、７６を兼ね備えた構成である。
Ｎ−ＭＯＳトランジスタである第１のリセットトランジスタ７５のドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続され、ソース端子は高電位電源線５０に接続され、ゲート端子は第１のリセット信号線６９ａに接続されている。
Ｐ−ＭＯＳトランジスタである第２のリセットトランジスタ７６のドレイン端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続され、ソース端子は低電位電源線４９に接続され、ゲート端子は第２のリセット信号線６９ｂに接続されている。
第１及び第２のリセット信号線６９ａ、６９ｂは、いずれも複数の画素４４で共通の配線であり、共通電源変調回路６４に接続されている。

上記構成の画素４４では、第１のリセット信号線６９ａを介して第１のリセットトランジスタ７５にハイレベルのリセット信号ＲＳＴを入力することで、ラッチ回路７０のデータ入力端子Ｎ１と高電位電源線５０を接続し、ラッチ回路７０をハイレベル電位を保持した状態に初期化することができる。また、第２のリセット信号線６９ｂを介して第２のリセットトランジスタ７６にローレベルのリセット信号ＲＳＴｂを入力することで、ラッチ回路７０のデータ入力端子Ｎ１と低電位電源線４９を接続し、ラッチ回路７０をローレベル電位を保持した状態に初期化することができる。

このように、第４の構成に係る画素４４を備えていれば、共通の配線である第１のリセット信号線６９ａ又は第２のリセット信号線６９ｂに、リセット信号ＲＳＴ又はＲＳＴｂを入力するのみで簡便にラッチ回路７０を初期化することができる。本構成においても、メモリ初期化ステップＳ１０１において走査線駆動回路６１及びデータ線駆動回路６２を動作させる必要がないので、消費電力の点で有利である。

［電子機器］
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１７は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。

図１８は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。

図１９は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置１００が採用されているので、省電力性に優れた表示部を備える電子機器となっている。
なお、図１７から図１９に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。

実施形態に係る電気泳動表示装置の概略構成図。 図１に示す画素の回路構成図。 実施形態に係る電気泳動表示装置の部分断面図。 マイクロカプセルの模式断面図。 電気泳動素子の動作説明図。 実施形態に係る電気泳動表示装置のブロック図。 実施形態に係る駆動方法を示すフローチャート。 実施形態に係る駆動方法におけるタイミングチャート。 メモリ初期化ステップにおける画素の電位状態を示す図。 画像データの構成を例示する図。 画像表示期間における画素の電位状態を示す図。 実施形態に係る駆動方法におけるタイミングチャート。 画像表示期間における画素の電位状態を示す図。 メモリ初期化手段を備えた画素の回路構成を示す図。 メモリ初期化手段を備えた画素の回路構成を示す図。 メモリ初期化手段を備えた画素の回路構成を示す図。 電子機器の一例である腕時計を示す図。 電子機器の一例である電子ペーパーを示す図。 電子機器の一例である電子ノートを示す図。

符号の説明

１００ 電気泳動表示装置、５ 表示部、３２ 電気泳動素子、３５，３５ａ，３５ｂ 画素電極、３７ 共通電極、４０，４０Ａ，４０Ｂ，４２，４３，４４ 画素、４１ 駆動用ＴＦＴ（画素スイッチング素子）、４９ 低電位電源線、５０ 高電位電源線、６２ データ線駆動回路、６３ コントローラ（制御部）、６９，６９ａ，６９ｂ リセット信号線、７０，７０ａ，７０ｂ ラッチ回路（メモリ回路）、７５，７６ リセットトランジスタ、８０，８０ａ，８０ｂ スイッチ回路、９１ 第１の制御線、９２ 第２の制御線、１６１ 制御回路、１６２ ＥＥＰＲＯＭ（記憶部）、１６３ 電圧生成回路、１６４ データバッファ、１６５ フレームメモリ、１６６ メモリ制御回路、１６７ 画像解析回路（画像解析部）、Ｄ 画像データ

Claims (11)

1. 一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路と、前記画素電極と前記メモリ回路との間に接続されたスイッチ回路とを備え、前記スイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置の駆動方法であって、
   前記表示部の表示画像を更新するステップが、すべての前記メモリ回路に対して第１の階調に対応する画像信号を入力するメモリ初期化ステップと、前記表示部に表示させる画像データを構成する画素データの階調ごとの割合を取得する画像解析ステップと、前記階調ごとの割合に基づいて画像更新動作モードを判定するモード判定ステップと、前記モード判定ステップの判定結果に基づいて第１又は第２の画像更新動作モードを選択し、当該画像更新動作モードにより前記表示部の画像を更新する画像更新ステップと、を有しており、
   前記第２の画像更新動作モードは、前記階調ごとの割合において前記画素データの数が最多である階調が前記第１の階調とは異なる第２の階調である場合に選択され、前記第１の画像更新動作モードにおいて前記メモリ回路に入力される第１の階調に対応する画像信号と第２の階調に対応する画像信号とを入れ替えて前記メモリ回路に入力するとともに、前記第１及び第２の制御線の電位関係を前記第１の画像更新動作モードとは反対の電位関係とする動作モードであることを特徴とする電気泳動表示装置の駆動方法。
2. 前記画像データが、前記第１及び第２の階調の前記画素データのみで構成されており、
   前記第１の階調の前記画素データの割合が５０％未満である場合に、前記第２の画像更新動作モードを選択することを特徴とする請求項１に記載の電気泳動表示装置の駆動方法。
3. 前記メモリ初期化ステップにおいて、
   前記画素スイッチング素子に接続されたすべてのデータ線に対して同一電位の画像信号を供給することで、すべての前記メモリ回路に同一電位の画像信号を入力することを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
4. 一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路と、前記画素電極と前記メモリ回路との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置であって、
   前記画素を駆動制御する制御部が、前記表示部に表示する画像データを構成する画素データの階調ごとの割合を取得する画像解析部を備えるとともに、前記画像解析部で取得された前記階調ごとの割合に基づいて切替可能の第１及び第２の画像更新動作モードを備えており、
   前記第２の画像更新動作モードは、前記第１の画像更新動作モードにおいて前記メモリ回路に入力される第１の階調に対応する画像信号と第２の階調に対応する画像信号とを入れ替えて前記メモリ回路に入力するとともに、前記第１及び第２の制御線の電位関係を前記第１の画像更新動作モードとは反対の電位関係とする動作モードであることを特徴とする電気泳動表示装置。
5. 前記画像データが前記第１及び第２の階調の前記画素データのみで構成されており、
   前記制御部は、前記第１の階調の前記画素データの割合が５０％未満である場合に、前記第２の画像更新動作モードを選択することを特徴とする請求項４に記載の電気泳動表示装置。
6. データ線を介して前記画素スイッチング素子に接続されたデータ線駆動回路を備えており、
   前記データ線駆動回路が、すべての前記データ線に対して同一電位の画像信号を供給する機能を備えるとともに、前記機能を有効にするイネーブル端子を有することを特徴とする請求項４又は５に記載の電気泳動表示装置。
7. 前記画素スイッチング素子と前記メモリ回路との間にドレイン端子を接続され、ソース端子を電源線に接続され、ゲート端子をリセット信号線に接続されたリセットトランジスタが設けられていることを特徴とする請求項４又は５に記載の電気泳動表示装置。
8. 前記リセットトランジスタがＮ−ＭＯＳトランジスタであり、前記電源線が前記メモリ回路と共通の低電位電源線であることを特徴とする請求項７に記載の電気泳動表示装置。
9. 前記リセットトランジスタがＰ−ＭＯＳトランジスタであり、前記電源線が前記メモリ回路と共通の高電位電源線であることを特徴とする請求項７に記載の電気泳動表示装置。
10. Ｎ−ＭＯＳトランジスタからなる第１のリセットトランジスタと、前記第１のリセットトランジスタのゲート端子に接続された第１のリセット信号線と、
    Ｐ−ＭＯＳトランジスタからなる第２のリセットトランジスタと、前記第２のリセットトランジスタのゲート端子に接続された第２のリセット信号線と、
    を有することを特徴とする請求項７に記載の電気泳動表示装置。
11. 請求項４から１０のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。

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