JP2009171443A - Digital pll circuit - Google Patents

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JP2009171443A JP2008009573A JP2008009573A JP2009171443A JP 2009171443 A JP2009171443 A JP 2009171443A JP 2008009573 A JP2008009573 A JP 2008009573A JP 2008009573 A JP2008009573 A JP 2008009573A JP 2009171443 A JP2009171443 A JP 2009171443A
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真一 矢持
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital PLL circuit which improves synchronization maintaining precision in the event of a synchronizing signal loss and has a simple circuit structure. <P>SOLUTION: The digital PLL circuit comprises: a learning value memory circuit for storing a time series average value of the number of internal clocks contained between two clear pulses when a synchronizing signal is input, as a learning value; a coincidence detection circuit for generating a coincidence detection pulse when a counted value of a PLL clock counter coincides with an integral number component of the learning value; a flip-flop for generating a delay pulse by delaying the coincidence detection pulse for one cycle of the internal clock; a false synchronous pulse selection circuit for selecting either the coincidence detection pulse or the delay pulse according to a decimal correction signal and outputting it as a false synchronous pulse; and a decimal correction operation circuit for outputting a decimal correction signal which selects pulses so that a ratio of the number of delay pulses to the number of false synchronous pulses in a correction zone approximates to the decimal component of the learning value. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、同期信号に同期させたクロックを内部クロックから生成するデジタルＰＬＬ回路に関するものである。   The present invention relates to a digital PLL circuit that generates a clock synchronized with a synchronization signal from an internal clock.

従来の同期クロック生成方法は、生成後のクロック周波数に比べ十分に高い周波数の内部クロックによって動作するカウンタを同期信号の入力によってクリアし、そこから再度カウントを行って、次の同期信号の入力でまたカウンタをクリアするという動作を繰り返しており、生成するクロックはそのカウンタ値のある決められた値でＨｉｇｈ／Ｌｏｗをトグル出力させるように構成されている。
ここで、何らかの原因で同期信号が入力されてこなかった場合に備え、過去の同期信号入力によるカウンタクリア時のカウント値（以降クリア値と表記）の平均を学習値として保持しておき、同期信号の消失時にはその学習値でカウンタをクリアし、クロックの同期を確保しようとしている（例えば、特許文献１参照）。 The conventional synchronous clock generation method clears a counter that operates with an internal clock having a frequency sufficiently higher than the generated clock frequency by inputting the synchronization signal, performs counting again from that, and inputs the next synchronization signal. Further, the operation of clearing the counter is repeated, and the generated clock is configured to toggle High / Low at a predetermined value of the counter value.
Here, in preparation for the case where the synchronization signal is not input for some reason, the average of the count values (hereinafter referred to as the clear value) at the time of counter clearing by the past synchronization signal input is held as a learning value, and the synchronization signal At the time of disappearance, the counter is cleared with the learning value to ensure clock synchronization (see, for example, Patent Document 1).

特開２００５−２４４６４８号公報JP 2005-244648 A

学習値が過去のクリア値の平均である場合、どうしても小数成分が生じるが、クリア値は内部クロック単位でしか調整できないため、学習値の整数成分しかクリア値に反映させることが出来ず、やがて同期を外れてしまう。同期維持精度を向上させるためには内部ク
ロックの周波数を高くする必要があった。 If the learning value is the average of past clear values, a fractional component is inevitably generated, but since the clear value can only be adjusted in units of internal clocks, only the integer component of the learning value can be reflected in the clear value and will eventually be synchronized. Will come off. In order to improve the synchronization maintaining accuracy, it is necessary to increase the frequency of the internal clock.

この発明の目的は、同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a digital PLL circuit having a simple circuit configuration while improving the synchronization maintenance accuracy when a synchronization signal is lost.

この発明に係るデジタルＰＬＬ回路は、外部から入力される同期信号に同期したクリアパルスにより内部クロックのカウントがクリアされるＰＬＬクロックカウンタおよび前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数によりＰＬＬクロックをトグルするＰＬＬクロック生成回路を有するデジタルＰＬＬ回路において、同期信号の入力があるときに前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、上記ＰＬＬクロックカウンタのカウント値が上記学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、上記一致検出パルスを上記内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、上記一致検出パルスまたは上記遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、上記同期信号の入力が消失した場合に上記擬似同期パルスをカウントする擬似同期パルスカウンタと、補正区間において上記遅延パルスの数が上記擬似同期パルスの数に対する割合が上記学習値の小数成分に近似するよう選択する上記小数補正信号を出力する小数補正演算回路と、を有し、上記ＰＬＬクロックカウンタは、上記同期信号の入力が消失した場合に上記擬似同期パルスを上記クリアパルスとして用いる。   The digital PLL circuit according to the present invention is included between the PLL clock counter in which the count of the internal clock is cleared by the clear pulse synchronized with the synchronization signal input from the outside and the two clear pulses input before and after. In a digital PLL circuit having a PLL clock generation circuit that toggles a PLL clock according to the number of internal clocks, the internal clock included in the two clear pulses input before and after the synchronization signal is input. A learning value storage circuit that stores a time-series average value as a learning value, a coincidence detection circuit that generates a coincidence detection pulse when the count value of the PLL clock counter coincides with an integer component of the learning value, and A delay detection pulse is generated by delaying the coincidence detection pulse by one cycle of the internal clock. A flop, a pseudo-synchronization pulse selection circuit that selects either the coincidence detection pulse or the delay pulse according to the decimal correction signal and outputs it as a pseudo-synchronization pulse, and the pseudo-synchronization pulse when the input of the synchronization signal disappears A pseudo-synchronous pulse counter for counting, and a decimal correction arithmetic circuit for outputting the decimal correction signal for selecting the ratio of the number of delayed pulses to the number of the pseudo-synchronous pulses in the correction interval to approximate the decimal component of the learning value; The PLL clock counter uses the pseudo synchronization pulse as the clear pulse when the input of the synchronization signal disappears.

この発明に係るデジタルＰＬＬ回路の効果は、同期信号の入力があるときのＰＬＬクロックをトグルするＰＬＬクロックカウント値に関する学習値が記憶され、同期信号の入力が消失したときにＰＬＬクロックカウンタをクリアするタイミングを提供する擬似同期パルスは、ＰＬＬクロックカウント値が学習値の整数成分と一致したとき生成される一致検出パルスとその一致検出パルスを内部クロックの１周期分遅延した遅延パルスとを補正区間において上記一致検出パルスと上記遅延パルスとの数の割合が上記学習値の小数成分に近似するように選択されたものであるので、ＰＬＬクロックカウンタをクリアするためのクリアパルスの周期を学習値の整数成分または学習値の整数成分に１を加算した値とする割合を計算するための演算回路や、学習値の整数成分に１を加算した値の周期のクリアパルスでクリア回数をカウントするカウンタが不要となり、回路規模を小さくすることができることである。   The effect of the digital PLL circuit according to the present invention is that a learning value related to a PLL clock count value that toggles the PLL clock when a synchronization signal is input is stored, and the PLL clock counter is cleared when the synchronization signal input disappears. The pseudo synchronization pulse providing the timing includes a coincidence detection pulse generated when the PLL clock count value coincides with the integer component of the learning value and a delay pulse obtained by delaying the coincidence detection pulse by one cycle of the internal clock in a correction section. Since the ratio of the number of the coincidence detection pulse and the delay pulse is selected so as to approximate the decimal component of the learning value, the cycle of the clear pulse for clearing the PLL clock counter is an integer of the learning value. Arithmetic circuit for calculating a ratio of adding 1 to the integer component of the component or learning value , A counter for counting the clear number in clear pulse period value obtained by adding 1 to the integer component of the learning value is not required, is that it is possible to reduce the circuit scale.

図１は、この発明の実施の形態に係るデジタルＰＬＬ回路の構成図である。
この発明の実施の形態に係るデジタルＰＬＬ回路は、図１に示すように、入力される同期信号のエッジを検出して同期パルスを生成するエッジ検出回路１、同期パルスおよび擬似同期パルスが入力されるとともに入力される同期消失検知信号に従ってクリアパルスとして同期パルスまたは擬似同期パルスのいずれか一方を選択するクリアパルス選択回路２、内部クロックをカウントしてＰＬＬクロックカウント値を出力するＰＬＬクロックカウンタ３、および、前後して入力する２つのクリアパルスの間に含まれる内部クロックの数によりＰＬＬクロックをトグルするＰＬＬクロック生成回路４を有する。 FIG. 1 is a configuration diagram of a digital PLL circuit according to an embodiment of the present invention.
As shown in FIG. 1, the digital PLL circuit according to the embodiment of the present invention receives an edge detection circuit 1 that detects an edge of an input synchronization signal and generates a synchronization pulse, and receives a synchronization pulse and a pseudo synchronization pulse. And a clear pulse selection circuit 2 that selects either a synchronization pulse or a pseudo synchronization pulse as a clear pulse according to an input synchronization loss detection signal, a PLL clock counter 3 that counts an internal clock and outputs a PLL clock count value, In addition, a PLL clock generation circuit 4 that toggles the PLL clock according to the number of internal clocks included between two clear pulses input before and after is provided.

また、この発明の実施の形態に係るＰＬＬクロック回路は、クリアパルスに同期パルスが選択されているときに前後して入力する２つのクリアパルスの間に含まれる内部クロックの個数の過去に遡ったデータから得た平均値を学習値として出力する学習値記憶回路１０を有する。学習値は、整数成分と小数成分に分けられ、小数成分は、二進数で表し、小数点以下ｋビットまでを有効とする。
学習値の小数成分の１／２１桁、１／２２桁、・・・、１／２（ｋ−１）桁、１／２ｋ桁をそれぞれＲ［ｋ−１］、Ｒ［ｋ−２］、・・・、Ｒ［１］、Ｒ［０］と表す。
例えば、学習値の小数成分が０．９３７５とすると、４ビットだけ表すと、Ｒ［３］、Ｒ［２］、Ｒ［１］、Ｒ［０］が１、１、１、１となる。また、学習値の小数成分が０．６２５０とすると、Ｒ［３］、Ｒ［２］、Ｒ［１］、Ｒ［０］が１、０、１、０となる。また、学習値の小数成分が０．１８７５とすると、Ｒ［３］、Ｒ［２］、Ｒ［１］、Ｒ［０］が０、０、１、１となる。 Further, the PLL clock circuit according to the embodiment of the present invention goes back to the past of the number of internal clocks included between two clear pulses that are input before and after the synchronization pulse is selected as the clear pulse. The learning value storage circuit 10 outputs an average value obtained from the data as a learning value. The learning value is divided into an integer component and a decimal component. The decimal component is expressed by a binary number, and up to k bits after the decimal point are valid.
The decimal component of the learning value is 1/2 1 digit, 1/2 2 digit,..., 1/2 (k−1) digit, and 1/2 k digit are R [k−1] and R [k−, respectively. 2],..., R [1], R [0].
For example, if the decimal component of the learning value is 0.9375, when only 4 bits are represented, R [3], R [2], R [1], and R [0] are 1, 1, 1, 1. If the decimal component of the learning value is 0.6250, R [3], R [2], R [1], and R [0] are 1, 0, 1, 0. When the decimal component of the learning value is 0.1875, R [3], R [2], R [1], and R [0] are 0, 0, 1, 1, and so on.

また、この発明の実施の形態に係るデジタルＰＬＬ回路は、内部クロックに同期して入力される学習値の整数成分とＰＬＬクロックカウント値との一致を検出する一致検出回路５、入力される学習値の小数成分と擬似同期パルスカウント値とから小数補正の要否を示す小数補正信号を出力する小数補正演算回路６、一致検出回路５から出力される一致検出信号を内部クロックの１クロック分遅延させて遅延パルスを出力するフリップフロップ７、小数補正信号に従い擬似同期パルスとして一致検出パルスまたは遅延パルスのいずれか一方を選択する擬似同期パルス選択回路８、および、擬似同期パルスをカウントして擬似同期パルスカウント値を出力する擬似同期パルスカウンタ９を有する。   The digital PLL circuit according to the embodiment of the present invention includes a coincidence detection circuit 5 that detects a coincidence between an integer component of a learning value input in synchronization with an internal clock and a PLL clock count value, and an input learning value. The decimal correction arithmetic circuit 6 that outputs a decimal correction signal indicating whether or not decimal correction is necessary from the decimal component and the pseudo synchronization pulse count value, and the coincidence detection signal output from the coincidence detection circuit 5 are delayed by one internal clock. A flip-flop 7 that outputs a delay pulse, a pseudo-synchronization pulse selection circuit 8 that selects either a coincidence detection pulse or a delay pulse as a pseudo-synchronization pulse according to a decimal correction signal, and a pseudo-synchronization pulse by counting the pseudo-synchronization pulse. It has a pseudo-synchronous pulse counter 9 that outputs a count value.

一致検出回路５は、学習値の整数成分とＰＬＬクロックカウント値とが一致するとき一致検出パルスを生成する。生成した一致検出パルスは、そのまま擬似同期パルス選択回路８と、フリップフロップ７に入力される。
フリップフロップ７は、一致検出パルスを内部クロックの１クロック分遅延して遅延パルスを生成する。
擬似同期パルス選択回路８は、小数補正信号が”Ｌ”レベルに相当する０のとき一致検出パルスを擬似同期パルスとして出力し、小数補正信号が”Ｈ”レベルに相当する１のとき遅延パルスを擬似同期パルスとして出力する。
擬似同期パルスカウンタ９は、擬似同期パルスをカウントして擬似同期パルスカウント値を出力する。そして、擬似同期パルスカウント値は、二進数で表し、桁数を学習値の小数成分の桁数ｋと同じｋ桁とし、すべての桁が１に達したときクリアされてすべての桁が０になる。学習値の小数成分がｋビットのとき、擬似同期パルスカウント値もｋビットであり、１桁目、２桁目、・・・、（ｋ−１）桁目、ｋ桁目をＣ［０］、Ｃ［１］、・・・、Ｃ［ｋ−２］、Ｃ［ｋ−１］として表す。 The coincidence detection circuit 5 generates a coincidence detection pulse when the integer component of the learning value matches the PLL clock count value. The generated coincidence detection pulse is input to the pseudo-synchronization pulse selection circuit 8 and the flip-flop 7 as it is.
The flip-flop 7 delays the coincidence detection pulse by one internal clock to generate a delay pulse.
The pseudo sync pulse selection circuit 8 outputs a coincidence detection pulse as a pseudo sync pulse when the decimal correction signal is 0 corresponding to the “L” level, and a delay pulse when the decimal correction signal is 1 corresponding to the “H” level. Output as a pseudo sync pulse.
The pseudo sync pulse counter 9 counts the pseudo sync pulse and outputs a pseudo sync pulse count value. The pseudo sync pulse count value is represented by a binary number, and the number of digits is the same as the number k of decimal components of the learning value. When all the digits reach 1, the digits are cleared and all the digits become 0. Become. When the fractional component of the learning value is k bits, the pseudo sync pulse count value is also k bits, and the first digit, second digit,..., (K−1) digit, k digit are C [0]. , C [1],..., C [k-2], C [k-1].

図２は、この発明の実施の形態に係る小数補正演算回路の論理回路図である。
小数補正演算回路６は、図２に示すように、対象の桁を補正するタイミングを生成する補正対象タイミング生成部１１、および、小数補正の要否を演算して小数補正信号を出力する小数補正要否演算部１２を有する。
補正対象タイミング生成部１１は、擬似同期パルスカウント値が入力され、且つ、入力された擬似同期パルスカウント値から学習値の小数成分の各桁１／２ｉに対応する桁補正対象信号を出力する。（但し、ｉは学習値の小数成分の桁を表し、１からｋの整数である。） FIG. 2 is a logic circuit diagram of the decimal correction arithmetic circuit according to the embodiment of the present invention.
As shown in FIG. 2, the decimal correction calculation circuit 6 generates a correction target timing generation unit 11 that generates a timing for correcting a target digit, and a decimal correction that calculates the necessity of decimal correction and outputs a decimal correction signal. The necessity calculation unit 12 is included.
The correction target timing generation unit 11 receives the pseudo synchronization pulse count value and outputs a digit correction target signal corresponding to each digit 1/2 i of the decimal component of the learning value from the input pseudo synchronization pulse count value. . (However, i represents the digit of the decimal component of the learning value and is an integer from 1 to k.)

すなわち、学習値の小数成分の桁１／２１の桁補正対象信号は、擬似同期パルスカウント値の１桁目の「０」または「１」の値がそのまま出力される。
また、学習値の小数成分の桁１／２２の桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目の「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の２桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の２桁目が「１」で擬似同期パルスカウント値の１桁目が「０」のとき学習値の小数成分の桁１／２２の桁補正対象信号が「１」となり、それ以外は「０」である。 That is, digit 1/2 1 digit corrected signal of the fractional component of the learned value, the value of "0" or "1" in the first digit of the pseudo sync pulse count value is output as it is.
Further, the digit 1/2 2 digit corrected signal of the fractional component of the learning value, a NOT value of the value of "0" or "1" in the first digit of the pseudo sync pulse count value inputted, is inputted An AND value with the value “0” or “1” in the second digit of the pseudo synchronization pulse count value is output. 2 digit "1" in the pseudo-synchronous first digit becomes "1" digit corrected signals digit half 2 of fraction component of the learning value when "0" in the pulse count value of the pseudo sync pulse count value Otherwise, it is “0”.

また、学習値の小数成分の桁１／２ｉの桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目から（ｉ−２）桁目までの「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の（ｉ−１）桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の（ｉ−１）桁目が「１」で擬似同期パルスカウント値の１桁目から（ｉ−２）桁目までの全ての値が「０」のとき学習値の小数成分の桁１／２ｉの桁補正対象信号が「１」となり、それ以外は「０」である。 Further, the digit correction target signal of digit 1/2 i of the decimal component of the learning value is “0” or “1” from the first digit to the (i−2) digit of the input pseudo synchronization pulse count value. The AND value of the NOT value of the value and the value of “0” or “1” in the (i−1) -th digit of the input pseudo synchronization pulse count value is output. When the (i-1) digit of the pseudo sync pulse count value is "1" and all the values from the first digit to the (i-2) digit of the pseudo sync pulse count value are "0", the decimal value of the learning value The digit correction target signal of the digit 1/2 i of the component is “1”, and “0” otherwise.

また、学習値の小数成分の桁１／２（ｋ−１）の桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目から（ｋ−３）桁目までの「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の（ｋ−２）桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の（ｋ−２）桁目が「１」で擬似同期パルスカウント値の１桁目から（ｋ−３）桁目までの全ての値が「０」のとき学習値の小数成分の桁１／２（ｋ−１）の桁補正対象信号が「１」となり、それ以外は「０」である。 Further, the digit correction target signal of the digit 1/2 (k−1) of the decimal component of the learning value is “0” from the first digit to the (k−3) digit of the input pseudo synchronization pulse count value. An AND value of the NOT value of “1” and the value of “0” or “1” in the (k−2) -th digit of the input pseudo synchronization pulse count value is output. When the (k-2) digit of the pseudo sync pulse count value is "1" and all the values from the first digit to the (k-3) digit of the pseudo sync pulse count value are "0", the decimal value of the learning value The digit correction target signal of the component digit 1/2 (k−1) is “1”, and the others are “0”.

また、学習値の小数成分の桁１／２ｋの桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目から（ｋ−２）桁目までの「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の（ｋ−１）桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の（ｋ−１）桁目が「１」で擬似同期パルスカウント値の１桁目から（ｋ−２）桁目までの全ての値が「０」のとき学習値の小数成分の桁１／２ｋの桁補正対象信号が「１」となり、それ以外は「０」である。 Further, the digit correction target signal of the digit 1 / 2k of the decimal component of the learning value is “0” or “1” from the first digit to the (k−2) th digit of the input pseudo synchronization pulse count value. An AND value of the NOT value of the value and the value of “0” or “1” in the (k−1) -th digit of the input pseudo synchronization pulse count value is output. When the (k-1) digit of the pseudo sync pulse count value is "1" and all the values from the first digit to the (k-2) digit of the pseudo sync pulse count value are "0", the decimal value of the learning value The digit correction target signal of the digit 1/2 k of the component is “1”, and “0” otherwise.

小数補正要否演算部１２は、学習値の小数成分と補正対象タイミング生成部１１からの学習値の小数成分の各桁の桁補正対象信号とが入力される。
そして、小数補正要否演算部１２は、学習値の小数成分の桁毎に学習値の小数成分の当該桁の値と当該桁の桁補正対象信号とのＡＮＤ回路１３と、ＡＮＤ回路１３のすべての出力をＯＲ演算して小数補正信号を出力するＯＲ回路１４を有する。 The decimal correction necessity calculation unit 12 receives the decimal component of the learning value and the digit correction target signal for each digit of the decimal component of the learning value from the correction target timing generation unit 11.
Then, the decimal correction necessity calculation unit 12 performs the AND circuit 13 for the digit value of the decimal component of the learning value and the digit correction target signal of the digit for each digit of the decimal component of the learning value, and all the AND circuits 13. Is ORed to output a decimal correction signal.

図３は、学習値の小数成分が４ビットで示されるときのデジタルＰＬＬ回路の各信号のタイミングチャートである。
次に、この発明の実施の形態に係るデジタルＰＬＬ回路の動作について図３を参照して説明する。
最初に、同期信号が入力されているときのＰＬＬクロックの生成を説明する。
同期信号が入力されている場合、すなわち同期消失検知信号が”Ｌ”レベルである場合、入力される同期信号をエッジ検出回路１によって立ち上がりエッジまたは立下りエッジを検出し、検出した立ち上がりエッジまたは立下りエッジに同期する同期パルスを生成する。
クリアパルス選択回路２は、入力される同期消失検知信号が”Ｌ”レベルのとき、クリアパルスとして入力される同期パルスを選択し、クリアパルスとして選択された同期パルスをＰＬＬクロックカウンタ３に出力する。
ＰＬＬクロックカウンタ３は、クリアパルスによりＰＬＬクロックカウント値がクリアされて０に戻り、また内部クロックをカウントしてＰＬＬクロックカウント値を出力する。そして、クリアパルスによりカウントがクリアされる度に、クリアされる直前のＰＬＬクロックカウント値を学習値記憶回路１０に出力する。
ＰＬＬクロック生成回路４は、入力されたＰＬＬクロックカウント値によってＰＬＬクロックをトグルさせることにより、同期信号に同期したＰＬＬクロックを生成している。 なお、同期信号が入力されている場合、前後して入力される２つのクリアパルスの間に含まれる内部クロックの数を時系列的に移動平均して学習値として更新する。 FIG. 3 is a timing chart of each signal of the digital PLL circuit when the decimal component of the learning value is indicated by 4 bits.
Next, the operation of the digital PLL circuit according to the embodiment of the present invention will be described with reference to FIG.
First, generation of a PLL clock when a synchronization signal is input will be described.
When the synchronization signal is input, that is, when the synchronization loss detection signal is at “L” level, the rising edge or falling edge of the input synchronization signal is detected by the edge detection circuit 1 and the detected rising edge or rising edge is detected. A synchronization pulse synchronized with the falling edge is generated.
The clear pulse selection circuit 2 selects the synchronization pulse input as the clear pulse when the input synchronization loss detection signal is at the “L” level, and outputs the synchronization pulse selected as the clear pulse to the PLL clock counter 3. .
The PLL clock counter 3 clears the PLL clock count value by the clear pulse and returns to 0, counts the internal clock, and outputs the PLL clock count value. Each time the count is cleared by the clear pulse, the PLL clock count value immediately before being cleared is output to the learning value storage circuit 10.
The PLL clock generation circuit 4 generates a PLL clock synchronized with the synchronization signal by toggling the PLL clock according to the input PLL clock count value. When a synchronization signal is input, the number of internal clocks included between two clear pulses input before and after is moved in time series and updated as a learning value.

次に、同期信号の入力が消失したときのＰＬＬクロックの生成について説明する。
同期信号の入力が消失した場合、すなわち同期消失検知信号が”Ｈ”レベルである場合、クリアパルス選択回路２は、クリアパルスとして入力される擬似同期パルスが選択され、選択された擬似同期パルスをクリアパルスとしてＰＬＬクロックカウンタ３に出力する。
ＰＬＬクロックカウンタ３は、クリアパルスによりＰＬＬクロックカウント値がクリアされて０に戻り、また内部クロックをカウントしてＰＬＬクロックカウント値を出力する。そして、クリアパルスによりカウントがクリアされる度に、クリアされる直前のＰＬＬクロックカウント値を学習値記憶回路１０に出力する。
ＰＬＬクロック生成回路４は、入力されたＰＬＬクロックカウント値によってＰＬＬクロックをトグルさせることにより、擬似同期信号に同期したＰＬＬクロックを生成している。 Next, generation of the PLL clock when the input of the synchronization signal disappears will be described.
When the input of the synchronization signal is lost, that is, when the synchronization loss detection signal is at “H” level, the clear pulse selection circuit 2 selects the pseudo synchronization pulse that is input as the clear pulse, and selects the selected pseudo synchronization pulse. It outputs to the PLL clock counter 3 as a clear pulse.
The PLL clock counter 3 clears the PLL clock count value by the clear pulse and returns to 0, counts the internal clock, and outputs the PLL clock count value. Each time the count is cleared by the clear pulse, the PLL clock count value immediately before being cleared is output to the learning value storage circuit 10.
The PLL clock generation circuit 4 generates a PLL clock synchronized with the pseudo synchronization signal by toggling the PLL clock according to the input PLL clock count value.

次に、同期信号の入力が消失したときの擬似同期パルスの生成について説明する。
擬似同期パルスカウンタ９は、同期消失検知信号が”Ｌ”レベルのときには擬似同期パルスのカウントを行わずに、擬似同期パルスカウント値として、例えば４ビットの場合［００００］を出力している。そのため、小数補正信号は”Ｌ”レベルであるので、ＰＬＬクロックカウント値が学習値の整数成分に一致したときに生成される一致検出パルスが擬似同期パルスとして生成されている。 Next, the generation of a pseudo synchronization pulse when the input of the synchronization signal disappears will be described.
The pseudo sync pulse counter 9 does not count the pseudo sync pulse when the sync loss detection signal is at “L” level, and outputs [0000] as the pseudo sync pulse count value, for example, in the case of 4 bits. Therefore, since the decimal correction signal is at the “L” level, a coincidence detection pulse that is generated when the PLL clock count value coincides with the integer component of the learning value is generated as a pseudo synchronization pulse.

同期信号の入力が消失する直前のＰＬＬクロックカウント値がＮで、それらを用いて算出した学習値が、整数成分がＮで小数成分が［１／２１桁１／２２桁１／２３桁１／２４桁］で表すと、［００００］、［０００１］、［００１０］、［００１１］、［０１００］、［０１０１］、［０１１０］、［０１１１］、［１０００］、［１００１］、［１０１０］、［１０１１］、［１１００］、［１１０１］、［１１１０］、［１１１１］のいずれかであるとする。
そして、同期消失検知信号が”Ｈ”レベルに変化すると、一致検出回路５はＰＬＬクロックカウンタ３のＰＬＬクロックカウント値と学習値の整数成分Ｎを比較し、ＰＬＬクロックカウント値がＮに達した時点で一致検出パルスを生成する。また、フリップフロップ７は、一致検出パルスを内部クロックの１クロック分遅延して遅延パルスを生成する。 The PLL clock count value immediately before the disappearance of the input of the synchronization signal is N, and the learning value calculated using them is an integer component of N and a decimal component of [1/2 1 digit 1/2 2 digits 1/2 3 expressed in digits 1/2 4 digits, [0000], [0001], [0010], [0011], [0100], [0101], [0110], [0111], [1000], [1001] , [1010], [1011], [1100], [1101], [1110], and [1111].
When the synchronization loss detection signal changes to the “H” level, the coincidence detection circuit 5 compares the PLL clock count value of the PLL clock counter 3 with the integer component N of the learning value, and when the PLL clock count value reaches N To generate a coincidence detection pulse. The flip-flop 7 delays the coincidence detection pulse by one clock of the internal clock and generates a delay pulse.

擬似同期パルスカウンタ９は、同期信号の入力が消失した時点では擬似同期パルスをカウントしていないので、擬似同期パルスカウント値は［００００］であり、補正対象タイミング生成部１１からの全ての桁の桁補正対象信号のレベルは”Ｌ”レベルに相当する「０」となっている。結果として小数補正信号のレベルは”Ｌ”となり一致検出パルスが擬似同期クロックとしてクリアパルス選択回路２に入力され、ＰＬＬクロックカウンタ３のカウントがクリアされ、また１から内部クロックをカウントする。   Since the pseudo synchronization pulse counter 9 does not count the pseudo synchronization pulse when the input of the synchronization signal disappears, the pseudo synchronization pulse count value is [0000], and all the digits from the correction target timing generation unit 11 are displayed. The level of the digit correction target signal is “0” corresponding to the “L” level. As a result, the level of the decimal correction signal becomes “L”, and the coincidence detection pulse is input to the clear pulse selection circuit 2 as a pseudo synchronization clock, the count of the PLL clock counter 3 is cleared, and the internal clock is counted from 1.

上述のように一致検出パルスが擬似同期パルスとして擬似同期パルスカウンタ９に入力されると、擬似同期パルスカウンタ９は擬似同期パルスをカウントして［０００１］である擬似同期パルスカウント値を小数補正演算回路６に入力する。
そして、小数補正演算回路６で学習値の小数成分と擬似同期パルスカウント値とから小数補正信号を生成する。
擬似同期パルスカウンタ９では、一致検出パルスまたは遅延パルスのいずれかが擬似同期パルスとして選択されて入力されると、二値数の４ビットで表すと、［００００］から始まって、順に［０００１］、［００１０］、［００１１］、［０１００］、［０１０１］、［０１１０］、［０１１１］、［１０００］、［１００１］、［１０１０］、［１０１１］、［１１００］、［１１０１］、［１１１０］、［１１１１］とカウントする。そして、［１１１１］の次に擬似同期パルスをカウントすると［００００］に戻る。
これをタイミングチャートに表すと、図３のようになる。図３の擬似同期パルスカウント値は１６進数で表現している。 As described above, when the coincidence detection pulse is input to the pseudo-synchronization pulse counter 9 as a pseudo-synchronization pulse, the pseudo-synchronization pulse counter 9 counts the pseudo-synchronization pulse and calculates the pseudo-synchronization pulse count value [0001] as a decimal correction operation. Input to the circuit 6.
Then, the decimal correction operation circuit 6 generates a decimal correction signal from the decimal component of the learning value and the pseudo synchronization pulse count value.
In the pseudo-synchronization pulse counter 9, when either the coincidence detection pulse or the delay pulse is selected and inputted as a pseudo-synchronization pulse, it is represented by 4 bits of binary numbers, starting from [0000] and sequentially [0001]. , [0010], [0011], [0100], [0101], [0110], [0111], [1000], [1001], [1010], [1011], [1100], [1101], [1101,] 1110] and [1111]. Then, when the pseudo synchronization pulse is counted next to [1111], it returns to [0000].
This is represented in a timing chart as shown in FIG. The pseudo synchronization pulse count value in FIG. 3 is expressed in hexadecimal.

この擬似同期パルスカウント値が補正対象タイミング生成部１１に入力されると、図４に示すように、学習値の小数成分の各桁の桁補正対象信号が出力される。すなわち、１／２１桁の桁補正対象信号は擬似同期パルスをカウントする毎に”０”と”１”に切り替わる。また、１／２２桁の桁補正対象信号は擬似同期パルスを４回カウントするうちの１回だけで”０”から”１”に切り替わる。また、１／２３桁の桁補正対象信号は擬似同期パルスを８回カウントするうちの１回だけで”０”から”１”に切り替わる。また、１／２４桁の桁補正対象信号は擬似同期パルスを１６回カウントするうちの１回だけで”０”から”１”に切り替わる。 When this pseudo synchronization pulse count value is input to the correction target timing generation unit 11, a digit correction target signal for each digit of the decimal component of the learning value is output as shown in FIG. That is, the 1/2 1- digit digit correction target signal is switched between “0” and “1” every time the pseudo synchronization pulse is counted. Also, 1/2 2-digit digit corrected signal is switched from "0" to "1" only once out counting 4 times the pseudo sync pulses. Also, 1/2 3-digit digit corrected signal is switched from "0" to "1" only once among which counts 8 times the pseudo sync pulses. Also, 1/2 4-digit digit corrected signal is switched from "0" to "1" only once among which counts 16 times the pseudo sync pulses.

この桁補正対象信号と学習値の小数成分とが入力されると、１／２１桁の桁補正対象信号と学習値の小数成分の１／２１桁の値のＡＮＤ値、１／２２桁の桁補正対象信号と学習値の小数成分の１／２２桁の値のＡＮＤ値、１／２３桁の桁補正対象信号と学習値の小数成分の１／２３桁の値のＡＮＤ値、１／２４桁の桁補正対象信号と学習値の小数成分の１／２４桁の値のＡＮＤ値を出力する。また、出力された４種類のＡＮＤ値のＯＲ値を小数補正信号として出力する。 If this digit correction target signal and the fractional component of the learning value is input, 1/2 1 digit digit correction target signal an AND value of 1/2 1-digit value of decimal component of the learning value, 1/2 2 aND value 1/2 2-digit value of decimal component of digits of the digit correction target signal and the learning value, 1/2 3-digit digit correction target signal an aND 1/2 3 digit value of the decimal component of the learning value value, and outputs an aND value of 1/2 4-digit value of decimal component of 1/2 4-digit digit correction target signal and the learning value. Further, the OR value of the four types of output AND values is output as a decimal correction signal.

例えば、図４に示すように、学習値の小数成分が１０進数で表すと０．９３７５で、二進数の４桁を用いて表したとき［１１１１］であるとき、擬似同期パルスカウント値が［００００］のときだけ除いて小数補正信号のレベルが”Ｈ”レベルになっている。
また、図５に示すように、学習値の小数成分が１０進数で表すと０．６２５０で、二進数の４桁を用いて表したとき［１０１０］であるとき、擬似同期パルスカウント値が［０００１］、［００１１］、［０１００］、［０１０１］、［０１１１］、［１００１］、［１０１１］、［１１００］、［１１０１］、［１１１１］のとき小数補正信号のレベルが”Ｈ”レベルになっている。
また、図６に示すように、学習値の小数成分が１０進数で表すと０．１８７５で、、二進数の４桁を用いて表したとき［００１１］であるとき、擬似同期パルスカウント値が［０１００］、［０１００］、［１０００］のとき小数補正信号のレベルが”Ｈ”レベルになっている。 For example, as shown in FIG. 4, when the decimal component of the learning value is represented by decimal number, it is 0.9375, and when it is expressed by using 4 digits of binary number, [1111], the pseudo synchronization pulse count value is [ The decimal correction signal level is “H” except for 0000].
Further, as shown in FIG. 5, when the decimal component of the learning value is expressed in decimal number, it is 0.6250, and when expressed using 4 digits of binary number, it is [1010], and the pseudo synchronization pulse count value is [ [0001], [0011], [0100], [0101], [0111], [1001], [1011], [1100], [1101], [1111], the decimal correction signal level is “H” level. It has become.
Further, as shown in FIG. 6, when the decimal component of the learning value is expressed as a decimal number, it is 0.1875, and when it is expressed using four binary numbers [0011], the pseudo synchronization pulse count value is When [0100], [0100], and [1000], the decimal correction signal is at the “H” level.

擬似同期パルス選択回路８は、小数補正信号のレベルが”Ｌ”のとき一致検出パルスを擬似同期パルスとして選択し出力し、小数補正信号のレベルが”Ｈ”のとき遅延パルスを擬似同期パルスとして選択し出力する。すなわち、一致検出パルスが選択されたときは学習値の整数成分に内部クロックの周期を乗算した値の周期のＰＬＬクロックが生成される。一方、遅延パルスを擬似同期パルスとして選択されたときは学習値の整数成分に１を加算した値に内部クロックの周期を乗算した値の周期のＰＬＬクロックが生成される。
このように遅延パルスを擬似同期パルスとして選択することにより、一致検出パルスを擬似同期パルスとして選択したときと比べて、内部クロックの１クロック分の周期が長いＰＬＬクロックが生成される。 The pseudo sync pulse selection circuit 8 selects and outputs the coincidence detection pulse as a pseudo sync pulse when the level of the decimal correction signal is “L”, and uses the delay pulse as a pseudo sync pulse when the level of the decimal correction signal is “H”. Select and output. That is, when the coincidence detection pulse is selected, a PLL clock having a period of a value obtained by multiplying the integer component of the learning value by the period of the internal clock is generated. On the other hand, when the delay pulse is selected as the pseudo-synchronization pulse, a PLL clock having a period of a value obtained by multiplying the integer component of the learning value by 1 and the period of the internal clock is generated.
By selecting the delay pulse as the pseudo synchronization pulse in this way, a PLL clock having a longer cycle of one internal clock than that when the coincidence detection pulse is selected as the pseudo synchronization pulse is generated.

そして、補正区間に含まれるＰＬＬクロックの周期の平均は、学習値に近似する。例えば、学習値の整数成分がＮで、小数成分が１０進数で０．９３７５の場合、一致検出パルスの周期は内部クロックの周期のＮ倍であり、遅延パルスの周期は内部クロックの周期の（Ｎ＋１）倍である。そして、補正区間では１個の一致検出パルスと１５個の遅延パルスが擬似同期パルスとして選択されるので、ＰＬＬクロックの周期の平均は、整数成分がＮで、小数成分が１５／１６＝０．９３７５となり、学習値とこの場合は同じくなる。
また、学習値の整数成分がＮで、小数成分が１０進数で０．６２５０の場合、一致検出パルスの周期は内部クロックの周期のＮ倍であり、遅延パルスの周期は内部クロックの周期の（Ｎ＋１）倍である。そして、補正区間では６個の一致検出パルスと１０個の遅延パルスが擬似同期パルスとして選択されるので、ＰＬＬクロックの周期の平均は、整数成分がＮで、小数成分が１０／１６＝０．６２５０となり、学習値とこの場合は同じくなる。
また、学習値の整数成分がＮで、小数成分が１０進数で０．１８７５の場合、一致検出パルスの周期は内部クロックの周期のＮ倍であり、遅延パルスの周期は内部クロックの周期の（Ｎ＋１）倍である。そして、補正区間では１３個の一致検出パルスと３個の遅延パルスが擬似同期パルスとして選択されるので、ＰＬＬクロックの周期の平均は、整数成分がＮで、小数成分が３／１６＝０．１８７５となり、学習値とこの場合は同じくなる。
なお、上述の学習値の小数成分を二進数の小数点以下４桁で割り切れる値を例示したが、二進数の小数点以下４桁で割り切れない場合でも誤差は小数点以下４桁未満となるので、ＰＬＬクロックの周期の補正期間での平均は、学習値に近似する。 Then, the average of the periods of the PLL clock included in the correction section approximates the learning value. For example, when the integer component of the learning value is N and the decimal component is 0.9375 decimal, the period of the coincidence detection pulse is N times the period of the internal clock, and the period of the delay pulse is ( N + 1) times. Since one coincidence detection pulse and 15 delay pulses are selected as the pseudo-synchronization pulse in the correction interval, the average period of the PLL clock is N for the integer component and 15/16 = 0. 9375, which is the same as the learning value in this case.
When the integer component of the learning value is N and the decimal component is 0.6250 in decimal, the period of the coincidence detection pulse is N times the period of the internal clock, and the period of the delay pulse is ( N + 1) times. Since six coincidence detection pulses and ten delay pulses are selected as pseudo synchronization pulses in the correction interval, the average of the PLL clock cycles is N for the integer component and 10/16 = 0. 6250, which is the same as the learning value in this case.
When the integer component of the learning value is N and the decimal component is 0.1875 in decimal, the coincidence detection pulse cycle is N times the internal clock cycle, and the delay pulse cycle is the internal clock cycle ( N + 1) times. Since 13 coincidence detection pulses and 3 delay pulses are selected as pseudo synchronization pulses in the correction interval, the average period of the PLL clock is N for the integer component and 3/16 = 0. 1875, which is the same as the learning value in this case.
In addition, although the value which can divide the decimal component of the above-mentioned learning value by 4 digits after the decimal point of the binary number is illustrated, the error becomes less than 4 digits after the decimal point even when the decimal number cannot be divided by 4 digits after the decimal point. The average of the periods in the correction period approximates the learning value.

この発明の実施の形態に係るデジタルＰＬＬ回路は、同期信号の入力があるときのＰＬＬクロックをトグルするＰＬＬクロックカウント値に関する学習値が記憶され、同期信号の入力が消失したときにＰＬＬクロックカウンタ３をクリアするタイミングを提供する擬似同期パルスは、ＰＬＬクロックカウント値が学習値の整数成分と一致したとき生成される一致検出パルスとその一致検出パルスを内部クロックの１周期分遅延した遅延パルスとを補正区間において遅延パルスの数が擬似同期パルスの数に対する割合が学習値の小数成分に近似するように選択されたものであるので、ＰＬＬクロックカウンタ３をクリアするためのクリアパルスの周期を学習値の整数成分または学習値の整数成分に１を加算した値とする割合を計算するための演算回路や、学習値の整数成分に１を加算した値の周期のクリアパルスでクリア回数をカウントするカウンタが不要となり、回路規模を小さくすることができる。   The digital PLL circuit according to the embodiment of the present invention stores a learning value related to a PLL clock count value that toggles the PLL clock when there is a synchronization signal input, and the PLL clock counter 3 when the synchronization signal input disappears. The pseudo synchronization pulse that provides the timing for clearing is a coincidence detection pulse generated when the PLL clock count value matches the integer component of the learning value, and a delay pulse obtained by delaying the coincidence detection pulse by one cycle of the internal clock. Since the ratio of the number of delayed pulses to the number of pseudo-synchronous pulses in the correction interval is selected to approximate the fractional component of the learning value, the period of the clear pulse for clearing the PLL clock counter 3 is the learning value. For calculating the ratio of 1 to the integer component of learning value or the integer component of learning value And circuit, the counter is not required to count the clear number in clear pulse period value obtained by adding 1 to the integer component of the learning value, it is possible to reduce the circuit scale.

この発明の実施の形態に係るデジタルＰＬＬ回路の構成を示す構成図である。1 is a configuration diagram showing a configuration of a digital PLL circuit according to an embodiment of the present invention. この発明の実施の形態に係る小数補正演算回路の論理回路図である。It is a logic circuit diagram of a decimal correction arithmetic circuit according to an embodiment of the present invention. 学習値の小数成分が４ビットで示されるときのデジタルＰＬＬ回路の各信号のタイミングチャートである。It is a timing chart of each signal of the digital PLL circuit when the decimal component of the learning value is indicated by 4 bits. 学習値の小数成分が０．９３７５であるときの小数補正演算回路の各信号のタイミングチャートである。It is a timing chart of each signal of the decimal correction arithmetic circuit when the decimal component of the learning value is 0.9375. 学習値の小数成分が０．６２５０であるときの小数補正演算回路の各信号のタイミングチャートである。It is a timing chart of each signal of the decimal correction arithmetic circuit when the decimal component of the learning value is 0.6250. 学習値の小数成分が０．１８７５であるときの小数補正演算回路の各信号のタイミングチャートである。It is a timing chart of each signal of the decimal correction arithmetic circuit when the decimal component of the learning value is 0.1875.

符号の説明Explanation of symbols

１ エッジ検出回路、２ クリアパルス選択回路、３ ＰＬＬクロックカウンタ、４ ＰＬＬクロック生成回路、５ 一致検出回路、６ 小数補正演算回路、７ フリップフロップ（Ｆ／Ｆ）、８ 擬似同期パルス選択回路、９ 擬似同期パルスカウンタ、１０ 学習値記憶回路、１１ 補正対象タイミング生成部、１２ 小数補正要否演算部、１３ ＡＮＤ回路、１４ ＯＲ回路。   1 edge detection circuit, 2 clear pulse selection circuit, 3 PLL clock counter, 4 PLL clock generation circuit, 5 coincidence detection circuit, 6 decimal correction arithmetic circuit, 7 flip-flop (F / F), 8 pseudo synchronization pulse selection circuit, 9 Pseudo-synchronous pulse counter, 10 learning value storage circuit, 11 correction target timing generation unit, 12 decimal correction necessity calculation unit, 13 AND circuit, 14 OR circuit.

Claims (1)

外部から入力される同期信号に同期したクリアパルスにより内部クロックのカウントがクリアされるＰＬＬクロックカウンタおよび前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数によりＰＬＬクロックをトグルするＰＬＬクロック生成回路を有するデジタルＰＬＬ回路において、
同期信号の入力があるときに前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、
上記ＰＬＬクロックカウンタのカウント値が上記学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、
上記一致検出パルスを上記内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、
上記一致検出パルスまたは上記遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、
上記同期信号の入力が消失した場合に上記擬似同期パルスをカウントする擬似同期パルスカウンタと、
補正区間において上記遅延パルスの数が上記擬似同期パルスの数に対する割合が上記学習値の小数成分に近似するよう選択する上記小数補正信号を出力する小数補正演算回路と、
を有し、
上記ＰＬＬクロックカウンタは、上記同期信号の入力が消失した場合に上記擬似同期パルスを上記クリアパルスとして用いることを特徴とするデジタルＰＬＬ回路。 A PLL clock counter in which the count of the internal clock is cleared by a clear pulse synchronized with a synchronization signal input from the outside, and a PLL clock according to the number of internal clocks included between the two clear pulses input before and after. In a digital PLL circuit having a PLL clock generation circuit that toggles,
A learning value storage circuit for storing, as a learning value, a time-series average value of the number of the internal clocks included between the two clear pulses input before and after the synchronization signal is input;
A coincidence detection circuit that generates a coincidence detection pulse when the count value of the PLL clock counter matches the integer component of the learning value;
A flip-flop that delays the coincidence detection pulse by one period of the internal clock to generate a delay pulse;
A pseudo-synchronization pulse selection circuit that selects one of the coincidence detection pulse or the delay pulse according to a decimal correction signal and outputs it as a pseudo-synchronization pulse;
A pseudo-synchronization pulse counter that counts the pseudo-synchronization pulse when the input of the synchronization signal disappears;
A decimal correction arithmetic circuit that outputs the decimal correction signal that selects the ratio of the number of the delayed pulses in the correction section so that the ratio of the number of the delayed pulses to the number of the pseudo synchronization pulses approximates the decimal component of the learning value;
Have
The digital PLL circuit, wherein the PLL clock counter uses the pseudo synchronization pulse as the clear pulse when the input of the synchronization signal disappears.
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