JP2009170863A - 半導体素子のパターン形成方法 - Google Patents

半導体素子のパターン形成方法 Download PDF

Info

Publication number
JP2009170863A
JP2009170863A JP2008160603A JP2008160603A JP2009170863A JP 2009170863 A JP2009170863 A JP 2009170863A JP 2008160603 A JP2008160603 A JP 2008160603A JP 2008160603 A JP2008160603 A JP 2008160603A JP 2009170863 A JP2009170863 A JP 2009170863A
Authority
JP
Japan
Prior art keywords
etching mask
pattern
forming
mask pattern
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008160603A
Other languages
English (en)
Inventor
Sung Min Jeon
成 旻 全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009170863A publication Critical patent/JP2009170863A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

【課題】第１及び第２のエッチングマスクパターンを用いて微細パターンを形成する半導体素子のパターン形成方法を提供する。
【解決手段】半導体基板上にエッチング対象層を形成する段階と、前記エッチング対象層上に第１のエッチングマスクパターン１０５を形成する段階と、前記第１のエッチングマスクパターン１０５の下部側壁よりも上部側壁でさらに厚い補助膜を前記エッチング対象層を含む前記第１のエッチングマスクパターン１０５の表面に形成する段階と、前記補助膜の凹部に第２のエッチングマスクパターン１０７を形成する段階と、前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階、及び前記第１及び第２のエッチングマスクパターン１０５，１０７をエッチングマスクとして用いて前記エッチング対象層１０１をパターニングする段階を含む構成。
【選択図】図３

Description

本発明は、半導体素子のパターン形成方法に関するものであり、特に、露光装備の解像力以下のピッチを有する微細パターンを形成する半導体素子のパターン形成方法に関するものである。
半導体素子の製造工程のうち、光を用いる写真工程で形成されるパターンの最小ピッチ(pitch)は、露光装置に用いられる露光光の波長により決定される。従って、半導体装置の高集積化が加速化する現状でより小さいピッチのパターンを形成するためには、現在用いられる光より波長が短い光を用いなければならない。このために、エックス線(X-ray)や電子ビーム(E-beam)を用いることが望ましいが、技術的な問題と生産性などによりまだ実験室の水準にとどまっているのが現状である。これに、二重露光エッチング技術(Double Exposure and Etch Technology：ＤＥＥＴ)が提案された。
図１（ａ）〜図１（ｃ）は、二重露光エッチング技術を説明するための断面図であり、図１（ａ）に示されるように、エッチング対象層11を有する半導体基板10上に第１のフォトレジストPR1を塗布し、露光及び現像工程で第１のフォトレジストPR1をパターニングした後、パターニングされた第１のフォトレジストPR1をマスクとしてエッチング対象層11をエッチングする。エッチングされたエッチング対象層11のライン幅は１５０ｎｍであり、スペース幅は５０ｎｍである。
次いで、第１のフォトレジストPR1を除去し、全体構造物上に第２のフォトレジストPR2を塗布した後、図１（ｂ）に示されるように、エッチング対象層11の一部分が露出されるように露光及び現像工程で上記第２のフォトレジストPR2をパターニングする。
その後、図１（ｃ）に示されるように、パターニングされた第２のフォトレジストPR2をマスクとしてエッチング対象層11を再エッチングし、ライン及びスペース幅が５０ｎｍである最終のパターンを形成した後、上記第２のフォトレジストPR2を除去する。
前述した二重露光エッチング技術において第２のフォトレジストPR2の露光工程時に重畳精度(overlay accuracy)は、最終のパターンのＣＤ(Critical Dimension)変異(variation)に直結する。実際に、露光装備の重畳精度は、１０ｎｍ以下に制御し難いため、最終のパターンのＣＤ変異を減らし難い実情であり、二重露光による回路分離によりＯＰＣ(Optical Proximity Correction)の制御にも困難がある。
本発明がなそうとする技術的課題は、半導体素子の微細パターン形成工程時に露光工程を用いたフォトレジストパターンを用いて第１のエッチングマスクパターンを形成し、第１のエッチングマスクパターンの側壁に一定厚さの補助膜を形成した後、補助膜を含む第１のエッチングマスクパターン間の空間に第２のエッチングマスクパターンを形成し、第１及び第２のエッチングマスクパターンを用いて微細パターンを形成する半導体素子のパターン形成方法を提供することにある。
本発明の第１の実施例による半導体素子のパターン形成方法は、半導体基板上にエッチング対象層を形成する段階と、前記エッチング対象層上に第１のエッチングマスクパターンを形成する段階と、前記第１のエッチングマスクパターンの下部側壁よりも上部側壁でさらに厚い補助膜を前記エッチング対象層を含む前記第１のエッチングマスクパターンの表面に形成する段階と、前記補助膜の凹部に第２のエッチングマスクパターンを形成する段階と、前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階、及び前記第１及び第２のエッチングマスクパターンをエッチングマスクとして用いて前記エッチング対象層をパターニングする段階を含む。
前記エッチング対象層はＳＯＣ(spin on carbon)膜で形成し、前記第１のエッチングマスクパターン及び前記第２のエッチングマスクパターンはＭＦＨＭ{Multi-Functional Hard Mask；（Ｓｉを含有するＢＡＲＣ（Bottom Anti Reflective Coating; 下部反射防止膜））}膜で形成する。
第１のエッチングマスクパターンを形成する段階において前記第１のエッチングマスクパターンのピッチは、後続で形成される前記第２のエッチングマスクパターンのピッチよりも２倍大きい。
前記補助膜は、フッ素を含有するカーボン膜で形成する。
本発明の第２の実施例による半導体素子のパターン形成方法は、半導体基板上にエッチング対象層を形成する段階と、前記エッチング対象層上に第１のエッチングマスクパターンを形成する段階と、前記第１のエッチングマスクパターンの上部側壁よりも下部側壁でさらに厚い補助膜を前記エッチング対象層を含む前記第１のエッチングマスクパターンの表面に形成する段階と、前記補助膜の凹部に第２のエッチングマスクパターンを形成する段階と、前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階、及び前記第１及び第２のエッチングマスクパターンをエッチングマスクとして用いて前記エッチング対象層をパターニングする段階を含む。
前記エッチング対象層はＳＯＣ膜で形成する。前記第１のエッチングマスクパターン及び前記第２のエッチングマスクパターンはＭＦＨＭ(Ｓｉを含有するＢＡＲＣ)膜で形成する。
第１のエッチングマスクパターンを形成する段階において前記第１のエッチングマスクパターンのピッチは、後続で形成される前記第２のエッチングマスクパターンのピッチよりも２倍大きい。
前記補助膜は、水素を含有するカーボン膜で形成する。
本発明の実施例によれば、半導体素子の微細パターン形成工程時に露光工程を用いたフォトレジストパターンを用いて第１のエッチングマスクパターンを形成し、第１のエッチングマスクパターンの側壁に一定の厚さの補助膜を形成した後、補助膜を含む第１のエッチングマスクパターン間の空間に第２のエッチングマスクパターンを形成して第１及び第２のエッチングマスクパターンを用いて微細パターンを形成することにより、露光装備の解像力以下のピッチ(１／２)を有する微細パターンを形成することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図２及び図３は、本発明の第１の実施例による半導体素子のパターン形成方法を説明するための素子の断面図である。
図２（ａ）を参照すれば、半導体基板100上にエッチング対象層101、第１のエッチングマスク膜102、反射防止膜103、及びフォトレジストパターン104を形成する。この時、フォトレジストパターン104のピッチＡは、最終的に形成しようとするパターンのピッチＢよりも２倍広く(大きく）形成することができる。
エッチング対象層101は、ＳＯＣ(spin on carbon)膜で形成することが望ましい。エッチング対象層101は、１０００Å〜３０００Åの厚さで形成することが望ましい。エッチング対象層101を形成した後、１５０℃〜３００℃のベーク工程を４５秒〜１２０秒間行った後、２０℃〜３０℃のプレートで４５秒〜１２０秒間冷ますことが望ましい。
第１のエッチングマスク膜102は、ＭＦＨＭ(Ｓｉを含有するＢＡＲＣ)膜で形成することが望ましい。ＭＦＨＭ膜はＳｉを含有していて、後続のエッチング工程時にＳＯＣ膜で形成されたエッチング対象層101とエッチング率の差が発生するようになる。また、ＭＦＨＭ膜は透明であるため、フォトレジストパターン104の形成工程時にパターンの整列のための別途のキーオープン工程が省略される。
第１のエッチングマスク膜102は、２００Å〜１０００Åの厚さで形成することが望ましい。第１のエッチングマスク膜102を形成した後、１５０℃〜３００℃のベーク工程を４５秒〜１２０秒間行った後、２０℃〜３０℃のプレートで４５秒〜１２０秒間冷ますことが望ましい。
反射防止膜103は、２００Å〜１０００Åの厚さで形成することが望ましい。反射防止膜103を形成した後、１５０℃〜３００℃のベーク工程を４５秒〜１２０秒間行った後、２０℃〜３０℃のプレートで４５秒〜１２０秒間冷ますことが望ましい。
図２（ｂ）を参照すれば、フォトレジストパターン104を用いたエッチング工程を行って反射防止膜103、及び第１のエッチングマスク膜102をパターニングして第１のエッチングマスクパターン105を形成する。
図２（ｃ）を参照すれば、第１のエッチングマスクパターン105を含むエッチング対象層101の全体構造上に補助膜106を形成する。さらに詳しくは、第１のエッチングマスクパターン105の側壁及び上部に沿って形成するが、第１のエッチングマスクパターン105間の空間が第１のエッチングマスクパターン105のピッチだけ存在するように形成することが望ましい。この時、補助膜106はフッ素を含有するカーボン膜で形成することが望ましい。即ち、エッチング対象層101を含む第１のエッチングマスクパターン105の表面にフッ素を含むカーボン膜で補助膜106を形成する。フッ素を含有するカーボン膜で補助膜106を形成すれば、図面のように第１のエッチングマスクパターン105の側壁に形成される補助膜106の厚さは、一定であるか、または第１のエッチングマスクパターン105の側壁の上部に形成された補助膜106の厚さが下部に形成された補助膜106の厚さよりも厚く形成される。即ち、第１のエッチングマスクパターン105の下部側壁よりも上部側壁でさらに厚い補助膜106をエッチング対象層101を含む第１のエッチングマスクパターン105の表面に形成する。
図３（ａ）を参照すれば、補助膜106を含む全体構造上に第２のエッチングマスク物質を蒸着した後、エッチング工程を行ってエッチングマスク物質が補助膜106の凹部に残留するようにし、第２のエッチングマスクパターン107を形成する。第２のエッチングマスクパターン107は、ＭＦＨＭ(Ｓｉを含有するＢＡＲＣ)膜で形成することが望ましい。
図３（ｂ）を参照すれば、エッチング工程を行って露出される補助膜106を除去し、第１のエッチングマスクパターン105及び第２のエッチングマスクパターン107が露出される。即ち、第１及び第２のエッチングマスクパターン105，107間の補助膜106を除去する。この時、第２のエッチングマスクパターン107の下部には補助膜106が残留する。第２のエッチングマスクパターン107の上部は下部よりも狭い台形で形成される。
この時、第１のエッチングマスクパターン105及び第２のエッチングマスクパターン107のピッチＢは、図２（ａ）に示されたフォトレジストパターン104のピッチＡの１／２となる。
図３（ｃ）を参照すれば、第１のエッチングマスクパターン105及び第２のエッチングマスクパターン107を用いたエッチング工程を行ってエッチング対象層101をパターニングして微細パターン101を形成する。
図４は、本発明の第２の実施例による半導体素子のパターン形成方法を説明するための素子の断面図である。
本発明の第２の実施例は、本発明の第１の実施例が示された図２（ｂ）の工程段階まで同一であるため、これに関する説明は省略する。また、図４の図面符号は、図２及び図３に記載された図面符号と同一の部分を指す。
図４（ａ）を参照すれば、第１のエッチングマスクパターン105を含むエッチング対象層101の全体構造上に補助膜106を形成する。さらに詳しくは、第１のエッチングマスクパターン105の側壁及び上部に沿って形成するが、第１のエッチングマスクパターン105間の空間が第１のエッチングマスクパターン105のピッチだけ存在するように形成することが望ましい。この時、補助膜106は、水素(hydro)を含有するカーボン膜で形成することが望ましい。即ち、エッチング対象層101を含む第１のエッチングマスクパターン105の表面に水素を含むカーボン膜で補助膜106を形成する。水素を含有するカーボン膜で補助膜106を形成すれば、図面のように第１のエッチングマスクパターン105の側壁に形成される補助膜106の厚さは一定であるか、または第１のエッチングマスクパターン105の側壁上部に形成された補助膜106の厚さが下部に形成された補助膜106の厚さよりも薄く形成される。即ち、第１のエッチングマスクパターン105の上部側壁よりも下部側壁でさらに厚い補助膜106をエッチング対象層101を含む第１のエッチングマスクパターン105の表面に形成する。
図４（ｂ）を参照すれば、補助膜106を含む全体構造上に第２のエッチングマスク物質を蒸着した後、エッチング工程を行ってエッチングマスク物質が補助膜106の凹部に残留するようにして第２のエッチングマスクパターン107を形成する。第２のエッチングマスクパターン107は、ＭＦＨＭ(Ｓｉを含有するＢＡＲＣ)膜で形成することが望ましい。
図４（ｃ）を参照すれば、エッチング工程を行って露出される補助膜を除去し、第１のエッチングマスクパターン105及び第２のエッチングマスクパターン107が露出される。この時、第２のエッチングマスクパターン107の下部には補助膜106が残留する。第２のエッチングマスクパターン107の上部は下部よりも広い逆台形状で形成される。
この時、第１のエッチングマスクパターン105及び第２のエッチングマスクパターン107のピッチＢは、図２（ａ）に示されたフォトレジストパターン104のピッチＡの１／２となる。
図４（ｄ）を参照すれば、第１のエッチングマスクパターン105及び第２のエッチングマスクパターン107を用いたエッチング工程を行ってエッチング対象層101をパターニングして微細パターン101を形成する。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明の活用例として、半導体素子のパターン形成方法に適用出来、特に、露光装備の解像力以下のピッチを有する微細パターンを形成する半導体素子のパターン形成方法に適用出来る。
二重露光エッチング技術を説明するための断面図である。 本発明の第１の実施例による半導体素子のパターン形成方法を説明するための素子の断面図である。 本発明の第１の実施例による半導体素子のパターン形成方法を説明するための素子の断面図である。 本発明の第２の実施例による半導体素子のパターン形成方法を説明するための素子の断面図である。
符号の説明
100…半導体基板
101…エッチング対象層
102…第１のエッチングマスク膜
103…反射防止膜
104…フォトレジストパターン
105…第１のエッチングマスクパターン
106…補助膜
107…第２のエッチングマスクパターン

Claims (12)

  1. 半導体基板上にエッチング対象層を形成する段階と、
    前記エッチング対象層上に第１のエッチングマスクパターンを形成する段階と、
    前記第１のエッチングマスクパターンの下部側壁よりも上部側壁でさらに厚い補助膜を前記エッチング対象層を含む前記第１のエッチングマスクパターンの表面に形成する段階と、
    前記補助膜の凹部に第２のエッチングマスクパターンを形成する段階と、
    前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階と、
    前記第１及び第２のエッチングマスクパターンをエッチングマスクとして用いて前記エッチング対象層をパターニングする段階と、
    を含むことを特徴とする半導体素子のパターン形成方法。
  2. 半導体基板上にエッチング対象層を形成する段階と、
    前記エッチング対象層上に第１のエッチングマスクパターンを形成する段階と、
    前記エッチング対象層を含む前記第１のエッチングマスクパターンの表面にフッ素を含むカーボン膜で補助膜を形成する段階と、
    前記補助膜の凹部に第２のエッチングマスクパターンを形成する段階と、
    前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階と、
    前記第１及び第２のエッチングマスクパターンをエッチングマスクとして用いて前記エッチング対象層をパターニングする段階と、
    を含むことを特徴とする半導体素子のパターン形成方法。
  3. 前記エッチング対象層は、ＳＯＣ膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子のパターン形成方法。
  4. 前記第１のエッチングマスクパターン及び前記第２のエッチングマスクパターンは、ＭＦＨＭ(Ｓｉを含有するＢＡＲＣ)膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子のパターン形成方法。
  5. 第１のエッチングマスクパターンを形成する段階において前記第１のエッチングマスクパターンのピッチは、後続で形成される前記第２のエッチングマスクパターンのピッチよりも２倍大きいことを特徴とする請求項１または請求項２に記載の半導体素子のパターン形成方法。
  6. 前記補助膜は、フッ素を含有するカーボン膜で形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  7. 半導体基板上にエッチング対象層を形成する段階と、
    前記エッチング対象層上に第１のエッチングマスクパターンを形成する段階と、
    前記第１のエッチングマスクパターンの上部側壁よりも下部側壁でさらに厚い補助膜を前記エッチング対象層を含む前記第１のエッチングマスクパターンの表面に形成する段階と、
    前記補助膜の凹部に第２のエッチングマスクパターンを形成する段階と、
    前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階と、
    前記第１及び第２のエッチングマスクパターンをエッチングマスクとして用いて前記エッチング対象層をパターニングする段階と、
    を含むことを特徴とする半導体素子のパターン形成方法。
  8. 半導体基板上にエッチング対象層を形成する段階と、
    前記エッチング対象層上に第１のエッチングマスクパターンを形成する段階と、
    前記エッチング対象層を含む前記第１のエッチングマスクパターンの表面に水素を含むカーボン膜で補助膜を形成する段階と、
    前記補助膜の凹部に第２のエッチングマスクパターンを形成する段階と、
    前記第１及び第２のエッチングマスクパターン間の前記補助膜を除去する段階と、
    前記第１及び第２のエッチングマスクパターンをエッチングマスクとして用いて前記エッチング対象層をパターニングする段階と、
    を含むことを特徴とする半導体素子のパターン形成方法。
  9. 前記エッチング対象層は、ＳＯＣ膜で形成することを特徴とする請求項７または請求項８に記載の半導体素子のパターン形成方法。
  10. 前記第１のエッチングマスクパターン及び前記第２のエッチングマスクパターンは、ＭＦＨＭ(Ｓｉを含有するＢＡＲＣ)膜で形成することを特徴とする請求項７または請求項８に記載の半導体素子のパターン形成方法。
  11. 前記第１のエッチングマスクパターンを形成する段階において前記第１のエッチングマスクパターンのピッチは、後続で形成される前記第２のエッチングマスクパターンのピッチよりも２倍大きいことを特徴とする請求項７または請求項８に記載の半導体素子のパターン形成方法。
  12. 前記補助膜は、水素を含有するカーボン膜で形成することを特徴とする請求項７に記載の半導体素子のパターン形成方法。
JP2008160603A 2008-01-14 2008-06-19 半導体素子のパターン形成方法 Pending JP2009170863A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080003953A KR100933854B1 (ko) 2008-01-14 2008-01-14 반도체 소자의 패턴 형성방법

Publications (1)

Publication Number Publication Date
JP2009170863A true JP2009170863A (ja) 2009-07-30

Family

ID=40851020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008160603A Pending JP2009170863A (ja) 2008-01-14 2008-06-19 半導体素子のパターン形成方法

Country Status (3)

Country Link
US (1) US7906272B2 (ja)
JP (1) JP2009170863A (ja)
KR (1) KR100933854B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048813B2 (en) * 2008-12-01 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing delamination in the fabrication of small-pitch devices
CN111564369B (zh) * 2019-02-14 2023-10-10 中芯国际集成电路制造(上海)有限公司 一种刻蚀图形的形成方法及半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093778A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2007189237A (ja) * 1999-07-20 2007-07-26 Samsung Electronics Co Ltd 選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法
JP2007305976A (ja) * 2006-05-09 2007-11-22 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
SG79235A1 (en) * 1998-07-16 2001-03-20 Univ Singapore Highly selective and complete interconnect metal line and via/contact hole filling by electroless plating
US7018780B2 (en) * 1999-06-25 2006-03-28 Lam Research Corporation Methods for controlling and reducing profile variation in photoresist trimming
US6372291B1 (en) * 1999-12-23 2002-04-16 Applied Materials, Inc. In situ deposition and integration of silicon nitride in a high density plasma reactor
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
KR100642886B1 (ko) 2005-06-27 2006-11-03 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR100835486B1 (ko) * 2006-05-09 2008-06-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
JP4745121B2 (ja) * 2006-05-17 2011-08-10 株式会社東芝 半導体装置製造におけるパターン形成方法
US7807583B2 (en) * 2006-08-25 2010-10-05 Imec High aspect ratio via etch
US7951723B2 (en) * 2006-10-24 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated etch and supercritical CO2 process and chamber design

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007189237A (ja) * 1999-07-20 2007-07-26 Samsung Electronics Co Ltd 選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法
JP2002093778A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2007305976A (ja) * 2006-05-09 2007-11-22 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Also Published As

Publication number Publication date
KR100933854B1 (ko) 2009-12-24
US20090181543A1 (en) 2009-07-16
KR20090078144A (ko) 2009-07-17
US7906272B2 (en) 2011-03-15

Similar Documents

Publication Publication Date Title
JP4885930B2 (ja) リソグラフィによるダブルパターンニング方法
JP2008091851A (ja) 半導体素子のハードマスクパターン形成方法
JP2009111329A (ja) 半導体素子の微細パターン形成方法
CN107799402A (zh) 二次图形的形成方法
US9586343B2 (en) Method for producing nanoimprint mold
JP2009158904A (ja) 半導体素子の金属配線形成方法
JP2009239030A (ja) 半導体装置の製造方法
JP2008042174A (ja) マスクパターン形成方法
JP2009170863A (ja) 半導体素子のパターン形成方法
KR100976651B1 (ko) 반도체 소자의 패턴 형성방법
JP2008283165A (ja) 半導体素子のハードマスクパターン形成方法
JP2006019496A (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
JP2016092360A (ja) 欠陥修正方法および微細構造体の製造方法
JP2015032650A (ja) パターン形成方法及びインプリントモールドの製造方法
KR100790564B1 (ko) 위상반전 마스크 제작방법
KR100989481B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100932326B1 (ko) 반도체 소자의 패턴 형성방법
US6541387B1 (en) Process for implementation of a hardmask
US9396966B1 (en) Patterning method and semiconductor structure
KR100510616B1 (ko) 반도체 제조 공정에서의 ｂａｒｃ 패터닝 및 식각 방법
KR20100003062A (ko) 패턴 형성방법
TW201248685A (en) Method for via formation in a semiconductor device
KR20070068909A (ko) 역 포토레지스트 패턴을 이용한 포토 마스크의 제조방법
KR20100026191A (ko) 반도체 장치 제조 방법
JP2008304689A (ja) パターン形成方法、インプリントモールド、フォトマスク

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130709

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140128