JP2009164166A - プリント基板 - Google Patents

Abstract

【課題】 高密度実装を可能とするプリント基板を提供する。
【解決手段】 プリント基板１は、第一、第二メモリ３Ａ，３Ｂが実装用基板２の表裏に偏位させて実装され、さらに各端子配列８Ａ，８Ｂが当該プリント基板１を平面視した際に鏡像対称となるように設定されてなる。このため、各スルーホールビア４を、両メモリ３Ａ，３Ｂ間の基板部分１１の略中央に配置すれば、該スルーホールビア４を基準にして導電路９の配線パターンが線対称となって、その導電路長が略等しく設定されるため、ミアンダ配線が大幅に削減できる。
【選択図】 図１

Description

本発明は、例えばメモリなどの実装部品が実装用基板に実装されてなるプリント基板に関するものである。

従来、例えばメモリ等の実装部品と、該実装部品が実装された実装用基板とからなるプリント基板は、よく知られている（例えば、特許文献１〜３参照）。
具体的に従来のプリント基板Ａは、図５に示すように、実装用基板ｄの表面に、端子ｂが裏面（実装面）に配された実装部品としてのメモリａ１，ａ２がはんだ付けされて実装され、さらに、各メモリａ１，ａ２の周辺には、前記端子ｂと導通するスルーホールビアｃが配設されている。なお、図５においては、説明を分かり易くするため、メモリａ２の一部を切り欠いて示しているが、各メモリａ１，ａ２は互いに同一製品であり、同一の端子配列を有している。

ここで、前記スルーホールビアｃは、実装用基板ｄの表面に形成された導電路ｅを介して、隣接する各メモリａ１，ａ２の対応する端子ｂにそれぞれ導通しているところ、各導電路ｅの導電路長は互いに等しくなるように設計されている。例えば、メモリａ１の端子ｂ１と、メモリａ２の端子ｂ２がスルーホールビアｃにそれぞれ導通した構成にあって、端子ｂ１に接続する導電路ｅ１の導電路長と、端子ｂ２に接続する導電路ｅ２の導電路長とが等しくされている。さらに、当該導電路長を適宜調整する手段として、当該導電路ｅをミアンダ配線とすることもよく知られている。図５においては、例えば導電路ｅ２にミアンダ配線が採用されている。

特開平５―５５４４５号公報 特開２００６−２６０３２２号公報 特開２００７−３６５４６号公報

しかしながら、上記構成にあって、実装部品が多数実装された実装用基板上にミアンダ配線が多数配されることとなると、プリント基板の配線領域が増加してしまい、配線スペースを確保するために実装用基板が大型化する問題が生じる。また、実装用基板上において配線パターンが密集する領域とそうでない領域とが混在することとなり、無駄なスペースが生じやすくバランスの悪い配線設計となりやすい。さらに、配線スペースを広く確保するために、実装用基板を多層構造として当該実装用基板内部にも導電路を形成する構成が提案されているものの、基板構造が複雑化してコストが高騰する欠点等がある。
近年、製品機器の小型化に伴い、高密度実装の要請が特に求められているため、これまでに述べた問題は特に解決したい課題となる。

本発明は、上記問題点を解決することができるプリント基板を提供することを目的とする。

本発明は、実装用基板に実装部品が複数実装されたプリント基板であって、前記実装用基板の一方の面に、裏面に複数の端子を備える第一実装部品が実装され、該実装用基板の他方の面であって前記第一実装部品の裏面と対面する部分の外側領域の一部に、該第一実装部品と同じ端子配列の複数の端子を裏面に備える第二実装部品が実装されていると共に、前記第一実装部品及び前記第二実装部品は、前記第一実装部品の表面側から見た該第一実装部品の端子配列と前記第二実装部品の裏面側から見た該第二実装部品の端子配列とが鏡像対称となるようにそれぞれ実装され、さらに、前記第一実装部品及び前記第二実装部品の間の基板部分に、該第一実装部品の端子と、該第一実装部品の端子に対応する前記第二実装部品の端子とにそれぞれ導通するスルーホールビアが複数配設されており、前記複数のスルーホールビアは、前記基板部分に市松状に配されていることを特徴とするプリント基板である。

かかる構成にあっては、上述のように両実装部品の端子配列が鏡像対称となるように配置されているため、第一実装部品の端子と、該第一実装部品の端子に対応する第二実装部品の端子に導電路を介して各々導通するスルーホールビアを、導電路の途中において両実装部品間の中央付近に配置すれば、必然的に当該スルーホールビアから各端子までの離間距離がほぼ等しくなる。換言すれば、該スルーホールビアを通過する仮想軸を基準にして導電路の配線パターンが線対称に配置されることとなる。ここで、このような対称的な導電路の配線パターンの形成が可能となると、従来のように一方の導電路長と他方の導電路長とを等しくするために多用されていたミアンダ配線を大幅に削減できる。このため、前記導電路は、ミアンダ配線で消費する領域（スペース）を最小限に食い止めることができ、配線パターンが簡素化され、実装用基板上においてバランスのとれた無駄のない配線パターンの設計が可能となる。さらに、配線スペースも縮小化できるため、実装用基板を小型化、単層化することができる。

また、かかる構成のように、スルーホールビアを交互に偏位させ、該スルーホールビアが縦横一列状に整列することを避けた配置とすることにより、スルーホールビアが第一実装部品と第二実装部品との間に集中することとなっても、所定のビア径を維持したまま、スルーホールビアの配置領域を全体としてコンパクトなものとすることができる。また、スルーホールビアとスルーホールビアの間にある非導電路部分の面積が十分に確保できるため、十分なリターンパスを確保することも可能となる。ところで、図３ｂに示すように、スルーホールビアが一直線上に配されると、切欠部位が近接していわゆる内層スリットが生じ、当該実装用基板のリターンパスが遮断され、ＥＭＩ(Electromagnetic Interference)が悪化するおそれがある。しかし、本発明のようにスルーホールビアの配置を交互に偏位させることにより切欠部位が近接すること回避できるため、いわゆる内層スリットが形成されることが防止されて十分なリターンパスを確保することができる。

なお、前記実装部品として、メモリを実装用基板に実装した場合であっても、スルーホールビアの導電路についてミアンダ配線が大幅に削減となるため、メモリを高密度に実装することができる。

本発明に係るプリント基板は、端子に導通する導電路の配線パターンについてミアンダ配線が大幅に削減となるため、配線パターンが簡素化すると共に、導電路の配線スペースが縮小化でき、小型化が可能となって高密度な実装を実現できる効果がある。

以下、本発明に係るプリント基板１の実施例を説明する。
図１等に示すように、プリント基板１は、実装用基板２と、該実装用基板２に実装されている実装部品としてのメモリ３とを備えている。なお、前記実装用基板２は、図１，２に示すように平面視横長矩形で薄板形状であり、公知品が好適に用いられる。また、前記メモリ３としては、具体的に第一メモリ３Ａ（第一実装部品）及び第二メモリ３Ｂ（第二実装部品）が実装されており、該第一、第二メモリ３Ａ，３Ｂは、それぞれ平面視正方形の薄板形状の半導体記憶装置であって公知品である。また、前記メモリ３の実装面となる裏面３１には、複数の導電性の端子１０が形成されている。なお、第一メモリ３Ａと第二メモリ３Ｂは、同一製品であって前記端子１０の配置が互いに全く同一であり、各々同一の端子配列８を有している。

ここで、図１，２に示すように、本発明に係るプリント基板１にあっては、第一メモリ３Ａの端子１０が実装用基板２の表面２Ａ（一方の面）に形成されたパドに、第二メモリ３Ｂの端子１０が該実装用基板２の裏面２Ｂ（他方の面）に形成されたパッドに、各々はんだ（図示省略）付けされて実装されている。さらに詳述すると、該第二メモリ３Ｂは、図２に示すように前記第一メモリ３Ａの裏面（端子形成面）と対面する基板部分αの外側領域の一部に実装されている。換言すれば、両メモリ３は、実装用基板２の表裏で互いに位置を異ならせて実装されている。

さらに、該第一メモリ３Ａ及び第二メモリ３Ｂは、図１に示すように、前記第一メモリ３Ａの表面側から見た当該第一メモリ３Ａの第一端子配列８Ａと、前記第二メモリ３Ｂの裏面側から見た当該第二メモリ３Ｂの端子配列８Ｂとが鏡像対称となるようにそれぞれ配向されている。

また、図１，２に示すように、第一メモリ３Ａと第二メモリ３Ｂとの間の基板部分１１には、複数のスルーホールビア４が板厚方向へ貫通するようにして配設されている。このスルーホールビア４は、第一メモリ３Ａの端子１０及び第二メモリ３Ｂの端子１０とそれぞれ個別に、当該実装用基板２の表層に形成される導電路９を介して導通している。例えば、スルーホールビア４Ａは、第一メモリ３Ａの第一端子１０Ａと第一導電路９Ａを介して導通すると共に、第二メモリ３Ｂの第二端子１０Ｂと第二導電路９Ｂを介して導通している。勿論、前記第一導電路９Ａは、実装用基板２の表面２Ａに形成され、前記第二導電路９Ｂは、当該実装用基板２の裏面２Ｂに形成されている。なお、図１において、上記以外の端子１０や導電路９は、一部省略して示している。

さらに、前記第一メモリ３Ａの端子１０とスルーホールビア４とに導通した導電路９の導電路長と、前記第二メモリ３Ｂの端子１０とスルーホールビア４とに導通する導電路９の導電路長とが実質的に等しくなるように設定されている。具体例を示すと、スルーホールビア４Ａと導通する第一導電路９Ａの導電路長と、同じくスルーホールビア４Ａと導通する第二導電路９Ｂの導電路長とが、実質的に等しい。なお、本発明において実質的に導電路長が等しいとは、厳密にその路長が等しいことは要求されず、信号を伝送する上で問題を生じることない程度に等しく設定されていればよい。

これまで述べたように、本発明に係るプリント基板１にあっては、上述のように第一、第二メモリ３Ａ，３Ｂが表裏で偏位させて実装されていると共に、かかる実装状態で各端子配列８Ａ，８Ｂが当該プリント基板１を平面視した際に鏡像対称となるように設定されているため、各スルーホールビア４を、両メモリ３Ａ，３Ｂ間の基板部分１１の略中央に配置すれば、必然的に該スルーホールビア４と導通する各端子１０までの離間距離がほぼ等しくなる。換言すれば、スルーホールビア４と各端子１０とをほぼ最短距離で結線すると、該スルーホールビア４を基準にして定められる仮想軸を中心に導電路９の配線パターンが線対称となる。ここで、このような対称的な導電路９の配線パターンが形成されると、従来のように一方の導電路長と他方の導電路長とを等しくするために採用されていたミアンダ配線が大幅に削減される。このため、ミアンダ配線で消費する領域を最小限に食い止めることができ、図１に示すように、プリント基板１上の配線パターンが簡素化され、無駄のない配線設計が可能となる。

ところで、本プリント基板１における複数のスルーホールビア４は、第一メモリ３Ａと第二メモリ３Ｂとの間の基板部分１１において、平面視市松状に配置され、縦横で一直線状に整列しない態様としている。

かかる構成とすることにより、隣り合うスルーホールビア４同士の干渉が防止され、第一メモリ３Ａと第二メモリ３Ｂとの間にコンパクトに多数スルーホールビア４を配置することができる。また、スルーホールビア４の間隔を十分に確保できるため、非導電路部分の面積が十分に確保されて図３ａに示すように、十分なリターンパス（図３において矢印参照）を得ることが可能となる。

ところで、本発明のプリント基板１は、スルーホールビア４を市松状に配置することに限定されるものではなく、図４に示すように第一メモリ３Ａと第二メモリ３Ｂとの間で整一に配置される構成を積極的に排除するものではない。

上記した端子１０又は導電路９は、公知の導電性材料により構成され、公知のスクリーン印刷等の公知技術によって形成される。また、本発明のプリント基板１は、これまでに述べた実施例に限定されるものではなく、本発明の要旨を逸脱しない限り適宜変更することは勿論可能である。

プリント基板１の平面概略図である。 プリント基板１の縦断側面概略図である。 ａ）はリターンパスが確保できるプリント基板１を示す拡大平面図であり、ｂ）はリターンパスが遮断されるプリント基板の拡大平面図である。 変形例に係るスルーホールビア４の配置を示す平面概略図である。 従来のプリント基板Ａの平面概略図である。

符号の説明

１ プリント基板
２ 実装用基板
３ メモリ（実装部品）
３Ａ 第一メモリ
３Ｂ 第二メモリ
４ スルーホールビア
８ 端子配列
８Ａ 第一端子配列
８Ｂ 第二端子配列
１０ 端子
１０Ａ 第一端子
１０Ｂ 第二端子
１１ 基板部分

Claims (1)

1. 実装用基板に実装部品が複数実装されたプリント基板であって、
   前記実装用基板の一方の面に、裏面に複数の端子を備える第一実装部品が実装され、該実装用基板の他方の面であって前記第一実装部品の裏面と対面する部分の外側領域の一部に、該第一実装部品と同じ端子配列の複数の端子を裏面に備える第二実装部品が実装されていると共に、
   前記第一実装部品及び前記第二実装部品は、前記第一実装部品の表面側から見た該第一実装部品の端子配列と前記第二実装部品の裏面側から見た該第二実装部品の端子配列とが鏡像対称となるようにそれぞれ実装され、さらに、前記第一実装部品及び前記第二実装部品の間の基板部分に、該第一実装部品の端子と、該第一実装部品の端子に対応する前記第二実装部品の端子とにそれぞれ導通するスルーホールビアが複数配設されており、前記複数のスルーホールビアは、前記基板部分に市松状に配されていることを特徴とするプリント基板。

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