JP2009147034A - 回路装置及びその製造方法 - Google Patents
回路装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009147034A JP2009147034A JP2007321467A JP2007321467A JP2009147034A JP 2009147034 A JP2009147034 A JP 2009147034A JP 2007321467 A JP2007321467 A JP 2007321467A JP 2007321467 A JP2007321467 A JP 2007321467A JP 2009147034 A JP2009147034 A JP 2009147034A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- circuit board
- insulating member
- circuit
- underfill material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】複数の半導体装置を1つの回路基板に搭載すると共に小型化した回路装置、及びそのような回路装置の製造方法を提供する。
【解決手段】表面の少なくとも一部に絶縁部材6を備えた回路基板2と、回路基板2に取り付けられた複数の半導体装置3A,3Bと、を備えた回路装置1であって、複数の半導体装置3A,3Bと回路基板2とのGAPにはアンダーフィル材がモールドされ、回路回路基板2において第1の半導体装置3Aと第2の半導体装置3Bとの間には絶縁部材6を塗布していない絶縁部材非具備部21が設けられている。
【選択図】図1
【解決手段】表面の少なくとも一部に絶縁部材6を備えた回路基板2と、回路基板2に取り付けられた複数の半導体装置3A,3Bと、を備えた回路装置1であって、複数の半導体装置3A,3Bと回路基板2とのGAPにはアンダーフィル材がモールドされ、回路回路基板2において第1の半導体装置3Aと第2の半導体装置3Bとの間には絶縁部材6を塗布していない絶縁部材非具備部21が設けられている。
【選択図】図1
Description
本発明は半導体装置が接合部材を介して回路基板に接合され、該半導体装置と回路基板とのGAPをアンダーフィルモールドされてなる回路装置、及びその製造方法に関するものである。
近年、携帯電話等の電子機器に内蔵された回路装置の小型化、高集積化が進行するに伴い、BGA(Ball Grid Array)、CSP(Chip Size/Scale Package)、半導体ベアチップ等の半導体装置をバンプ等の接合部材を介して回路基板に接合して用いる回路装置が用いられている(特許文献1参照)。
例えば、図8において回路装置1は、回路基板2上に半導体装置3が接合部材としてのはんだボール4により接合されている。吐出手段(図示せず)によりアンダーフィル材5を回路基板2の絶縁部材6上であって半導体装置3の近傍61に吐出すると、アンダーフィル材5は半導体装置3と回路基板2とのGAPに毛細管現象により充填される。このアンダーフィル材5は、一般に熱硬化性樹脂にシリカなどのフィラーが混入されており、熱膨張係数差により半導体装置に加わるストレスを軽減する役目がある。アンダーフィル材5は半導体装置3と回路基板2との間に充填された後に加熱されることにより硬化し、アンダーフィルモールドが完成する。
特開2000−260820号公報
半導体装置の小型化に伴い半導体装置と回路基板とのGAPも小さくなってきている。また複数の半導体装置を1つの回路基板に搭載する回路装置も開発されている。
この場合、図7(b)に示すように回路基板2にバンプ等の接合部材4を介して接合された第1の半導体装置3Aと第2の半導体装置3Bのそれぞれにアンダーフィル材5を充填する必要がある。具体的には、最初に第1の半導体装置3Aの第2の半導体装置3Bとの対向面の反対側3Aoに吐出手段9によりアンダーフィル材5を塗布する。次いで、第2の半導体装置3Bの第1の半導体装置3Aとの対向面の反対側3Boに吐出手段9を移動させてアンダーフィル材5を塗布する。
領域3Ao及び3Boに塗布されたアンダーフィル材5は、毛細管現象により第1の半導体装置3Aと回路基板2とのGAP 7A、及び、第2の半導体装置3Bと回路基板2とのGAP 7Bに充填されるが、その一部は塗布点を中心として回路基板2の外周部に向かって拡がる。従って、アンダーフィル材付着領域55が2つ形成されるため回路装置が大型となり、市場からの小型化の要求に反するものとなっていた。
また、同図(c)に示すように、最初に第1の半導体装置3Aの第2の半導体装置3Bとの対向面側3Aiに吐出手段9によりアンダーフィル材5を塗布し、次いで、第2の半導体装置3Bの第1の半導体装置3Aとの対抗面側3Biに吐出手段9を移動させてアンダーフィル材5を塗布する手法もとられていた。この手法によっても、領域3Ai及び3Biに塗布されたアンダーフィル材5は毛細管現象によりGAP 7A、7Bに充填されるが、その一部は塗布点を中心として回路基板2の外周部に向かって拡がる。従って、同様にアンダーフィル材付着領域55が2つ形成されるため回路装置が大型となり、小型化の要求に反していた。
本発明は上記問題点を解決するためになされたものであり、一の目的は複数の半導体装置を1つの回路基板に搭載すると共に小型化した回路装置を提供することであり、他の目的は、そのような回路装置の製造方法を提供することである。
第1の発明は、表面の少なくとも一部に絶縁部材を備えた回路基板と、回路基板に取り付けられた複数の半導体装置と、を備えた回路装置であって、複数の半導体装置と回路基板とのGAPにはアンダーフィル材がモールドされ、回路基板において第1の半導体装置と第2の半導体装置との間には絶縁部材を具備していない絶縁部材非具備部が設けられている回路装置である。
絶縁部材非具備部は、第1の半導体装置から第2の半導体装置に向かって延在し、第2の半導体装置側の絶縁部材非具備部の幅は第1の半導体装置側の絶縁部材非具備部の幅よりも小さいのが好ましい。
第2の発明は、複数の半導体装置が接合部材を介して回路基板に接合され、半導体装置と回路基板とのGAPをアンダーフィルモールドした回路装置の製造方法である。回路基板は第1の半導体装置が接合されるべき位置と第2の半導体装置が接合されるべき位置との間に絶縁部材を具備していない絶縁部材非具備部を有している。具体的には、複数の半導体装置を接合した回路基板を第1の半導体装置が第2の半導体装置に対して位置が高くなるように傾斜した状態で保持し、第1の半導体装置の最上部近傍の回路基板上にアンダーフィル材を塗布する工程と、第1の半導体装置と回路基板とのGAPから流出して絶縁部材非具備部を流動し第2の半導体装置と回路基板とのGAPに流入したアンダーフィル材が、第2の半導体装置の最下部近傍に到達した後で、回路基板の姿勢を水平にする工程と、加熱によりアンダーフィル材を硬化させる工程と、を有している。
[実施の形態1]
本発明の実施の形態に係る回路装置とその製造方法について説明する。
本発明の実施の形態に係る回路装置とその製造方法について説明する。
まず、図2及び3に示すように、第1の半導体装置3Aと第2の半導体装置3Bを回路基板2に接合しただけで、アンダーフィル材をまだ充填していないアンダーフィル未充填回路装置1Aを用意する。図2はアンダーフィル未充填回路装置1Aの上面図であり、図3は図2の線I−Iで切断した断面図である。
第1及び第2の半導体装置3A、 3Bはバンプ等の接合部材4を介して回路基板2の端子(図示せず)と接合している。回路基板2は、その表面の一部にレジスト等の絶縁部材6を具備しているが、第1の半導体装置3Aが接合されるべき位置と第2の半導体装置3Bが接合されるべき位置との間の領域に絶縁部材6を具備していない絶縁部材非具備部21が設けられている。絶縁部材非具備部21は絶縁部材壁22、23で挟まれており、後述するように絶縁部材非具備部21はアンダーフィル材の流動路となる。
図4(a)に示すように、治具(図示せず)によりアンダーフィル未充填回路装置1Aを傾斜した状態で保持する。第1の半導体装置3Aの回路基板2との対向面は、紙面左側(以下、最上部3AHという)が位置が高くなっている。次に、同図(b)に示すように、該最上部3AH近傍の絶縁部材6、即ち回路基板2に吐出手段9によりアンダーフィル材5を塗布する。
同図(c)に示すように、塗布されたアンダーフィル材5は、重力により第1の半導体装置3Aと回路基板2とのGAP 7Aに達すると毛細管現象によりGAP 7A全体に充填される。そして、同図(d)に示すように、GAP 7Aから流出したアンダーフィル材5は、重力により第2の半導体装置3Bへ向かって流れるが、絶縁部材壁22、23に堰き止められ絶縁部材非具備部21に沿って流動することとなる。
その後、同図(e)に示すように、アンダーフィル材5が第2の半導体装置3Bと回路基板2とのGAP 7Bに達すると、毛細管現象によりアンダーフィル材5はGAP 7B全体に充填される。
第2の半導体装置3Bの回路基板2との対向面は、紙面右側(以下、最下部3BLという)が位置が低くなっている。アンダーフィル材5が最下部3BLの近傍に到達した後で、同図(f)に示すように回路基板2の姿勢を水平にする。これにより、アンダーフィル材5の流動は停止し、アンダーフィル材5がGAP 7Bから流出することはない。
次いで、加熱することによりアンダーフィル材5を硬化させる。これにより、図1に示すアンダーフィルモールドされた回路装置1が完成する。
回路基板2を傾斜した状態で保持してアンダーフィル材5を塗布することにより、アンダーフィル材5がGAP 7A、7Bに充填する充填速度を減少させることなく効率的に安定して回路装置1を製造することが可能となる。
本願発明により隣接する2つの半導体装置をアンダーフィルモールドする場合、図7(a)に示すようにアンダーフィル材付着領域55は1つのみ形成される。それに対して、従来の回路装置は同図(b)、(c)に示すようにアンダーフィル材付着領域55は2つ形成される。従って、本願発明の回路装置1はアンダーフィル材付着領域55が1つ少ない分だけ従来の回路装置よりも小型化することが可能となる。
また、図2に示すように、絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっており、第2の半導体装置3Bへのアンダーフィル材5の注入口を絞ることができる。図5は、GAP 7B内でのアンダーフィル材の挙動を示しており、等時輪郭線(isochronal contour line)51は、GAP 7B内を移動するアンダーフィル材5の前縁を表す。初めに、アンダーフィル材5は、絶縁部材非具備部端部21EからGAP 7B内へ進入する。時間が進行するに従って、アンダーフィル材5の前縁は、矢印52によって示されるように、絶縁部材非具備部端部21E中心としてGAP 7B内を略放射状に前進するのでボイドの発生を抑制することができる。
[実施の形態2]
実施の形態1では、2つの半導体装置が真横に並列して回路基板に接合されている場合について説明した。以下に、他の位置関係で接合されている場合について説明する。実施の形態1と同じ部材、部分については同じ参照符号を付し、説明を省略する。また、いずれの図においても、回路基板2は傾斜しているため紙面の左側が高く、右側が低いものとする。なお、製造方法は実施の形態1に記載した方法と同様である。
実施の形態1では、2つの半導体装置が真横に並列して回路基板に接合されている場合について説明した。以下に、他の位置関係で接合されている場合について説明する。実施の形態1と同じ部材、部分については同じ参照符号を付し、説明を省略する。また、いずれの図においても、回路基板2は傾斜しているため紙面の左側が高く、右側が低いものとする。なお、製造方法は実施の形態1に記載した方法と同様である。
図6(a)は、第2の半導体装置3Bの角部が第1の半導体装置3Aの一辺の略中点を向いている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
[実施の形態3]
図6(b)は、第2の半導体装置3Bが第1の半導体装置3Aと平行な位置関係にあるが、紙面下方向に位置がずれている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
図6(b)は、第2の半導体装置3Bが第1の半導体装置3Aと平行な位置関係にあるが、紙面下方向に位置がずれている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
[実施の形態4]
図6(c)は、第2の半導体装置3Bの角部が、第1の半導体装置3Aの紙面右側の辺の中点と紙面右下の角部との間の略中心を向いている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
図6(c)は、第2の半導体装置3Bの角部が、第1の半導体装置3Aの紙面右側の辺の中点と紙面右下の角部との間の略中心を向いている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
[実施の形態5]
図6(d)は、第2の半導体装置3Bの角部が第1の半導体装置3Aの角部を向いている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
図6(d)は、第2の半導体装置3Bの角部が第1の半導体装置3Aの角部を向いている回路装置である。絶縁部材非具備部21は、第1の半導体装置3A側の幅WAに比べて第2の半導体装置3B側の幅WBが小さくなっている。
実施の形態では、隣接する2つの半導体装置にアンダーフィル材を充填したが、3つ以上の半導体装置にも本願発明を適用でき、本願発明の技術的範囲に属する。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 回路装置、2 回路基板、3 半導体装置、3A 第1の半導体装置、3B 第2の半導体装置、4 接合部材、5 アンダーフィル材、6 絶縁部材、7 GAP、9 吐出手段、21 絶縁部材非具備部
Claims (3)
- 表面の少なくとも一部に絶縁部材を備えた回路基板と、該回路基板に取り付けられた複数の半導体装置と、を備えた回路装置であって、
前記複数の半導体装置と回路基板とのGAPにはアンダーフィル材がモールドされ、前記回路基板において第1の半導体装置と第2の半導体装置との間には絶縁部材を具備していない絶縁部材非具備部が設けられている、回路装置。 - 前記絶縁部材非具備部は、第1の半導体装置から第2の半導体装置に向かって延在し、第2の半導体装置側の絶縁部材非具備部の幅は第1の半導体装置側の絶縁部材非具備部の幅よりも小さい、請求項1記載の回路装置。
- 複数の半導体装置が接合部材を介して回路基板に接合され、前記半導体装置と回路基板とのGAPをアンダーフィルモールドした回路装置の製造方法であって、
複数の半導体装置を接合した回路基板を第1の半導体装置が第2の半導体装置に対して位置が高くなるように傾斜した状態で保持し、第1の半導体装置の最上部近傍の回路基板上にアンダーフィル材を塗布する工程と、
前記回路基板は第1の半導体装置が接合されるべき位置と第2の半導体装置が接合されるべき位置との間に絶縁部材を具備していない絶縁部材非具備部を有し、第1の半導体装置と回路基板とのGAPから流出して前記絶縁部材非具備部を流動し第2の半導体装置と回路基板とのGAPに流入したアンダーフィル材が、第2の半導体装置の最下部近傍に到達した後で、回路基板の姿勢を水平にする工程と、
加熱によりアンダーフィル材を硬化させる工程と、
を有する回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007321467A JP2009147034A (ja) | 2007-12-13 | 2007-12-13 | 回路装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007321467A JP2009147034A (ja) | 2007-12-13 | 2007-12-13 | 回路装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009147034A true JP2009147034A (ja) | 2009-07-02 |
Family
ID=40917328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007321467A Pending JP2009147034A (ja) | 2007-12-13 | 2007-12-13 | 回路装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009147034A (ja) |
-
2007
- 2007-12-13 JP JP2007321467A patent/JP2009147034A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6124164B2 (ja) | 低コストなパッケージの反りの解決法 | |
US8021932B2 (en) | Semiconductor device, and manufacturing method therefor | |
US8575763B2 (en) | Semiconductor device and method of manufacturing the same | |
US20130258578A1 (en) | Package including an underfill material in a portion of an area between the package and a substrate or another package | |
JP2010251408A (ja) | 半導体装置及びその製造方法並びに電子装置 | |
TW201426928A (zh) | 具有在封裝間之電絕緣材料之層疊封裝(PoP) | |
US11658099B2 (en) | Flip chip curved sidewall self-alignment features for substrate and method for manufacturing the self-alignment features | |
JP2016178196A (ja) | 半導体装置及びその製造方法 | |
JP2004165283A (ja) | 半導体装置 | |
TWI626698B (zh) | 電子封裝以及連接第一晶粒至第二晶粒以形成電子封裝的方法 | |
US20070224729A1 (en) | Method for manufacturing a flip-chip package, substrate for manufacturing and flip-chip assembly | |
JP2008171879A (ja) | プリント基板およびパッケージ実装構造 | |
WO2018126545A1 (zh) | 一种高可靠性电子封装结构、电路板及设备 | |
JP2014107554A (ja) | 積層型半導体パッケージ | |
KR101224802B1 (ko) | 패키지 조립시 극도로 얇은 기판 및 패키지를 위한 플립 칩 조립 프로세스 | |
JP2008192815A (ja) | 積層型半導体装置 | |
JP2009147034A (ja) | 回路装置及びその製造方法 | |
JP4688443B2 (ja) | 半導体装置の製造方法 | |
US8823170B2 (en) | Apparatus and method for three dimensional integrated circuits | |
JP2005167072A (ja) | 半導体装置およびその製造方法 | |
CN116487276B (zh) | 一种芯片及其制作方法、半导体器件 | |
JP5375563B2 (ja) | 半導体装置の実装構造及び実装方法 | |
KR20060072985A (ko) | 스택 패키지 및 그 제조방법 | |
JP4696712B2 (ja) | 半導体装置 | |
KR20080044518A (ko) | 반도체 패키지 및 이의 제조 방법 |