JP2009145124A - 回転角検出装置 - Google Patents

Abstract

【課題】高速に補正処理を行なうことによって、検出対象である回転機の高回転時にも補正処理時間に起因した角度検出誤差の発生を防止する。
【解決手段】Ｒ／Ｄコンバータ部１４は、誤差補正回路１１０と、カウンタ１３０と、レゾルバ１２からの出力信号に基づいて、モータジェネレータ４の回転角に対応させて、カウンタ１３０のカウント値を増減させる演算部１２０とを含む。誤差補正回路１１０は、マイコン部４０のＲＯＭに格納された補正値テーブル５２ａからの補正値ＣＢに基づいて、Ｒ／Ｄコンバータ部１４内のデジタル／アナログ変換部における抵抗誤差を解消するような抵抗値の微調整をハードウェア機構により実行するように構成される。
【選択図】図１

Description

この発明は、回転角検出装置に関し、より特定的にはレゾルバを用いる回転角検出装置に関する。

回転機のロータ回転角を検出するセンサとしてレゾルバが知られている。レゾルバで検出された回転角は、当該回転機の電流制御などに用いられる。一般的に、レゾルバは、検出対象である回転機のロータと機械的に連結されたロータと、複数のコイル巻線を内蔵したステータとにより構成される。

レゾルバのロータを楕円形で構成することにより、ロータの回転に伴ってステータおよびロータ間のギャップ長が変化するので、ステータに内蔵された複数のコイル巻線のうちの一次巻線に参照信号として正弦波ｓｉｎωｔの信号を入力すると、電気角で９０°の位相差を持って配置された２つの二次巻線間に、それぞれロータ回転角θに応じて変調された出力信号ｓｉｎωｔｓｉｎθ，ｓｉｎωｔｃｏｓθが得られる。

たとえば、特開２００４−３２５１６６号公報（特許文献１）にも記載されるように、Ｒ／Ｄ（レゾルバ／デジタル）変換ＩＣ（以下、単にＲ／Ｄコンバータとも称する）は、アップ／ダウンカウンタによって検出される基準回転角φに応じた信号ｓｉｎφ，ｃｏｓφと、ロータ回転角θとを含んだレゾルバ出力信号とから、ｓｉｎ（θ−φ）を算出し、その位相差（θ−φ）を０とするようにφに相当するカウント値を増減するように構成される。そして、フィードバック制御が収束した（θ−φ）＝０の状態でのφをロータ回転角θの値として検出する構成が開示されている。

このようなレゾルバ出力信号から算出された回転角を補正処理する構成として、特開２００６−３４３３１８号公報（特許文献２）には、角速度の演算に基づいて、導出された回転角に応じて補間する処理と、サーボロジック部で生じた回転角の実測値に対する角度遅延を補正するための遅れ補正処理とを施して回転角の検出精度を向上させる回転位置検出装置の構成が開示されている。あるいは、補正処理の他の構成として、特開２００４−２０５３４５号公報（特許文献３）には、一旦補正した後のレゾルバ誤差データを、補正用ＲＯＭに加算して、補正値の更新により出力レゾルバ信号の高精度化を行なうレゾルバの補正方法が記載されている。
特開２００４−３２５１６６号公報 特開２００６−３４３３１８号公報 特開２００４−２０５３４５号公報

しかしながら、特許文献１に記載されたＲ／Ｄコンバータに、特許文献２に記載された回転角の補正処理を適用すれば、複雑な制御演算によって回転角を補正する構成となるため、演算処理に伴う遅延によって検出誤差が発生するおそれがある。すなわち、Ｒ／Ｄコンバータでは、アナログ／デジタル変換の所要時間や上記補正処理演算の所要時間によって固定的な遅れ時間が発生するため、モータ高回転時にこの遅れ時間が回転角の変化に対して無視できなくなると、補正処理の実行によって却って角度検出誤差が悪化する可能性がある。

また、特許文献３に記載されたレゾルバの補正方法は、補正演算処理に用いる補正値を補正実行毎に更新することで、演算精度を向上させるものであるが、補正処理の内容について言及しておらず、モータ高回転時に遅延を発生させないような補正処理の高速化のための手法を開示するものではない。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、高速に補正処理を行なうことによって、検出対象である回転機の高回転時にも補正処理時間に起因した角度検出誤差の発生を防止することである。

この発明による回転角検出装置は、回転機の回転角に応じて参照信号が振幅変調されたアナログ信号を出力するレゾルバからの出力信号に基づいて回転角を検出する回転角検出装置であって、変換部と、制御部とを備える。変換部は、レゾルバからの出力信号である回転角信号に基づいて、回転角に対応させて複数ビットのカウント値が増減するように構成されたカウンタを含む。制御部は、変換部での誤差の補正に用いるデジタルデータを記憶する補正値記憶部を含む。さらに、変換部および制御部の一方は、補正値記憶部からのデジタルデータに応じて、カウント値を補正するように構成されたハードウェア機構である誤差補正回路を含む。そして、制御部は、誤差補正回路によって補正されたカウント値に基づいて、回転機の電気角を求める。

上記回転角検出装置によれば、変換部（Ｒ／Ｄコンバータ部）のカウンタによるカウント値の補正処理を、ソフトウェアによる演算処理ではなくハードウェア機構によって高速に実行できる。したがって、回転機の高回転時であっても、遅れ時間の影響なく適切な補正処理を実行できるので、高精度に回転角の検出を実行することができる。

好ましくは、変換部は、カウント値に基づく変調デジタル信号をアナログ変換した電圧と、回転角信号との間でのアナログ演算に基づいて、カウント値の増減を制御するように構成された演算部をさらに含む。演算部は、変調デジタル信号の各ビット値に応じて、第１のノードから第２のノードへ伝達される電流量が変化するように構成されたデジタル／アナログ変換部を有する。そして、誤差補正回路は、デジタルデータに応じて、第１および第２のノード間の経路へ選択的に接続される調整抵抗を含む。

さらに好ましくは、演算部は、カウント値に応じて変調デジタル信号を出力するテーブル部と、乗算型デジタル／アナログコンバータとをさらに有する。乗算型デジタル／アナログコンバータは、デジタル／アナログ変換部を含んで構成されて、テーブル部からの変調デジタル信号と、回転角信号との乗算に従うアナログ電圧を出力する。

このように構成すると、変換部（Ｒ／Ｄコンバータ部）でのデジタル／アナログ変換時の各ビットの抵抗誤差に対処して、高速に補正処理を実行することができる。

あるいは好ましくは、補正値記憶部は、カウンタによるカウント値に応じて、カウント値のｎビット値の組み合わせ毎に予め設定された補正値に従ったデジタルデータを出力するように構成された補正値テーブルを有する。そして、誤差補正回路は、加算回路を有する。加算回路は、カウンタによるカウント値および補正値テーブルからのデジタルデータの加算演算に従うｎビットのデジタル信号を出力するハードウェア機構により構成される。

このようにすると、変換部（Ｒ／Ｄコンバータ）によるカウント値のそれぞれに対応して予め設定されたデジタルデータである補正値と、当該カウント値との直接加算演算をハードウェアで実行することにより高速に補正処理を実行できる。

また好ましくは、補正値記憶部へのデジタルデータの書込は、制御部および変換部のパッケージ後に実行される。

このようにすると、パッケージ後に実行される最終テストの結果を反映して、補正値（デジタルデータ）を決定することができるので、補正値をより適切に設定することができ、回転角検出を高精度化することができる。

好ましくは、変換部および制御部は、同一チップ上に構成される。
このように構成すると、変換部（Ｒ／Ｄコンバータ）と、制御部（ＣＰＵ）との間で同一チップ上に形成された記憶部（たとえばフラッシュメモリ）を有効に活用して、補正値（デジタルデータ）を記憶することができる。また、変換部（Ｒ／Ｄコンバータ）および制御部（ＣＰＵ）の間でのデータ伝搬時間の短縮、その際の耐ノイズ性向上により、回転角検出をさらに高精度化することができる。

本発明による回転角検出装置によれば、高速に補正処理を実行できるので、検出対象である回転機の高回転時にも、補正処理時間に起因した角度検出誤差の発生を防止できる。

以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下図中の同一または相当部分には、同一符号を付してその説明は原則的には繰返さないものとする。

［実施の形態１］
図１は、本発明の実施の形態１による回転角検出装置が適用されるモータ駆動システム１００の構成を示すブロック図である。

図１を参照して、モータ駆動システム１００は、インバータ装置２と、「回転機」であるモータジェネレータ４と、モータジェネレータ４のロータシャフトに機械的に連結されたレゾルバ１２とを含む。

モータ駆動システム１００は、代表的には、電気自動車、ハイブリッド自動車、燃料電池自動車等に搭載され、モータジェネレータ４は、車輪を駆動するために使用される。なお、他の用途にモータジェネレータ４を使用しても良い。

レゾルバ１２は、楕円等の偏心形状をしたロータシャフト（図示せず）と、ステータ（図示せず）に設けられた一次巻線１５と、９０°の位相差をもってステータに配置された二つの２次巻線１６，１７とを含む。ロータシャフトの外形は、ステータとのギャップが角度によって正弦波状に変化するような形状である。

インバータ装置２は、モータ制御回路６と、ＩＰＭ（Intelligent Power Module）７と、電流センサ８，９とを含む。ＩＰＭ７は、モータジェネレータ４のステータコイル（図示せず）に流す電流を制御するためのＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワースイッチング素子を含む。モータジェネレータ４のステータコイルはＵ相、Ｖ相、Ｗ相のコイルを含む。Ｕ相、Ｖ相、Ｗ相のコイルはＹ結線されているので、Ｖ相、Ｗ相の電流を電流センサ８，９によって測定すればＵ相の電流は演算で求めることができる。

モータ制御回路６は、マイコン部４０とＲ／Ｄコンバータ部１４が１チップに集積された制御ＩＣ１０と、電流センサ８，９の出力をそれぞれ増幅するアンプＡ１，Ａ２と、制御ＩＣ１０からの励磁用参照信号Ｒｅｆに基づいてレゾルバ１２の一次巻線１５を励磁するアンプＡ３とをさらに含む。本発明の実施の形態による回転角検出装置は、図１では制御ＩＣ１０によって構成される。

Ｒ／Ｄコンバータ部１４は、誤差補正回路１１０と、演算部１２０と、ロータ回転角θに対応してカウント値を増減するように構成されたＲ／Ｄ変換カウンタ（以下、単にカウウンタとも称する）１３０とを含む。マイコン部４０は、電気角カウンタ１５０と、補正値テーブル５２ａとを含む。誤差補正回路１１０は、補正値テーブル５２ａに記憶された複数ビットの補正値ＣＢに応じて、カウンタ１３０によるカウント値の補正処理を実行するように構成される。マイコン部（ＣＰＵ）４０およびＲ／Ｄコンバータ部１４の構成については、後ほど詳細に説明する。

モータジェネレータ４にはレゾルバ１２のロータシャフトが機械的に連結され、レゾルバ１２の一次巻線１５には、マイコン部４０内のＤ／Ａコンバータにより生成された、たとえば１０ｋＨｚの励磁正弦波信号（sinωｔ）である参照信号Ｒｅｆを電流増幅アンプＡ３で増幅した信号が印加される。

レゾルバ１２は、回転トランスであり、二次巻線１６（Ｓｉｎ巻線）および二次巻線１７（Ｃｏｓ巻線）には、モータジェネレータ４の回転に伴い、変調された１０ｋＨｚ正弦波が誘導される。この結果、９０°の位相差をもって配置された二つの２次巻線１６，１７には、それぞれ回転角θに応じて変調されたＳｉｎ信号（sinωｔsinθ），およびＣｏｓ信号（sinωｔcosθ）が得られる。これらＳｉｎ信号およびＣｏｓ信号は、レゾルバ１２の「回転角信号」に対応する。

ＳＩＮ巻線１６、ＣＯＳ巻線１７からＲ／Ｄコンバータ部１４に与えられたＳｉｎ信号およびＣｏｓ信号は、Ｒ／Ｄコンバータ部１４での演算によってデジタル角度データに変換される。このデジタル角度データはカウンタ１３０のカウント値に相当する。なお、カウンタ１３０のカウント値には、誤差補正回路１１０による、補正値ＣＢに応じた補正処理が施されている。

補正処理されたカウンタ１３０のカウント値は、データバス等を介して、マイコン部４０の電気角カウンタ１５０へ入力される。なお、実施の形態１では、カウンタ１３０と電気角カウンタ１５０とは、共通のカウンタによって構成されてもよい。マイコン部４０は、電気角カウンタ１５０のカウント値に基づいて、モータジェネレータ４の回転角（電気角）を検知する。

さらに、ＩＰＭ７のＶ相、Ｗ相電流値は電流センサ８，９で検出され、バッファアンプＡ１，Ａ２を介しマイコン部４０のＡ／Ｄ変換入力に印加される。

マイコン部４０は、上位のＥＣＵ（たとえば、ハイブリッド車両では、ハイブリッドＥＣＵ）より通信で送られてきたトルク指令と、電流センサ８，９による検出値から求められる電流値と、上記カウント値から求められる電気角とに基づいて、ＩＰＭ７のパワースイッチング素子をオンオフ制御するためのＵ，Ｖ，Ｗ相の三相ＰＷＭ信号を出力する。たとえば、トルク指令と、電流値と、電気角とを用いたｄｑ軸演算を実行して、その演算結果とＰＷＭタイマとの比較によって、Ｕ，Ｖ，Ｗ相の通電デューティー比が決定される。

ＩＰＭ７のパワースイッチング素子が、マイコン部４０からの三相ＰＷＭ信号に従ってオンオフ制御されることによって、モータジェネレータ４がトルク指令に従って動作するように、モータジェネレータ４の通電は制御される。

図２は、図１に示したマイコン部（ＣＰＵ部）４０およびＲ／Ｄコンバータ部１４の構成を示すブロック図である。

図２を参照して、制御ＩＣ１０は、同一チップ上に形成されたＲ／Ｄコンバータ部１４およびマイコン部４０を含む。Ｒ／Ｄコンバータ部１４は、カウンタ１３０と、レゾルバからの回転角信号を受け、カウンタ１３０のカウント値を回転角信号に対応するように増減させる演算部１２０とを含む。カウンタ１３０は、データバス５６にカウント値を出力可能に構成される。

マイコン部４０は、カウンタ１３０のカウント値に基づいて、モータジェネレータ４の電気角を求めるとともに、この電気角を用いてモータジェネレータ４の電流（単に、モータ電流とも称する）を制御する。すなわち、マイコン部４０は、Ｒ／Ｄコンバータ部１４によって検出されたロータ回転角θを用いて、モータジェネレータ４の動作を制御する。

マイコン部４０は、中央処理装置（ＣＰＵ）４２と、ＣＰＵ４２にデータを転送するためのデータバス５６とを含む。ＣＰＵ４２は、乗算器８２と、算術・論理演算ユニット（ＡＬＵ）８４と、プログラムカウンタ（ＰＣ）８６と、シフタ８８と、システムレジスタ９０と、汎用レジスタ９２とを含む。

マイコン部４０は、さらに、タイマ回路４４と、バスコントロールユニット（ＢＣＵ）４６と、メモリコントローラ（ＭＥＭＣ）４８と、ＤＭＡＣ（Direct Memory Access Controller）５０と、ＲＯＭ（Read Only Memory）５２と、ＲＡＭ（Random Access Memory）５４とを含む。タイマ回路４４は、タイマＴＭ０〜ＴＭ４を含む。

ＲＯＭ５２は、誤差補正回路１１０で用いる補正値ＣＢを記憶する記憶領域に相当する補正値テーブル５２ａと、ＣＰＵ４２で用いるプログラムや定数を記憶する記憶領域５２ｂとを含む。

ＢＣＵ４６は、ＣＰＵ４２で得られた物理アドレスに基づいて必要な外部バスサイクルを起動する。ＭＥＭＣ４８は、外部拡張時にメモリや各種入出力の制御を行なう。ＤＭＡＣ５０は、ＣＰＵ４２の代わりにメモリ、Ｉ／Ｏ間でのデータ転送を行なう。

マイコン部４０は、さらに、割込コントローラ（ＩＮＴＣ）５８と、非同期シリアルインタフェース（ＵＡＲＴ０〜ＵＡＲＴ２）６０，６２，６４と、クロック同期シリアルインタフェース（ＣＳＩ）６６と、ＣＡＮ（Controller Area Network）通信ユニット６８と、汎用ポート７０と、Ｄ／Ａ変換器（ＤＡＣ）７１と、Ａ／Ｄ変換器（ＡＤＣ）７２と、クロックジェネレータ（ＣＫＧ）７４と、システムコントローラ７６とを含む。

演算部１２０は、減算器１８と、同期検波部２０と、積分器２２と、電圧制御発振器（ＶＣＯ）２４と、コサインＲＯＭテーブル２７と、乗算型Ｄ／Ａコンバータ２８，２９と、サインＲＯＭテーブル３０とを含む。

Ｒ／Ｄコンバータ部１４は、図１のレゾルバ１２の二次巻線１６（Ｓｉｎ側）の両端が接続される差動アンプ３２と、二次巻線１７（Ｃｏｓ側）の両端が接続される差動アンプ３４と、差動アンプ３２および３４の出力に基づいて位相を検出して同期検波部２０に検波用の参照信号sinωｔを送信する位相検出部３６とをさらに含む。

差動アンプ３２には、回転角θにより参照信号Ｒｅｆが変調されたアナログ信号である電圧sinωｔsinθが回転角信号（図１に示したＳｉｎ信号）として入力される。また差動アンプ３４には、回転角θにより参照信号Ｒｅｆが変調されたアナログ信号である電圧sinωｔcosθが回転角信号（図１に示したＣｏｓ信号）として入力される。

演算部１２０は、回転角信号の示す値とカウンタ１３０のカウント値との差を検出するとともに、電圧制御発振器（ＶＣＯ）２４によって、検出された誤差に基づいてカウンタ１３０のカウントアップとカウントダウンの動作切換を行なうアップダウン切換信号Ｕ／Ｄをカウンタに対して出力するとともにカウントアップまたはカウントダウンのためのクロック信号ＣＬＫを出力する。

Ｒ／Ｄコンバータ部１４は、レゾルバ出力に基づき得られる回転角θに対応するデジタル値に、カウンタ１３０のカウント値φを一致させる。カウント値φは、ｎビット（ｎ：２以上の整数）のデジタル信号である。実施の形態１では、一例としてｎ＝１２とする。

これにより、カウンタ１３０のカウント値φは、回転角θに相当することとなる。上述のように、カウンタ１３０は、ＣＰＵ４２からの指令に応答して、カウント値φをデータバス５６に出力可能に構成されることにより、マイコン部４０と共用される態様で電気角カウンタ１５０（図１）としても機能することができる。

なお、実施の形態１では、ｎ＝１２ビットのうちの最上位の２ビットは、回転角θの１回転を４分割した４象限（１象限〜４象限）のいずれであるかを示すためのビットであり、残りの下位側１０ビットにより、各象限内での角度値（０°〜９０°）が１０ビットの分解能で示されるものとする。

次に、演算部１２０の動作を説明する。コサインＲＯＭテーブル２７は、カウント値φをcosφに変換したｍビットのデジタル信号を出力する。本実施の形態では、一例としてｍ＝１０とする。乗算型Ｄ／Ａコンバータ２８は、ｍビットのデジタル信号で与えたれたcosφをアナログ値に変換するとともにに、アンプ３２の出力sinωｔsinθをさらに乗算したアナログ電圧sinωｔsinθcosφを出力する。

同様に、サインＲＯＭテーブル３０は、カウント値φをsinφに変換したｍビットのデジタル信号を出力する。乗算型Ｄ／Ａコンバータ２９は、ｍビットのデジタル信号で与えられたsinφをアナログ値に変換すると共に、アンプ３４の出力sinωｔcosθをさらに乗算したアナログ電圧sinωｔcosθsinφを出力する。

減算器１８は、乗算型Ｄ／Ａコンバータ２８，２９の出力電圧間の差を演算する。両出力電圧の差は、sinωｔsinθcosφ−sinωｔcosθsinφ＝sinωｔ（sinθcosφ−cosθsinφ）と変形でき、結局、減算器１８は、sinωｔsin（θ−φ）に対応するアナログ電圧を出力する。

減算器１８の出力電圧と、位相検出部３６で再生された参照信号sinωｔとが同期検波部２０に入力され、同期検波部２０は、変調成分sin（θ−φ）のみを出力する。積分器２２は、同期検波部２０の出力sin（θ−φ）を積分する。積分器２２の積分値が正の所定値より高いと、ＶＣＯ２４はカウント値φを増加させる指示を行なう。すなわち、カウンタ１３０がアップダウンカウンタであれば、ＶＣＯ２４はアップ信号ＵとクロックＣＬＫとをカウンタ１３０に出力する。

また、積分器２２の出力が、正の所定値と絶対値が等しい負の所定値より低いと、ＶＣＯ２４はカウント値φを減少させる指示を行なう。すなわちカウンタ１３０がアップダウンカウンタであれば、ＶＣＯ２４はダウン信号ＤとクロックＣＬＫとをカウンタ１３０に出力する。

ＶＣＯ２４による増加、減少指示（Ｕ／Ｄ）により、ｎビット（１２ビット）アップダウンカウンタ１３０のカウント値φが増加、減少する。このカウント値φと回転角θの差を小さくするように、演算部１２０による前述の演算が行われる。すなわち、サインＲＯＭテーブル３０、コサインＲＯＭテーブル２７、乗算型Ｄ／Ａコンバータ２８，２９、減算器１８、同期検波部２０、積分器２２、ＶＣＯ２４およびカウンタ１３０によってフィードバック回路が形成されて、位相（θ−φ）がほぼ０（所定値以下）となるまで、すなわち回転角θとカウンタ１３０のカウント値φがほぼ一致するまで、演算部１２０は、は演算を繰返す。したがって、セットリングタイムが経過してフィードバックが収束した後は、カウンタ１３０のカウント値φは、回転角θを表わすものとなる。

なお、乗算型Ｄ／Ａコンバータ２８，２９には、後ほど詳細に説明する誤差補正回路１１０が付加されている。誤差補正回路１１０には、補正値テーブル５２ａから補正値ＣＢが入力される。補正値ＣＢは、複数ビットデジタルデータで構成される。したがって、このデジタルデータの各ビットについては、以下補正値ビットとも称する。

図３は、誤差補正回路１１０の第１の構成例を説明する回路図である。
図１にも示したように、誤差補正回路１１０は、乗算型Ｄ／Ａコンバータ２８，２９の各々に付加される。このため、図３には、乗算型Ｄ／Ａコンバータ２８，２９と誤差補正回路１１０とを組合せた回路構成が記載されている。乗算型Ｄ／Ａコンバータ２８に誤差補正回路１１０を付加した回路構成は、乗算型Ｄ／Ａコンバータ２９に誤差補正回路１１０を付加したものと共通なので、以下では、前者の構成を代表的に例示する。

図３を参照して、乗算型Ｄ／Ａコンバータ２８は、ボルテージフォロア回路を構成するオペアンプ２００と、変換抵抗２３０ａ，２３０ｂ〜２３９ａ，２３９ｂと、変換トランジスタ２１０〜２１９と、反転増幅器を構成するためのオペアンプ２２０および帰還抵抗２２２とを含む。

オペアンプ２００によって構成されるボルテージフォロア回路は、入力電圧ＩＮをインピーダンス変換してノードＮ１に出力する。なお、入力電圧ＩＮは、乗算型Ｄ／Ａコンバータ２８においては、アンプ３２の出力sinωｔsinθに相当し、乗算型Ｄ／Ａコンバータ２９においては、アンプ３４の出力sinωｔcosθに相当する。

変換抵抗２３０ａ，２３０ｂおよび変換トランジスタ２１０は、ｍビット信号の最下位ビットＢ０に対応して設けられる。変換抵抗２３０ａおよび２３０ｂは、ノードＮ１およびＮ２間に接続される。さらに、変換抵抗２３０ａおよび２３０ｂの接続点は、変換トランジスタ２１０を介して、接地ノードと接続される。

以下、残りのビットＢ１〜Ｂ９のそれぞれに対応して、変換抵抗および変換トランジスタの組がビットＢ０と同様に構成されて、ノードＮ１およびＮ２間に並列に接続される。そして、変換トランジスタ２１０〜２１９のゲートには、デジタル／アナログ変換されるデジタル信号のビットＢ０〜Ｂ９を反転した、／Ｂ０〜／Ｂ９がそれぞれ入力される。さらに、各変換抵抗２３０ａ，２３０ｂ〜２３９ａ，２３９ｂの抵抗値は、図３に例示するように、２の累乗に従って段階的に設定される。

このようにすると、ビットＢ０〜Ｂ９の値に基づいて、ノードＮ１からＮ２へ伝達される電流量が変化することによって、変換抵抗２３０ａ，２３０ｂ〜２３９ａ，２３９ｂによるノードＮ１およびＮ２間の抵抗値が変化する。したがって、この抵抗値の変化に応じて、ビットＢ０〜Ｂ９で構成されるデジタル信号のアナログ変換値を得ることができる。すなわち、変換抵抗２３０ａ，２３０ｂ〜２３９ａ，２３９ｂおよび変換トランジスタ２１０〜２１９は、cosφを示すコサインＲＯＭテーブル２７からのｍビットのデジタル信号（ビットＢ０〜Ｂ９）の「デジタル／アナログ変換部」を構成する。

この結果、乗算型Ｄ／Ａコンバータ２８，２９では、ノードＮ１に出力された入力電圧ＩＮと、ビットＢ０〜Ｂ９で表されるcosφまたはsinφ（０〜１．０）との乗算結果に従うアナログ電圧である出力電圧ＯＵＴが、オペアンプ２２０により出力ノードＮｏに出力される。出力電圧ＯＵＴは、アナログ電圧sinωｔsinθcosφまたはsinωｔcosθsinφに相当し、減算器１８（図２）へ入力される。

ここで、製造ばらつき等によって、各変換抵抗の抵抗値が２の累乗に従った設計値と異なると、デジタル／アナログ変換誤差要因となる。一般的に、Ｒ／Ｄコンバータ部１４では、このようなデジタル／アナログ変換部での抵抗誤差が、誤差の主要因となる。

誤差補正回路１１０は、上記のような抵抗誤差を解消するようにノードＮ１，Ｎ２間の抵抗値を微調整するための調整抵抗と、当該調整抵抗をノードＮ１，Ｎ２間の経路に接続するか否かを選択するための調整トランジスタとの組を含む。

図３の構成例によれば、ビットＢ６に対応して、変換トランジスタ２１６と並列に、調整抵抗２６６ａおよび調整トランジスタ２５６ａの組が接続される。そして、調整トランジスタ２５６ａのゲートには、補正値ビットＣＢ６が入力される。同様に、ビットＢ７に対応して、調整抵抗２６７ａおよび調整トランジスタ２５７ａの組と、調整抵抗２６７ｂと調整トランジスタ２５７ｂとの組が配置され、これらの組は、変換トランジスタ２１７と並列に接続される。調整トランジスタ２５７ａ，２５７ｂのゲートには、補正値ビットＣＢ７ａ，ＣＢ７ｂがそれぞれ入力される。すなわち、補正値ビットＣＢ７ａ，ＣＢ７ｂに応じて、ビットＢ７に対応する抵抗値の微調整を４段階に実行できる。

同様に、ビットＢ８に対しては、調整抵抗２６８ａ〜２６８ｃおよび調整トランジスタ２５８ａ〜２５８ｃによって構成された、調整抵抗および調整トランジスタの３個の組が、変換トランジスタ２１８と並列に接続される。調整トランジスタ２５８ａ〜２５８ｃのゲートには、補正値ビットＣＢ８ａ〜ＣＢ８ｃがそれぞれ入力される。これにより、補正値ビットＣＢ８ａ〜ＣＢ８ｃに応じて、ビットＢ８に対応する抵抗の微調整を８段階に実行できる。

また、最上位ビット（ＭＳＢ）Ｂ９に対しては、調整抵抗２６９ａ〜２６９ｄおよび調整トランジスタ２５９ａ〜２５９ｄによって構成された、調整抵抗および調整トランジスタの４個の組が、変換トランジスタ２１９と並列に接続される。調整トランジスタ２５９ａ〜２５９ｄのゲートには、補正値ビットＣＢ９ａ〜ＣＢ９ｄがそれぞれ入力される。これにより、補正値ビットＣＢ９ａ〜ＣＢ９ｄに応じて、ビットＢ９に対応する抵抗値の微調整を１６段階に実行できる。

これにより、誤差補正回路１１０は、補正値テーブル５２ａからの補正値ＣＢを構成する各補正値ビットに対応して、デジタル／アナログ変換部の抵抗誤差を解消するような抵抗値の微調整を実行できる。特に、ハードウェア機構により誤差補正回路１１０による補正処理を実行できるので、Ｒ／Ｄコンバータ部１４の出力（カウント値φ）に基づく複雑な補正処理を実行する場合と比較して、補正処理を高速化できる。

図４は、図２に示した誤差補正回路の第２の構成例を説明する回路図である。
図４では、図３に示した乗算型Ｄ／Ａコンバータ２８，２９とは異なる回路構成によって、同様の演算を実行する乗算型Ｄ／Ａコンバータ２８♯，２９♯および、乗算型Ｄ／Ａコンバータ２８♯，２９♯に対応した誤差補正回路１１０♯の回路構成が示される。

図４には、乗算型Ｄ／Ａコンバータ２８♯，２９♯のうち、乗算型Ｄ／Ａコンバータ２８♯に誤差補正回路１１０♯を付加した回路構成が、例示される。

図４を参照して、乗算型Ｄ／Ａコンバータ２８♯は、入力電圧ＩＮをインピーダンス変換するための第１のボルテージフォロア回路を形成するオペアンプ３００と、各ビットに対応して設けられた第２のボルテージフォロア回路を構成するためのオペアンプ３１０〜３１９と、出力電圧ＯＵＴを生成する第３のボルテージフォロア回路を形成するオペアンプ３２０とを含む。

オペアンプ３１０〜３１９の反転入力端子（−端子）の各々は、オペアンプ３００の出力ノードに相当するノードＮｉと電気的に接続される。オペアンプ３１０〜３１９の非反転入力端子（＋端子）と接地ノードとの間には、変換トランジスタ２１０〜２１９がそれぞれ接続される。変換トランジスタ２１０〜２１９のゲートには、コサインＲＯＭテーブル２７からのｍビットのデジタル信号の各ビットの反転値／Ｂ０〜Ｂ９がそれぞれ入力される。

オペアンプ３１０〜３１９の出力ノードＮ０ｂ〜Ｎ９ａは、同一抵抗（２Ｒ）の抵抗素子２２４を介して、ノードＮ０ｂ〜Ｎ９ｂとそれぞれ接続される。さらに、ノードＮ９ｂ〜Ｎ０ｂの各ノード間には、それぞれ同一抵抗値（Ｒ）の抵抗素子２２５が接続される。また、ノードＮ０ｂおよび接地ノード間にも、抵抗素子２２５が接続される。

このようにすると、ビットＢ０〜Ｂ９の値に基づいて、ノードＮｉからノードＮ０ｂ〜Ｎ９ｂへ伝達される電流値の合計が変化するので、ビットＢ０〜Ｂ９で構成されるデジタル信号のアナログ変換値に応じた電圧が、ノードＮ９ｂに現れる。すなわち、オペアンプ３１０〜３１９および抵抗素子２２４，２２５により、cosφを示すコサインＲＯＭテーブル２７からのｍビットのデジタル信号（ビットＢ０〜Ｂ９）の「デジタル／アナログ変換部」が構成される。

この結果、乗算型Ｄ／Ａコンバータ２８♯，２９♯では、乗算型Ｄ／Ａコンバータ２８，２９と同様に、ノードＮｉに出力されたアナログ電圧である入力電圧ＩＮと、ビットＢ０〜Ｂ９で表されるcosφまたはsinφ（０〜１．０）との乗算結果に従うアナログ電圧である出力電圧ＯＵＴが、オペアンプ３２０により出力ノードＮｏに出力される。出力電圧ＯＵＴは、減算器１８（図２）に入力される。出力電圧ＯＵＴは、アナログ電圧sinωｔsinθcosφまたはsinωｔcosθsinφに相当し、減算器１８（図２）へ入力される。

なお、乗算型Ｄ／Ａコンバータ２８♯，２９♯では、製造ばらつき等によって、各ビット間で抵抗素子２２４の抵抗値差、あるいは、抵抗素子２５５の抵抗値差が生じると、この抵抗誤差が、デジタル／アナログ変換誤差要因、および、Ｒ／Ｄコンバータ部１４での誤差の主要因となる。

誤差補正回路１１０♯は、上記のような抵抗誤差を解消するようの、調整抵抗および当該調整抵抗を電流経路に接続するか否かを選択するための調整トランジスタとの組を含む。

図４の構成例によれば、ビットＢ６に対応して、ノードＮ６ａおよびＮ６ｂ間に、調整抵抗３６６および調整ゲート３５６の組が接続される。そして、調整ゲート３５６は、補正値ビットＣＢ６に応じてオンオフする。同様に、ビットＢ７に対応して、ノードＮ７ａおよびＮ７ｂ間に、調整抵抗３６７ａおよび調整ゲート３５７ａの組と、調整抵抗３６７ｂおよび調整ゲート３５７ｂの組とが並列に接続される。調整ゲート３５７ａは、補正値ビットＣＢ７ａに応じてオンオフし、調整ゲート３５７ｂは、補正値ビットＣＢ７ｂに応じてオンオフする。これにより、補正値ビットＣＢ７ａ，ＣＢ７ｂに応じて、ビットＢ７に対応する抵抗値の微調整を４段階に実行できる。

同様に、ビットＢ８に対しては、調整抵抗３６８ａ〜３６８ｃおよび調整ゲート３５８ａ〜３５８ｃによって構成された、調整抵抗および調整ゲートの３個の組が、ノードＮ８ａおよびＮ８ｂ間に並列に接続される。調整ゲート３５８ａ〜３５８ｃは、補正値ビットＣＢ８ａ〜ＣＢ８ｃにそれぞれ応じてオンオフされる。これにより、補正値ビットＣＢ８ａ〜ＣＢ８ｃに応じて、ビットＢ８に対応する抵抗値の微調整を８段階に実行できる。

また、最上位ビット（ＭＳＢ）Ｂ９に対しては、調整抵抗３６９ａ〜３６９ｄおよび調整ゲート３５９ａ〜３５９ｄによって構成された、調整抵抗および調整ゲートの４個の組が、ノードＮ９ａおよびＮ９ｂ間に並列に接続される。調整ゲート３５９ａ〜３５９ｄは、補正値ビットＣＢ９ａ〜ＣＢ９ｄにそれぞれ応じてオンオフされる。これにより、補正値ビットＣＢ９ａ〜ＣＢ９ｄに応じて、ビットＢ９に対応する抵抗値の微調整を１６段階に実行できる。

これにより、誤差補正回路１１０♯は、誤差補正回路１１０と同様に、補正値テーブル５２ａからの補正値ＣＢを構成する各補正値ビットに対応して、デジタル／アナログ変換部の各ビット間の抵抗誤差を解消するような抵抗値の微調整を、ハードウェア機構により実行できる。

なお、図３および図４では、デジタル／アナログ変換の上位ビット側であるビットＢ６〜Ｂ９に対応する抵抗値のみを誤差補正回路１１０，１１０♯によって調整する構成を例示したが、抵抗誤差の調整を行なうビットについては適宜設計変更することができる。

以上説明したように、実施の形態１に従う回転角検出装置によれば、デジタル／アナログ変換時の抵抗誤差に着目して、当該抵抗誤差を解消するための、予め記憶されたデジタルデータ（補正値）に基づいた補正処理を、ハードウェア機構により高速に実行できる。したがって、検出対象であるモータジェネレータ４の高回転時であっても、遅れ時間の影響なく適切な補正処理を実行して、高精度にロータ回転角を検出できる。

特に、マイコン部４０とＲ／Ｄコンバータ部１４とが同一チップ上に形成された構成では、同一チップ上に形成されたＲＯＭ５２（たとえばフラッシュメモリ）を有効に活用して、補正値（デジタルデータ）を記憶することができる。また、バス等のチップ外への取出し等によるノイズ輻射を発生させることなく、補正処理を伴う高速な回転角検出を行なうことが可能となる。

［実施の形態２］
図５は、本発明の実施の形態２による回転角検出装置が適用されるモータ駆動システムの構成を示すブロック図である。

図５を図１と比較すると、実施の形態２による構成では、図１に示した誤差補正回路１１０に代えて、誤差補正回路４００が設けられる点が異なる。誤差補正回路４００は、Ｒ／Ｄコンバータ部１４のカウンタ１３０から出力されたカウント値に対して、ハードウェア機構による補正演算を実行する。その他の部分の構成は、実施の形態１（図１）と同様であるので、説明は繰り返さない。

なお、実施の形態２において、マイコン部４０およびＲ／Ｄコンバータ部１４の構成は、以下の点を除いて、図２と基本的には同様である。まず、実施の形態２では、Ｒ／Ｄコンバータ部１４において誤差補正回路１１０の配置が省略される。そして、マイコン部４０では、後程図６で説明する誤差補正回路４００が新たに設けられる。さらに、Ｒ／Ｄコンバータ部１４のカウンタ１３０とは別個に、誤差補正回路４００によって補正されたカウント値を格納する電気角カウンタ１５０が設けられる。

図６は、実施の形態２による誤差補正回路４００の構成を説明するブロック図である。なお、実施の形態２では、カウント値φがＢ０〜Ｂ９の１０ビットにより構成されるものとして説明する。

図６を参照して、補正値テーブル５２ａは、カウンタ１３０によるカウント値φのビットＢ０〜Ｂ９をアドレス信号とし、アドレス信号ごとに対応するデータとして、ビットＥ０〜Ｅ９により構成されるデジタル信号である補正値φ♯を予め記憶するように構成される。そして、補正値テーブル５２ａは、カウント値φのビットＢ０〜Ｂ９の組み合わせによって示されるアドレスに対応する補正値φ♯を出力する。

誤差補正回路４００は、補正値φ♯の各ビットＥ０〜Ｅ９に対応してそれぞれ設けられたインバータ４２０〜４２９と、全加算器４１０〜４１９を有する。全加算器４１０〜４１９の一方の入力ノードＡＡ０〜ＡＡ９には、カウント値φのビットＢ０〜Ｂ９がそれぞれ入力される。そして、全加算器４１０〜４１９の他方の入力ノードＢＢ０〜ＢＢ９には、インバータ４２０〜４２９の出力、すなわち各角補正値ビットの反転値／Ｅ０〜／Ｅ９がそれぞれ入力される。また、全加算器４１２〜４１９には、下位ビットの全加算器４１０〜４１８からのキャリービットＣ０〜Ｃ８がそれぞれ入力される。

これにより、全加算器４１０〜４１９によって、カウンタ１３０のカウント値φ（Ｂ０〜Ｂ９）および、補正値テーブル５２ａに予め記憶された補正値φ♯（Ｅ０〜Ｅ９）の反転値（−φ♯）との加算演算結果（φ−φ♯）を示す、１０ビットの補正カウント値（ＡＤ０〜ＡＤ９）が得られる。

このようにして、全加算器４１０〜４１９を用いたハードウェア処理によって、補正値テーブル５２ａに予め記憶された補正値φ♯を用いた、カウンタ１３０のカウント値φの補正処理を高速に実行できる。したがって、検出対象であるモータジェネレータ４の高回転時であっても、遅れ時間の影響なく適切な補正処理を実行して、高精度にロータ回転角を検出できる。

また、補正値φ♯は、カウント値φの各ビットの組み合わせ、すなわち、回転角毎に設定できるので、レゾルバ構造による周期的な誤差等を反映するように、実験結果等に基づいて適切に設定することができる。

次に、本発明の実施の形態１，２による回転角検出装置における補正値テーブル５２ａの書込時期について、図７のフローチャートを用いて説明する。

図７は、本発明の実施の形態１，２による回転角検出装置の製造工程の概要を説明するフローチャートである。

図７を参照して、工程Ｐ１００は、同一チップ上に、マイコン部４０およびＲ／Ｄコンバータ部１４が作製される製造工程である。工程Ｐ１００が終了すると、工程Ｐ１１０により、ウェハ（チップ）状態でのテストが行なわれる。工程Ｐ１１０では、テスト結果に基づき、必要に応じてレーザトリミング等の微調整のための処理が併せて実行されてもよい。

工程Ｐ１１０による検査および調整が終了したチップは、工程Ｐ１２０により、ダイシングおよびパッケージングされて、パッケージ状態とされる。さらに、工程Ｐ１３０では、パッケージに設けられた入出力ピン等を介して、パッケージ外部から電気的にコンタクトすることによって、パッケージ状態での最終テストが実行される。

実施の形態１，２による回転角検出装置では、パッケージ後の状態においても、入出力ピン等を用いて、ＲＯＭ５２へ補正値を書込むことができる。したがって、工程Ｐ１４０では、最終テストの結果に基づいて決定された補正値（ＣＢ０〜ＣＢ９，Ｅ０〜Ｅ９）が、ＲＯＭ５２に書込まれる。これにより、最終テストの結果を反映して、補正値をより適切に設定できるので、補正処理の効果を高めて、回転角検出精度を向上させることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１による回転角検出装置が適用されるモータ駆動システムの構成を示すブロック図である。 図１に示したマイコン部（ＣＰＵ）およびＲ／Ｄコンバータ部の構成を示すブロック図である。 図２に示した誤差補正回路の第１の構成例を説明する回路図である。 図２に示した誤差補正回路の第２の構成例を説明する回路図である。 本発明の実施の形態２による回転角検出装置が適用されるモータ駆動システムの構成を示すブロック図である。 図５に示した誤差補正回路の構成例を説明するブロック図である。 本発明の実施の形態１，２による回転角検出装置の製造工程の概要を説明するフローチャートである。

符号の説明

２ インバータ装置、４ モータジェネレータ、６ モータ制御回路、８，９ 電流センサ、１０ 制御ＩＣ、１２ レゾルバ、１４ Ｒ／Ｄコンバータ部、１５ 一次巻線、１６ 二次巻線（Ｓｉｎ側）、１７ 二次巻線（Ｃｏｓ側）、１８ 減算器、２０ 同期検波部、２２ 積分器、２７ ＲＯＭテーブル（コサイン）、２８，２８♯，２９，２９♯ 乗算型Ｄ／Ａコンバータ、３０ ＲＯＭテーブル（サイン）テーブル、３２，３４ 差動アンプ、３６ 位相検出部、４０ マイコン部、４２ ＣＰＵ、４４ タイマ回路、５２ ＲＯＭ、５２ａ 補正値テーブル、５２ｂ 記憶領域（プログラム、定数）、５６ データバス、６８ ＣＡＮ通信ユニット、７０ 汎用ポート、７１ Ｄ／Ａ変換器、７２ Ａ／Ｄ変換器、７６ システムコントローラ、８２ 乗算器、８８ シフタ、９０ システムレジスタ、９２ 汎用レジスタ、１００ モータ駆動システム、１１０，１１０♯，４００ 誤差補正回路、１２０ 演算部、１３０ カウンタ、１５０ 電気角カウンタ、２００，２２０，３１０〜３２０ オペアンプ、２１０〜２１９ 変換トランジスタ、２２４，２２５ 抵抗素子、２３０ａ，２３０ｂ〜２３９ａ，２３９ｂ 変換抵抗、２５６ａ，２５７ａ，２５７ｂ，２５８ａ〜２５８ｃ，２５９ａ〜２５９ｄ 調整トランジスタ、２６６ａ，２６７ａ，２６７ｂ，２６８ａ〜２６８ｃ，２６９ａ〜２６９ｄ，３６６，３６７ａ，３６７ｂ，３６８ａ〜３６８ｃ，３６９ａ〜３６９ｄ 調整抵抗、３５６，３５７ａ，３５７ｂ，３５８ａ〜３５８ｃ，３５９ａ〜３５９ｄ 調整ゲート、４１０〜４１９ 全加算器、４２０〜４２９ インバータ、４００ 誤差補正回路、Ａ１，Ａ２，Ａ３ アンプ、Ｂ０〜Ｂ９ ビット、ＡＡ０〜ＡＡ９，ＢＢ０〜ＢＢ９ 入力ノード、ＣＢ，φ♯ 補正値、ＣＢ０〜ＣＢ９，Ｅ０〜Ｅ９ 補正値ビット、Ｃ０〜Ｃ９ キャリービット、Ｒｅｆ 励磁用参照信号、ＴＭ０〜ＴＭ４ タイマ、Ｕ／Ｄ アップダウン切換信号、θ ロータ回転角、φ カウント値。

Claims (6)

1. 回転機の回転角に応じて参照信号が振幅変調されたアナログ信号を出力するレゾルバからの出力信号に基づいて前記回転角を検出する回転角検出装置であって、
   前記レゾルバからの前記出力信号である回転角信号に基づいて、前記回転角に対応させて複数ビットのカウント値が増減するように構成されたカウンタを含む変換部と、
   前記変換部での誤差の補正に用いるデジタルデータを記憶する補正値記憶部を含む制御部とを備え、
   前記変換部および前記制御部の一方は、
   前記補正値記憶部からの前記デジタルデータに応じて、前記カウント値を補正するように構成されたハードウェア機構である誤差補正回路を含み、
   前記制御部は、前記誤差補正回路によって補正された前記カウント値に基づいて、前記回転機の電気角を求める、回転角検出装置。
2. 前記変換部は、前記カウント値に基づく変調デジタル信号をアナログ変換した電圧と、前記回転角信号との間でのアナログ演算に基づいて、前記カウント値の増減を制御するように構成された演算部をさらに含み、
   前記演算部は、
   前記変調デジタル信号の各ビット値に応じて、第１のノードから第２のノードへ伝達される電流量が変化するように構成されたデジタル／アナログ変換部を有し、
   前記誤差補正回路は、前記デジタルデータに応じて、前記第１および前記第２のノード間の経路へ選択的に接続される調整抵抗を含む、請求項１記載の回転角検出装置。
3. 前記演算部は、
   前記カウント値に応じて前記変調デジタル信号を出力するテーブル部と、
   前記デジタル／アナログ変換部を含んで構成されて、前記テーブル部からの前記変調デジタル信号と、前記回転角信号との乗算に従うアナログ電圧を出力する乗算型デジタル／アナログコンバータとをさらに有する、請求項２記載の回転角検出装置。
4. 前記補正値記憶部は、
   前記カウンタによる前記カウント値に応じて、前記カウント値のｎビット値の組み合わせ毎に予め設定された補正値に従った前記デジタルデータを出力するように構成された補正値テーブルを有し、
   前記誤差補正回路は、
   前記カウンタによる前記カウント値および前記補正値テーブルからの前記デジタルデータの加算演算に従うｎビットのデジタル信号を出力するハードウェア機構により構成された加算回路を有する、請求項１記載の回転角検出装置。
5. 前記補正値記憶部への前記デジタルデータの書込は、前記制御部および前記変換部のパッケージ後に実行される、請求項１記載の回転角検出装置。
6. 前記変換部および前記制御部は、同一チップ上に構成される、請求項１〜５のいずれか１項に記載の回転角検出装置。

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