JP2009142070A - Gate driving system of power semiconductor element - Google Patents

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聡毅 滝沢
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce not only turn-on loss but also turn-off loss and to remarkably reduce loss even in a structure where two types of elements different in switching characteristics are connected in parallel. <P>SOLUTION: When a comparator circuit 10 detects that a value of current flowing in an element 8 becomes not more than a setting value due to an operation after the element 8 with the later turn-off characteristic is turned off at the time of turning off, an element 9 with the faster turn-off characteristic is turned off. Thus, turn-off loss can be reduced. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、直流から交流に変換するインバータ等の電力変換装置に適用して好適な、電力用半導体スイッチ素子のゲート駆動方式に関する。   The present invention relates to a power semiconductor switching element gate drive system suitable for application to a power converter such as an inverter that converts direct current to alternating current.

図６に電力用半導体スイッチ素子を用いたインバータの主回路図を示す。１は直流電源（交流入力のインバータの場合は整流器＋電解コンデンサの構成となる）、２は直流から交流に変換するスイッチ素子とダイオードとの逆並列回路からなるインバータ回路、3a，3b
は上記スイッチ素子のゲート駆動回路（各素子対応に設けられる）、４はIGBT（絶縁ゲート型バイポーラトランジスタ）等のスイッチ素子、５はこれに逆並列に接続されるダイオード、６はモータ（Ｍ）などの負荷である。また、CTa,CTb(V*)がスイッチ素子をオン・オフさせる制御信号であり、制御回路７により作製されゲート駆動回路3a，3bに与えられる。 FIG. 6 shows a main circuit diagram of an inverter using a power semiconductor switch element. 1 is a DC power supply (in the case of an AC input inverter, it is a rectifier + electrolytic capacitor), 2 is an inverter circuit consisting of an anti-parallel circuit of a switching element and a diode for converting DC to AC, 3a, 3b
Is a gate drive circuit of the switch element (provided corresponding to each element), 4 is a switch element such as an IGBT (insulated gate bipolar transistor), 5 is a diode connected in reverse parallel thereto, and 6 is a motor (M) And so on. Further, CTa and CTb (V *) are control signals for turning on / off the switching elements, and are produced by the control circuit 7 and given to the gate drive circuits 3a and 3b.

ここで、スイッチ素子４は、スイッチング特性が異なる２種類の半導体素子を並列接続して構成され、図8にその具体例を示す。
ここでは、シリコンを素材とするスイッチング特性の遅いIGBT8と、スイッチング特性が速いワイドバンドギャップ半導体素子（例えばSiC（炭化珪素），GaN（窒化ガリウム），ダイアモンドなどを素材とするスイッチ素子）9とによる並列構成とした例を示している（実際は、IGBTとワイドバンドギャップ型MOSFETとの並列構成例）。 Here, the switch element 4 is configured by connecting two types of semiconductor elements having different switching characteristics in parallel, and a specific example thereof is shown in FIG.
Here, it is based on IGBT8 with slow switching characteristics made of silicon and wide bandgap semiconductor elements with fast switching characteristics (for example, switch elements made of SiC (silicon carbide), GaN (gallium nitride), diamond, etc.) 9 An example of a parallel configuration is shown (actually, a parallel configuration example of an IGBT and a wide bandgap MOSFET).

以上のような組み合わせとし、シリコン素材のIGBT側のチップ面積を十分に大きくすることで、定常的な導通状態ではIGBT側に電流が流れる。一方、ターンオン時には高速スイッチングが可能なワイドバンドギャップ素子側が先にターンオンするため、電流はワイドバンドギャップ素子側を流れ、ターンオン損失の低減が図れる。その結果、シリコン素材のIGBTのみによる構成と比べてターンオン損失が低減される分、装置の高効率化が可能となる利点を有している。   By using the combination as described above and sufficiently increasing the chip area on the IGBT side of the silicon material, a current flows on the IGBT side in a steady conduction state. On the other hand, at the time of turn-on, the wide band gap element side capable of high-speed switching is turned on first, so that the current flows through the wide band gap element side, and the turn-on loss can be reduced. As a result, there is an advantage that the efficiency of the device can be increased as much as the turn-on loss is reduced as compared with the configuration using only the silicon IGBT.

図7に、ゲート駆動回路の詳細例を示す。３２が回路駆動用の電源（正側電源のみ、または正負の両電源にて構成）、３４，３５がメインのスイッチ素子４をターンオン，ターンオフさせるためのトランジスタなどのスイッチ素子で、図７ではターンオン側３４がNPNトランジスタ、ターンオフ側３５がPNPトランジスタからなり、制御回路からのゲート制御信号CTa(V*)に対し、フォトカプラ（PC）などの絶縁器３１を経た信号GDにより相補的に動作する。   FIG. 7 shows a detailed example of the gate drive circuit. Reference numeral 32 is a circuit driving power source (consisting of only a positive power source or both positive and negative power sources), and 34 and 35 are switch elements such as transistors for turning on and off the main switch element 4, and in FIG. The side 34 is composed of an NPN transistor and the turn-off side 35 is composed of a PNP transistor. The gate control signal CTa (V *) from the control circuit is complementarily operated by a signal GD that passes through an insulator 31 such as a photocoupler (PC). .

図７の回路では、信号GDがハイ（Ｈ）になるとトランジスタ３４がオンし、その結果、メインのスイッチ素子４のゲートに電流が流れ込み、メインのスイッチ素子４がオンする。一方、信号GDがロー（Ｌ）の場合は、トランジスタ３５がオンすることで、メインのスイッチ素子４に蓄積しているゲート電荷が放電する方向に電流が流れ、メインのスイッチ素子４がオフする。なお、３６はゲート電流制限用のゲート抵抗、３３はトランジスタ３４，３５のベース抵抗を示す。   In the circuit of FIG. 7, when the signal GD becomes high (H), the transistor 34 is turned on. As a result, a current flows into the gate of the main switch element 4, and the main switch element 4 is turned on. On the other hand, when the signal GD is low (L), the transistor 35 is turned on, whereby a current flows in a direction in which the gate charge accumulated in the main switch element 4 is discharged, and the main switch element 4 is turned off. . Reference numeral 36 denotes a gate resistance for limiting the gate current, and 33 denotes a base resistance of the transistors 34 and 35.

なお、図７のようなゲート駆動回路例は例えば特許文献１に、また、図８のようなスイッチング特性の異なる半導体スイッチ素子を２並列接続する構成例と、スイッチング方法については例えば特許文献２に、それぞれ開示されている。
特開２００５−２８７１８２号公報 特開２００６−０２０４０５号公報 An example of a gate driving circuit as shown in FIG. 7 is disclosed in, for example, Patent Document 1, and a configuration example in which two semiconductor switch elements having different switching characteristics as shown in FIG. , Respectively.
JP 2005-287182 A JP 2006-020405 A

一般に、SiCなどを素材とするワイドバンドギャップ電力用半導体素子は、従来のIGBTなどのシリコン素材素子と比較して高速スイッチングが可能，高温動作が可能といった特性的なメリットを有しているが、現在製造上のプロセス技術などに問題があり、大電流容量のチップ作製にはコストアップの問題点を含め、技術的にも難点がある。そのため、ワイドバンドギャップ素子単体で大容量の変換装置を構成することは経済的ではない。   In general, wide bandgap power semiconductor devices made of SiC and other materials have characteristic advantages such as high-speed switching and high-temperature operation compared to conventional silicon materials such as IGBTs. Currently, there are problems in manufacturing process technology and the like, and there are technical difficulties in manufacturing a large current capacity chip, including the problem of cost increase. For this reason, it is not economical to construct a large-capacity conversion device with a single wide band gap element.

その対策として、図８または特許文献１に開示されているように、大容量のシリコン素材素子とワイドバンドギャップ素子とを並列接続する方式が挙げられるが、ゲート駆動回路によって両素子同時にゲート信号を与えると、両者のスイッチング特性の相違により、ターンオン時には、高速なスイッチングが行なわれるワイドバンドギャップ素子が速くターンオンし、シリコン素子は遅れてターンオンする。その結果、ターンオン損失の大部分はワイドバンドギャップ素子で発生するため、従来から一般的に用いられているシリコン素子のみで構成される変換装置と比較して、低損失化を図ることができる。   As a countermeasure, as disclosed in FIG. 8 or Patent Document 1, there is a system in which a large-capacity silicon material element and a wide band gap element are connected in parallel. If given, due to the difference between the switching characteristics of the two, at the time of turn-on, the wide bandgap device that performs high-speed switching is turned on quickly, and the silicon device is turned on with a delay. As a result, most of the turn-on loss is generated in the wide band gap device, so that the loss can be reduced as compared with the conversion device configured only by the silicon device generally used conventionally.

一方、ターンオフ時には、ワイドバンドギャップ素子が速くターンオフし、シリコン素子は遅れてターンオフする。図９にターンオフ時の波形例を示す。iSicが通流するワイドバンドギャップ素子が先にオフし、その後にシリコン素子（IGBT）に全電流iSiが流れてターンオフする。その結果、ターンオフ損失（EOFF）の大部分はシリコン素子で発生するため、ターンオフ損失としてはシリコン素子のみで構成した装置と同等になる。 On the other hand, at the time of turn-off, the wide band gap device is turned off quickly, and the silicon device is turned off with a delay. FIG. 9 shows a waveform example at the time of turn-off. The wide bandgap device through which i Sic flows is turned off first, and then the entire current i Si flows through the silicon device (IGBT) to turn it off. As a result, most of the turn-off loss (E OFF ) is generated in the silicon element, so that the turn-off loss is equivalent to that of the device composed only of the silicon element.

トータル的には、シリコン素子とワイドバンドギャップ素子とを並列接続した変換装置は、シリコン素子のみで構成した装置に比べて低損失化が図れるが、概略ターンオン損失の低減分のみで、ワイドバンドギャップ素子を適用したことによるコストアップ分を考慮すると、必ずしも大きなメリットとは言えない。   In total, a conversion device in which a silicon element and a wide bandgap element are connected in parallel can achieve a lower loss than an apparatus composed only of a silicon element, but the wide bandgap can only be achieved by reducing the turn-on loss. Considering the cost increase due to the application of the element, it is not necessarily a great merit.

したがって、この発明の課題は、シリコン素材素子とワイドバンドギャップ素子とを並列接続する方式においても、ターンオン損失のみならずターンオフ損失も低減し大幅な低損失化を図ることにある。   Therefore, an object of the present invention is to reduce not only the turn-on loss but also the turn-off loss and achieve a significant reduction in loss even in a system in which a silicon material element and a wide band gap element are connected in parallel.

このような課題を解決するため、請求項１の発明では、電力変換装置の各アームにスイッチング特性の異なる２種類以上の電力用半導体素子を少なくとも２並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第１半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第１半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第２半導体素子のゲートに対し、第１半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする。 In order to solve such a problem, in the invention of claim 1, at least two power semiconductor elements having different switching characteristics are connected in parallel to each arm of the power converter, and each power semiconductor element is turned on / off. In the gate drive system of the power semiconductor element to be driven off,
When turning off the power semiconductor element, an emitter potential or a negative potential voltage is applied only to the gate of the first semiconductor element having a slow turn-off characteristic in response to a turn-off command input from the host, and then the first semiconductor element The emitter potential or the negative potential is applied to the gate of the second semiconductor element having a fast turn-off characteristic together with the gate of the first semiconductor element in accordance with a detected value of a physical phenomenon resulting from the turn-off operation of the first semiconductor element. To do.

上記請求項１における前記物理現象の検出値は、前記第１半導体素子のコレクタ電流値であることができ（請求項２の発明）、または、前記第１半導体素子のコレクタ電流変化率値であることができ（請求項３の発明）、もしくは、前記第１半導体素子のゲート電位値であることができ（請求項４の発明）、あるいは、前記第１半導体素子のゲート電流値のいずれかであることができる（請求項５の発明）。   The detected value of the physical phenomenon in claim 1 can be a collector current value of the first semiconductor element (invention of claim 2) or a collector current change rate value of the first semiconductor element. (Invention of Claim 3) or the gate potential value of the first semiconductor element (Invention of Claim 4) or the gate current value of the first semiconductor element (Invention of claim 5)

この発明によれば、ターンオフ時のターンオフ損失も低減できるため、装置の小型，低コスト化や、装置の変換効率の向上などが可能となる。   According to the present invention, the turn-off loss at the time of turn-off can be reduced, so that the size and cost of the device can be reduced and the conversion efficiency of the device can be improved.

図１はこの発明の実施の形態を示す回路図である。
同図からも明らかなように、図７の従来例に対しIGBT８と直列に、電流検出用の抵抗１５を接続した点が特徴である。ここで、IGBT８のオン・オフは図７と全く同様で、信号GDの論理レベルによってトランジスタ34a，35aがオンし、抵抗36aを介して行なわれる。一方、ワイドバンドギャップ素子９のオフ動作は、トランジスタ35bのオン動作によって行なわれる。トランジスタ35bをオンさせる動作について、以下に説明する。 FIG. 1 is a circuit diagram showing an embodiment of the present invention.
As can be seen from the figure, the conventional example of FIG. 7 is characterized in that a resistor 15 for current detection is connected in series with the IGBT 8. Here, the IGBT 8 is turned on / off in the same manner as in FIG. 7, and the transistors 34a and 35a are turned on by the logic level of the signal GD and are performed via the resistor 36a. On the other hand, the wide band gap element 9 is turned off by the on operation of the transistor 35b. The operation for turning on the transistor 35b will be described below.

抵抗１５の検出電圧（IGBT８のコレクタ電流相当）をコンパレータ回路１０に入力し、予め設定した設定値SEと比較する。回路１０は、抵抗１６の検出電圧が設定値SEより低くなったとき（IGBT８のターンオフ動作に伴うコレクタ電流の減少により、ゼロに近付いたことを検出する）、Ｌレベルを出力する。その出力信号はワンショット回路１１に入力され、さらにその出力信号であるワンショット信号は、RSフリップフロップ回路（SRFF）１２に入力される。   The detection voltage of the resistor 15 (corresponding to the collector current of the IGBT 8) is input to the comparator circuit 10 and compared with a preset set value SE. The circuit 10 outputs the L level when the detection voltage of the resistor 16 becomes lower than the set value SE (detects that the voltage has approached zero due to the decrease in the collector current accompanying the turn-off operation of the IGBT 8). The output signal is input to the one-shot circuit 11, and the one-shot signal that is the output signal is input to the RS flip-flop circuit (SRFF) 12.

回路１２がセットされるとＬレベルの信号が出力され、論理回路（ナンド回路）１４で信号GDとのNAND条件が成立すると、トランジスタ35bがオンし、素子９がターンオフする。すなわち、一連の動作により、素子８のターンオフ動作に伴うコレクタ電流の下降現象が検出されると、素子９のターンオフ動作が行なわれる。   When the circuit 12 is set, an L level signal is output. When the NAND condition with the signal GD is satisfied in the logic circuit (NAND circuit) 14, the transistor 35b is turned on and the element 9 is turned off. That is, when a descending phenomenon of the collector current accompanying the turn-off operation of the element 8 is detected by a series of operations, the turn-off operation of the element 9 is performed.

図５に、この発明によるターンオフ波形例を示す。ここでは、素子８が先にターンオフし、その後素子９に全電流が流れてターンオフする。スイッチングの時間が従来例と比較して短くなっているため（ｔ２＜ｔ１）、ターンオフ損失Eoffも、その分低減することになる。   FIG. 5 shows an example of a turn-off waveform according to the present invention. Here, the element 8 is turned off first, and then the entire current flows through the element 9 to be turned off. Since the switching time is shorter than that of the conventional example (t2 <t1), the turn-off loss Eoff is also reduced accordingly.

また、ターンオン時は、信号GDの入力に伴い回路１２が反転回路１３を介してリセットされるため、ほぼ同時にトランジスタ34a，34bがオン（35a，35bがオフ）する。その結果、素子８と素子９にはほぼ同時にゲート電圧が印加されるが、素子９の方がスイッチング時間が短いため、従来と同様、素子９の方が速くターンオン動作することになる。   At turn-on, the circuit 12 is reset via the inverting circuit 13 in response to the input of the signal GD, so that the transistors 34a and 34b are turned on almost simultaneously (35a and 35b are turned off). As a result, the gate voltage is applied to the element 8 and the element 9 almost simultaneously, but since the switching time of the element 9 is shorter, the element 9 is turned on faster than before.

図２に、この発明の他の実施の形態を示す。
図１に対し、IGBT８と直列にインダクタンス（Ｌ）１６を接続したものである。このインダクタンスとしては、配線のインダクタンス（Ｌ）分で代用することができる。
この回路で、IGBT８がターンオフする際、インダクタンス１６にはコレクタ電流の変化率（di/dt）に伴い、図２の矢印の向きに電圧（Ldi/dt）が発生する。 FIG. 2 shows another embodiment of the present invention.
In FIG. 1, an inductance (L) 16 is connected in series with the IGBT 8. As this inductance, the wiring inductance (L) can be substituted.
In this circuit, when the IGBT 8 is turned off, a voltage (Ldi / dt) is generated in the inductance 16 in the direction of the arrow in FIG. 2 in accordance with the change rate (di / dt) of the collector current.

この電圧Vlを回路１０に入力し、設定値SEと比較する。回路１０は、発生電圧Vlが設定値SEより高くなった場合（IGBT８のターンオフ動作に伴うコレクタ電流の減少により、発生電圧Ldi/dtが高くなる）に、Ｌレベルを出力する。その後の動作は図１の場合と
全く同様なので、説明は省略する。 This voltage Vl is input to the circuit 10 and compared with the set value SE. The circuit 10 outputs the L level when the generated voltage Vl becomes higher than the set value SE (the generated voltage Ldi / dt increases due to the decrease in the collector current accompanying the turn-off operation of the IGBT 8). The subsequent operation is exactly the same as in FIG.

図３に、この発明のさらに他の実施の形態を示す。
これは、IGBT８のゲート電位Vgを検出し、これを回路１０に入力し、設定値SEと比較する例である。
この回路で、IGBT８がターンオフする際、IGBT８のゲート電位Vgは、エミッタ電位または負電位に向け下降する。そこで、回路１０で設定値SEと比較し、Vgが設定値SEより低くなった場合にＬレベルを出力する。 FIG. 3 shows still another embodiment of the present invention.
This is an example in which the gate potential Vg of the IGBT 8 is detected, input to the circuit 10, and compared with the set value SE.
In this circuit, when the IGBT 8 is turned off, the gate potential Vg of the IGBT 8 decreases toward the emitter potential or the negative potential. Therefore, the circuit 10 compares with the set value SE and outputs L level when Vg becomes lower than the set value SE.

図４に、この発明の別の実施の形態を示す。
これは、IGBT８のゲート抵抗36aの両端の電圧Vi（ゲート電流相当）を検出し、これを回路１０に入力し、設定値SEと比較する例である。
この回路で、IGBT８がターンオフする際、IGBT８のゲートに流れる電流（抵抗36aに流れる電流）は、トランジスタ35aに向けて流れ、抵抗36aにはその電流に比例する電圧Viが発生する。この電圧Viを差動増幅器(OP)１６を介してコンパレータ回路１０に入力し、設定値SEと比較する。回路１０は、電圧Viが設定値SEより高くなった場合にＬレベルを出力する。 FIG. 4 shows another embodiment of the present invention.
This is an example in which the voltage Vi (corresponding to the gate current) at both ends of the gate resistor 36a of the IGBT 8 is detected, input to the circuit 10, and compared with the set value SE.
In this circuit, when the IGBT 8 is turned off, a current flowing through the gate of the IGBT 8 (current flowing through the resistor 36a) flows toward the transistor 35a, and a voltage Vi proportional to the current is generated in the resistor 36a. This voltage Vi is input to the comparator circuit 10 via the differential amplifier (OP) 16 and compared with the set value SE. The circuit 10 outputs L level when the voltage Vi becomes higher than the set value SE.

以上では、スイッチング速度が異なる素子例としてシリコン素材のIGBTと、ワイドバンドギャップ素子との並列構成としたが、シリコン素材どうし例えば図８と同様に、IGBTとシリコン型MOSFETの並列構成でも良く、２以上の並列構成とすることもできる。また、ターンオフ動作に起因する物理現象の検出値として、上記回路による検出値の他にゲート電位の変化率（dv/dt）やゲート電流の変化率（di/dt）を用いるようにしても良い。   In the above, as a device example having different switching speeds, a silicon material IGBT and a wide bandgap device are arranged in parallel. However, as in FIG. The above parallel configuration can also be adopted. Further, as a detection value of a physical phenomenon resulting from the turn-off operation, a gate potential change rate (dv / dt) or a gate current change rate (di / dt) may be used in addition to the detection value obtained by the above circuit. .

この発明の実施の形態を示す回路図Circuit diagram showing an embodiment of the present invention この発明の他の実施の形態を示す回路図Circuit diagram showing another embodiment of the present invention この発明のさらに他の実施の形態を示す回路図Circuit diagram showing still another embodiment of the present invention この発明の別の実施の形態を示す回路図Circuit diagram showing another embodiment of the present invention この発明によるターンオフ波形例を示す波形図Waveform diagram showing an example of a turn-off waveform according to the present invention 一般的なインバータ主回路例を示す構成図Configuration diagram showing typical inverter main circuit example ゲート駆動回路の従来例を示す回路図Circuit diagram showing conventional example of gate drive circuit スイッチング特性の異なる２種類の素子を並列接続した素子構成図Device configuration diagram in which two types of devices with different switching characteristics are connected in parallel 図８の動作を説明する電流，電圧波形図Current and voltage waveform diagrams for explaining the operation of FIG.

符号の説明Explanation of symbols

１…直流電源、２…インバータ回路、3a，3b…ゲート駆動回路、４…スイッチング素子、５…ダイオード、６…負荷（モータ：Ｍ）、７…制御回路、８…IGBT（絶縁ゲート型バイポーラトランジスタ）、９…MOSFET（金属酸化物電界効果トランジスタ）、１０…コンパレータ回路（CMP）、１１…ワンショット回路、１２…セット・リセットフリップフロップ回路（SRFF）、１３…反転回路、１４…論理（ナンド）回路、１５…電流検出用抵抗、１６…インダクタンス成分、１７…差動増幅器（OP）３１…絶縁器（PC）、３２…駆動用電源、33a，33b…電流制限用ゲート抵抗、３４，３５…トランジスタ、36a，36b…ベース抵抗。   DESCRIPTION OF SYMBOLS 1 ... DC power source, 2 ... Inverter circuit, 3a, 3b ... Gate drive circuit, 4 ... Switching element, 5 ... Diode, 6 ... Load (motor: M), 7 ... Control circuit, 8 ... IGBT (insulated gate type bipolar transistor) ), 9 MOSFET (metal oxide field effect transistor), 10 Comparator circuit (CMP), 11 One-shot circuit, 12 Set / reset flip-flop circuit (SRFF), 13 Inverting circuit, 14 Logic (Nand ) Circuit 15, current detection resistor 16, inductance component 17, differential amplifier (OP) 31, insulator (PC) 32, driving power source 33 a, 33 b, current limiting gate resistor 34, 35 ... transistor, 36a, 36b ... base resistance.

Claims (5)

電力変換装置の各アームにスイッチング特性の異なる２種類以上の電力用半導体素子を少なくとも２並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第１半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第１半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第２半導体素子のゲートに対し、第１半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする電力用半導体素子のゲート駆動方式。 In the power semiconductor device gate drive system, at least two kinds of power semiconductor elements having different switching characteristics are connected in parallel to each arm of the power conversion device, and each power semiconductor element is driven on and off.
When turning off the power semiconductor element, an emitter potential or a negative potential voltage is applied only to the gate of the first semiconductor element having a slow turn-off characteristic in response to a turn-off command input from the host, and then the first semiconductor element The emitter potential or the negative potential is applied to the gate of the second semiconductor element having a fast turn-off characteristic together with the gate of the first semiconductor element in accordance with a detected value of a physical phenomenon resulting from the turn-off operation of the first semiconductor element. A gate drive system for power semiconductor devices. 前記物理現象の検出値は、前記第１半導体素子のコレクタ電流値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。   2. The power semiconductor device gate drive system according to claim 1, wherein the detected value of the physical phenomenon is a collector current value of the first semiconductor device. 3. 前記物理現象の検出値は、前記第１半導体素子のコレクタ電流変化率値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。   2. The power semiconductor device gate drive system according to claim 1, wherein the detected value of the physical phenomenon is a collector current change rate value of the first semiconductor device. 3. 前記物理現象の検出値は、前記第１半導体素子のゲート電位値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。   2. The power semiconductor device gate drive system according to claim 1, wherein the detected value of the physical phenomenon is a gate potential value of the first semiconductor device. 前記物理現象の検出値は、前記第１半導体素子のゲート電流値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。   2. The power semiconductor device gate drive system according to claim 1, wherein the detected value of the physical phenomenon is a gate current value of the first semiconductor device. 3.
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