JP2018029259A - Transistor drive circuit - Google Patents

Transistor drive circuit Download PDF

Info

Publication number
JP2018029259A
JP2018029259A JP2016160114A JP2016160114A JP2018029259A JP 2018029259 A JP2018029259 A JP 2018029259A JP 2016160114 A JP2016160114 A JP 2016160114A JP 2016160114 A JP2016160114 A JP 2016160114A JP 2018029259 A JP2018029259 A JP 2018029259A
Authority
JP
Japan
Prior art keywords
turn
delay circuit
drive circuit
current
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016160114A
Other languages
Japanese (ja)
Other versions
JP6512193B2 (en
Inventor
幸平 池川
Kohei Ikegawa
幸平 池川
岩村　剛宏
Takehiro Iwamura
剛宏 岩村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2016160114A priority Critical patent/JP6512193B2/en
Priority to US16/326,638 priority patent/US10644689B2/en
Priority to CN201780050288.5A priority patent/CN109804539B/en
Priority to DE112017004119.8T priority patent/DE112017004119T5/en
Priority to PCT/JP2017/027691 priority patent/WO2018034137A1/en
Publication of JP2018029259A publication Critical patent/JP2018029259A/en
Application granted granted Critical
Publication of JP6512193B2 publication Critical patent/JP6512193B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a transistor drive circuit which can reduce a loss associated with the generation of tail current, when a bipolar type transistor and an MOSFET are driven in parallel.SOLUTION: A current flowing via an FET2 is detected by a resistance 7 connected to a source terminal 6S. In making an IGBT1 and the FET2 into turn-off, when the current is equal to or less than a threshold value, the IGBT1 is made into turn-off and then the FET2 is made into turn-off, and when the current is more than the threshold value, the FET2 is made into turn-off and then the IGBT1 is made into turn-off.SELECTED DRAWING: Figure 1

Description

本発明は、バイポーラ型トランジスタとＭＯＳＦＥＴとを並列に接続したものを駆動対象とする駆動回路に関する。   The present invention relates to a drive circuit for driving a bipolar transistor and a MOSFET connected in parallel.

バイポーラ型トランジスタの一種であるＲＣ−ＩＧＢＴ（Reverse Conducting-Insulated Gate Bipolar Transistor）は高耐圧のパワー素子であるが、オン抵抗が高いという問題がある。そこで従来より、例えばＳｉＣ等のワイドギャップ半導体を用いた低損失のＭＯＳＦＥＴをＲＣ−ＩＧＢＴに対して並列に接続し、これらを同時にオンすることで損失の低減を図ることが行われている。以下では、このようなＩＧＢＴとＦＥＴとの並列駆動を「ＤＣアシスト」と称する場合がある。   An RC-IGBT (Reverse Conducting-Insulated Gate Bipolar Transistor), which is a kind of bipolar transistor, is a high breakdown voltage power element, but has a problem of high on-resistance. Thus, conventionally, for example, a low-loss MOSFET using a wide gap semiconductor such as SiC is connected in parallel to the RC-IGBT, and the loss is reduced by simultaneously turning them on. Hereinafter, such parallel driving of the IGBT and the FET may be referred to as “DC assist”.

特開平４−３５４１５６号公報JP-A-4-354156

上記のようなＤＣアシストにおいては、図８に示すように、ＩＧＢＴを先にターンオンさせ、ＦＥＴを先にターンオフさせる制御パターンが一般的である。しかしながら、ＦＥＴを先にターンオフさせると、その後に行われるＩＧＢＴのターンオフ時に、図中にハッチングで示すように所謂テール電流が流れる場合がある。すると、テール電流の発生に伴い電力損失も発生する。尚、図中に示す「Ｓｉ」はＩＧＢＴを、「ＳｉＣ」はＳｉＣ−ＭＯＳＦＥＴの使用を想定したＦＥＴを意味する。   In the DC assist as described above, as shown in FIG. 8, a control pattern in which the IGBT is turned on first and the FET is turned off first is common. However, if the FET is turned off first, a so-called tail current may flow as shown by hatching in the drawing when the IGBT is subsequently turned off. Then, power loss also occurs with the generation of tail current. In the figure, “Si” means an IGBT, and “SiC” means an FET assumed to use an SiC-MOSFET.

本発明は上記事情に鑑みてなされたものであり、その目的は、バイポーラ型トランジスタとＭＯＳＦＥＴとを並列駆動する際に、テール電流の発生に伴う損失を抑制できるトランジスタ駆動回路を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a transistor drive circuit capable of suppressing a loss due to generation of a tail current when a bipolar transistor and a MOSFET are driven in parallel. .

請求項１記載のトランジスタ駆動回路によれば、バイポーラ型トランジスタ又はＭＯＳＦＥＴを介して流れる電流を電流検出素子により検出する。そして、バイポーラ型トランジスタとＭＯＳＦＥＴとをターンオフさせる際に、前記電流が閾値以下であればバイポーラ型トランジスタをターンオフさせた後にＭＯＳＦＥＴをターンオフさせ、前記電流が閾値を超えるとＭＯＳＦＥＴをターンオフさせた後にバイポーラ型トランジスタをターンオフさせる。   According to the transistor driving circuit of the first aspect, the current flowing through the bipolar transistor or MOSFET is detected by the current detection element. When the bipolar transistor and the MOSFET are turned off, if the current is less than the threshold, the bipolar transistor is turned off and then the MOSFET is turned off. If the current exceeds the threshold, the MOSFET is turned off and then the bipolar type Turn off the transistor.

一般に、バイポーラ型トランジスタとＭＯＳＦＥＴとでは、前者の電流能力が高いことから、大きな電流が流れている状態でのターンオフは、基本的にバイポーラ型トランジスタに担わせる必要がある。そこで、バイポーラ型トランジスタ又はＭＯＳＦＥＴを介して流れる電流を検出し、検出される電流の大きさを、当該ＦＥＴの電流能力を基準とする閾値を以って評価する。   In general, the bipolar transistor and the MOSFET have a high current capability. Therefore, the bipolar transistor must basically be responsible for the turn-off in a state where a large current flows. Therefore, the current flowing through the bipolar transistor or MOSFET is detected, and the magnitude of the detected current is evaluated using a threshold value based on the current capability of the FET.

前記電流が閾値を超えている場合は、ＭＯＳＦＥＴの電流能力を超えている状態にあるので、従前通りに先にＭＯＳＦＥＴをターンオフさせ、その後にバイポーラ型トランジスタをターンオフさせる。一方、前記電流が閾値以下であればＭＯＳＦＥＴの電流能力で負担できる範囲にあることになる。したがって、先にバイポーラ型トランジスタをターンオフさせ、その後にＭＯＳＦＥＴをターンオフさせることで、テール電流の発生を回避して電力損失を低減できる。   When the current exceeds the threshold value, the current capacity of the MOSFET is exceeded, so the MOSFET is turned off as before, and then the bipolar transistor is turned off. On the other hand, if the current is less than or equal to the threshold value, the current capacity of the MOSFET is in a range that can be paid. Therefore, by turning off the bipolar transistor first and then turning off the MOSFET, generation of tail current can be avoided and power loss can be reduced.

請求項４記載のトランジスタ駆動回路によれば、バイポーラ駆動回路，ＭＯＳ駆動回路は、入力信号のレベル変化に応じて、それぞれ対応する素子のゲートにターンオンレベル電圧とターンオフレベル電圧とを付与する。ターンオンディレイ回路は、入力信号を前記ＭＯＳ駆動回路に入力する経路に配置され、入力信号の立上りタイミングを遅延させる。第１遅延回路は、入力信号をバイポーラ及びＭＯＳ駆動回路に直接入力する経路から分岐した経路に配置され、入力信号の立下りタイミングを遅延させる。また、第２ターンオフディレイ回路は、ターンオンディレイ回路を介した入力信号をバイポーラ及びＭＯＳ駆動回路に直接入力する経路から分岐した経路に配置され、入力信号の立下りタイミングを遅延させる。   According to the transistor drive circuit of the fourth aspect, the bipolar drive circuit and the MOS drive circuit respectively apply the turn-on level voltage and the turn-off level voltage to the gates of the corresponding elements according to the level change of the input signal. The turn-on delay circuit is disposed in a path for inputting an input signal to the MOS drive circuit, and delays the rising timing of the input signal. The first delay circuit is disposed in a path branched from a path for directly inputting an input signal to the bipolar and MOS drive circuits, and delays the falling timing of the input signal. The second turn-off delay circuit is arranged in a path branched from a path that directly inputs the input signal via the turn-on delay circuit to the bipolar and MOS drive circuits, and delays the falling timing of the input signal.

コンパレータは、電流検出素子の端子電圧と、前記閾値に相当する電圧とを比較する。第１セレクタは、バイポーラ駆動回路の入力側に配置され、第１ターンオフディレイ回路が介在する経路と介在しない経路とを切替え、第２セレクタは、ＭＯＳ駆動回路の入力側に配置され、第２ターンオフディレイ回路が介在する経路と介在しない経路とを切替える。ＲＳフリップフロップは、コンパレータの出力信号によりセットされ、第３ターンオフディレイ回路の出力信号によりリセットされる。そして、第１及び第２セレクタの切替えをＲＳフリップフロップの出力信号によって行う。   The comparator compares the terminal voltage of the current detection element with a voltage corresponding to the threshold value. The first selector is disposed on the input side of the bipolar drive circuit, and switches between the path where the first turn-off delay circuit is interposed and the path where the first turn-off delay circuit is not interposed, and the second selector is disposed on the input side of the MOS drive circuit and is second turned off. The path between the delay circuit and the path without the delay circuit is switched. The RS flip-flop is set by the output signal of the comparator and reset by the output signal of the third turn-off delay circuit. Then, the first and second selectors are switched by the output signal of the RS flip-flop.

このように構成すれば、検出した電流が閾値以下であれば第２セレクタが第２遅延回路を経由する経路を選択することで、バイポーラ型トランジスタをターンオフさせた後にＭＯＳＦＥＴをターンオフさせる。そして、前記電流が閾値を超えれば第１セレクタが第１遅延回路を経由する経路を選択することで、ＭＯＳＦＥＴをターンオフさせた後にバイポーラ型トランジスタをターンオフさせる。   If comprised in this way, if the detected electric current is below a threshold value, a 2nd selector will select the path | route which goes through via a 2nd delay circuit, and after turning a bipolar transistor off, MOSFET is turned off. When the current exceeds the threshold, the first selector selects a path that passes through the first delay circuit, thereby turning off the MOSFET and then turning off the bipolar transistor.

一実施形態であり、駆動ＩＣの構成を示す機能ブロック図1 is a functional block diagram illustrating a configuration of a driving IC according to an embodiment ターンオンディレイ回路の動作を示すタイミングチャートTiming chart showing operation of turn-on delay circuit ターンオフディレイ回路の動作を示すタイミングチャートTiming chart showing operation of turn-off delay circuit 負荷電流が小さい場合の動作を示すタイミングチャートTiming chart showing operation when load current is small 負荷電流が大きい場合の動作を示すタイミングチャートTiming chart showing operation when load current is large 従来の負荷電流が大きい場合の動作を示すタイミングチャートTiming chart showing operation when conventional load current is large 従来の負荷電流が小さい場合の動作を示すタイミングチャートTiming chart showing operation when load current is low 従来の一般的な並列駆動方式を説明するタイミングチャートTiming chart explaining conventional general parallel drive system

図１に示すように、ＲＣ−ＩＧＢＴ１のコレクタ及びエミッタと、ＳｉＣ−ＭＯＳＦＥＴ２のドレイン及びソースとは、それぞれ共通に接続されている。ＩＧＢＴ１のコレクタ及びＦＥＴ２のドレインは、例えば同様に並列接続された素子で構成されている図示しない上アーム側の素子に接続されており、同エミッタ及びソースはグランドに接続されている。   As shown in FIG. 1, the collector and emitter of the RC-IGBT 1 and the drain and source of the SiC-MOSFET 2 are connected in common. The collector of the IGBT 1 and the drain of the FET 2 are connected to, for example, a device on the upper arm side (not shown) that is similarly configured of devices connected in parallel, and the emitter and the source are connected to the ground.

ＩＧＢＴ１には、コレクタ電流を分流して検出するための検出素子が設けられているが、図中では、そのエミッタ端子４Ｅのみを示している。エミッタ端子４Ｅは抵抗５を介してグランドに接続されている。また、ＦＥＴ２のドレイン，ソース間には、逆方向の寄生ダイオード２Ｄが接続されている。ＦＥＴ２にもＩＧＢＴ１と同様に、電流を分流して検出するための検出素子が設けられているが、図中では、そのソース端子６Ｓのみを示している。ソース端子６Ｓは抵抗７を介してグランドに接続されている。抵抗７は電流検出素子に相当する。   The IGBT 1 is provided with a detection element for detecting by dividing the collector current, but only the emitter terminal 4E is shown in the drawing. The emitter terminal 4E is connected to the ground via a resistor 5. Further, a reverse parasitic diode 2D is connected between the drain and source of the FET2. Like the IGBT 1, the FET 2 is also provided with a detection element for detecting a current by shunting, but only the source terminal 6S is shown in the drawing. The source terminal 6S is connected to the ground via a resistor 7. The resistor 7 corresponds to a current detection element.

駆動ＩＣ８には、図示しない制御回路からＩＧＢＴ１を駆動制御する信号が入力される。その入力信号は、第１セレクタ９の入力端子９ａに与えられていると共に、ターンオフディレイ回路１０を介して第１セレクタ９の入力端子９ｂに与えられている。セレクタ９の出力端子９ｃは、ＩＧＢＴ駆動回路１１の入力端子に接続されている。   A signal for controlling the drive of the IGBT 1 is input to the drive IC 8 from a control circuit (not shown). The input signal is supplied to the input terminal 9 a of the first selector 9 and is also supplied to the input terminal 9 b of the first selector 9 via the turn-off delay circuit 10. The output terminal 9 c of the selector 9 is connected to the input terminal of the IGBT drive circuit 11.

図３に示すように、ターンオフディレイ回路１０は、入力信号のレベルがハイからターンオフレベルであるローに変化した際に、一定の遅延時間が経過した時点でＩＧＢＴ駆動回路１１に出力する信号をローレベルに変化させる。ＩＧＢＴ駆動回路１１は、例えば２つのＭＯＳＦＥＴの直列回路で構成され、例えばハイレベル駆動電圧として１５Ｖ，ローレベル駆動電圧として０ＶをＩＧＢＴ１のゲートに出力する。   As shown in FIG. 3, when the level of the input signal changes from high to low, which is the turn-off level, the turn-off delay circuit 10 outputs a signal output to the IGBT drive circuit 11 when a certain delay time has elapsed. Change to level. The IGBT drive circuit 11 is composed of, for example, a series circuit of two MOSFETs, and outputs, for example, 15 V as a high level drive voltage and 0 V as a low level drive voltage to the gate of the IGBT 1.

また、前記入力信号は、ターンオンディレイ回路１２を介した後、第２セレクタ１３の入力端子１３ａに与えられていると共に、ターンオフディレイ回路１４を介して第２セレクタ１３の入力端子１３ｂに与えられている。図２に示すように、ターンオンディレイ回路１２は、入力信号のレベルがローからターンオンレベルであるハイに変化した際に、一定の遅延時間が経過した時点でＭＯＳ駆動回路１５に出力する信号をハイレベルに変化させる。ターンオンディレイ回路１２はターンオンディレイ回路に相当する。ターンオフディレイ回路１４の動作は、ターンオフディレイ回路１０と同様である。   The input signal is supplied to the input terminal 13a of the second selector 13 through the turn-on delay circuit 12, and is also supplied to the input terminal 13b of the second selector 13 through the turn-off delay circuit 14. Yes. As shown in FIG. 2, when the input signal level changes from low to high, which is the turn-on level, the turn-on delay circuit 12 outputs a signal output to the MOS drive circuit 15 when a certain delay time has elapsed. Change to level. The turn-on delay circuit 12 corresponds to a turn-on delay circuit. The operation of the turn-off delay circuit 14 is the same as that of the turn-off delay circuit 10.

セレクタ１３の出力端子１３ｃは、ＭＯＳ駆動回路１５に入力端子に接続されている。ＭＯＳ駆動回路１５も同様に２つのＭＯＳＦＥＴの直列回路で構成され、例えばハイレベル駆動電圧として２０Ｖ，ローレベル駆動電圧として−５ＶをＦＥＴ２のゲートに出力する。尚、説明の都合上、ＩＧＢＴ駆動回路１１及びＭＯＳ駆動回路１５の何れも、入力信号がローレベルであればローレベル駆動電圧を出力し、入力信号がハイレベルであればハイレベル駆動電圧を出力するものとする。   The output terminal 13 c of the selector 13 is connected to the input terminal of the MOS drive circuit 15. Similarly, the MOS drive circuit 15 is configured by a series circuit of two MOSFETs, and outputs, for example, 20 V as a high level drive voltage and −5 V as a low level drive voltage to the gate of the FET 2. For convenience of explanation, both the IGBT drive circuit 11 and the MOS drive circuit 15 output a low level drive voltage if the input signal is low level, and output a high level drive voltage if the input signal is high level. It shall be.

ＩＧＢＴ１側の検出素子のエミッタ端子４ＥとＦＥＴ２側の検出素子のソース端子６Ｓとは、それぞれ駆動ＩＣ８の入力端子に接続されている。前者で検出される抵抗５の端子電圧は例えば異常電流を検出するために使用されるが、本実施形態ではその詳細を省略する。一方、後者で検出される抵抗７の端子電圧は、コンパレータ１６の非反転入力端子に与えられており、同反転入力端子には閾値電圧が与えられている。   The emitter terminal 4E of the detection element on the IGBT1 side and the source terminal 6S of the detection element on the FET2 side are each connected to the input terminal of the drive IC 8. The terminal voltage of the resistor 5 detected in the former is used for detecting an abnormal current, for example, but details thereof are omitted in this embodiment. On the other hand, the terminal voltage of the resistor 7 detected in the latter is given to the non-inverting input terminal of the comparator 16, and a threshold voltage is given to the inverting input terminal.

コンパレータ１６の出力端子は、ＲＳフリップフロップ１７のセット端子Ｓに接続されている。ＲＳフリップフロップ１７の負論理のリセット端子Ｒには、前記入力信号がターンオフディレイ回路１８を介して与えられている。ターンオフディレイ回路１８の動作もターンオフディレイ回路１０と同様である。コンパレータ１６及びＲＳフリップフロップ１７は、ＳＷ素子判定回路１９を構成している。ＳＷ素子判定回路１９の出力信号は、セレクタ９及び１３の切替えを制御する。ターンオフディレイ回路１０，１４，１８は、それぞれ第１，第２，第３ターンオフディレイ回路に相当する。   The output terminal of the comparator 16 is connected to the set terminal S of the RS flip-flop 17. The input signal is applied to the negative logic reset terminal R of the RS flip-flop 17 through a turn-off delay circuit 18. The operation of the turn-off delay circuit 18 is the same as that of the turn-off delay circuit 10. The comparator 16 and the RS flip-flop 17 constitute an SW element determination circuit 19. The output signal of the SW element determination circuit 19 controls the switching of the selectors 9 and 13. The turn-off delay circuits 10, 14, and 18 correspond to first, second, and third turn-off delay circuits, respectively.

制御信号がローレベルであれば、セレクタ９は入力端子９ａ側を選択し、セレクタ１３は入力端子１３ｂ側を選択する。そして、制御信号レベルが反転すると、セレクタ９，１３はそれぞれ逆側を選択する。   If the control signal is at a low level, the selector 9 selects the input terminal 9a side, and the selector 13 selects the input terminal 13b side. When the control signal level is inverted, the selectors 9 and 13 each select the opposite side.

次に、本実施形態の作用について説明するが、先ず、図６及び図７に従来行われている一般的なＤＣアシストの場合を示し、本実施形態の動作原理を説明する。図７に示すように、ＩＧＢＴ１及びＦＥＴ２の双方がオンした状態で、双方の素子に流れる電流が大きい場合、負荷電流がＦＥＴ２の電流能力を超えているのでＦＥＴ２のみでは電流を流し切れない。したがって、従前通りのＤＣアシストを行わざるを得ず、ＩＧＢＴ１のゲート電圧がミラー電圧より下降を開始する途中からテール電流が流れ始める。   Next, the operation of the present embodiment will be described. First, FIG. 6 and FIG. 7 show a case of general DC assist conventionally performed, and the operation principle of the present embodiment will be described. As shown in FIG. 7, when both the IGBT 1 and the FET 2 are turned on and the current flowing through both elements is large, the load current exceeds the current capability of the FET 2, so that the current cannot flow through the FET 2 alone. Therefore, the conventional DC assist must be performed, and the tail current starts to flow in the middle of the gate voltage of the IGBT 1 starting to drop below the mirror voltage.

一方、図６は、ＩＧＢＴ１及びＦＥＴ２の双方がオンした際に、負荷電流がＦＥＴ２の電流能力以下の場合を示すが、ＩＧＢＴ１及びＦＥＴ２の双方がオンした際にＦＥＴ２のみに電流が流れ、ＩＧＢＴ１には電流が殆ど流れない。しかし、図７と同様にＦＥＴ２が先にターンオフし、その後にＩＧＢＴ１がターンオフするので、やはりテール電流が発生している。本実施形態ではこの図６に示すケースに対応して、図５に示す制御タイミングを実現する。   On the other hand, FIG. 6 shows a case where the load current is less than the current capability of the FET 2 when both the IGBT 1 and the FET 2 are turned on. However, when both the IGBT 1 and the FET 2 are turned on, a current flows only in the FET 2 and Almost no current flows. However, as in FIG. 7, the FET 2 is turned off first, and then the IGBT 1 is turned off, so that a tail current is also generated. In the present embodiment, the control timing shown in FIG. 5 is realized corresponding to the case shown in FIG.

図４は、図７に示すケースに対応している。入力信号のレベルがローであり、ＩＧＢＴ１及びＦＥＴ２の何れもオフ状態であれば、コンパレータ１６で検出される抵抗７の端子電圧は０Ｖであり閾値電圧未満である。この時、セレクタ９は入力端子９ａ側を選択し、セレクタ１３は入力端子１３ｂ側を選択する。この状態から、時点（１）で入力信号のレベルがローからハイに変化すると、ＩＧＢＴ１は直ちにターンオンを開始する。   FIG. 4 corresponds to the case shown in FIG. When the level of the input signal is low and both the IGBT 1 and the FET 2 are in the off state, the terminal voltage of the resistor 7 detected by the comparator 16 is 0 V, which is lower than the threshold voltage. At this time, the selector 9 selects the input terminal 9a side, and the selector 13 selects the input terminal 13b side. From this state, when the level of the input signal changes from low to high at time (1), the IGBT 1 immediately starts to turn on.

一方、ＦＥＴ２側では、入力信号がターンオンディレイ回路１２及びターンオフディレイ回路１４を介してＭＯＳ駆動回路１５に入力されるが、ターンオン時はターンオンディレイ回路１２のみが作用する。したがって、ＦＥＴ２はターンオンディレイ回路１２で付与される遅延時間が経過した時点（２）からターンオンを開始する。   On the other hand, on the FET 2 side, an input signal is input to the MOS drive circuit 15 via the turn-on delay circuit 12 and the turn-off delay circuit 14, but only the turn-on delay circuit 12 acts at the time of turn-on. Therefore, the FET 2 starts to turn on from the point (2) when the delay time given by the turn-on delay circuit 12 has elapsed.

時点（３）でＩＧＢＴ１及びＦＥＴ２の双方がオンした状態で、双方の素子に流れる電流が大きく、コンパレータ１６で検出される抵抗７の端子電圧が閾値電圧を超えると、コンパレータ１６の出力信号がハイレベルとなる。これによりＲＳフリップフロップ１７がセットされてＳＷ素子判定回路１９の出力信号がハイレベルとなり、セレクタ９は入力端子９ｂ側を選択し、セレクタ１３は入力端子１３ａ側を選択する。すると、入力信号のレベルがローに変化する時点（４）からＦＥＴ２がターンオフを開始し、ＩＧＢＴ１は、ターンオフディレイ回路１０で付与される遅延時間が経過した時点（５）からターンオフを開始する。   When both the IGBT 1 and the FET 2 are turned on at the time point (3), when the current flowing through both elements is large and the terminal voltage of the resistor 7 detected by the comparator 16 exceeds the threshold voltage, the output signal of the comparator 16 becomes high. Become a level. As a result, the RS flip-flop 17 is set and the output signal of the SW element determination circuit 19 becomes high level, the selector 9 selects the input terminal 9b side, and the selector 13 selects the input terminal 13a side. Then, the FET 2 starts to turn off from the time point (4) when the level of the input signal changes to low, and the IGBT 1 starts to turn off from the time point (5) when the delay time given by the turn-off delay circuit 10 has elapsed.

また、時点（５）ではターンオフディレイ回路１８で付与される遅延時間も経過するので、リセット信号がローレベルとなってＲＳフリップフロップ１７がリセットされる。これにより、ＳＷ素子判定回路１９の出力信号がローレベルとなり、セレクタ９及び１３は時点（１）以前の状態に戻る。   At the time (5), the delay time given by the turn-off delay circuit 18 also elapses, so that the reset signal becomes low level and the RS flip-flop 17 is reset. As a result, the output signal of the SW element determination circuit 19 becomes low level, and the selectors 9 and 13 return to the state before time (1).

図４に示すケースでは、負荷電流がＦＥＴ２の電流能力を超えているのでＦＥＴ２のみでは電流を流し切れない。したがって、従前通りの並列駆動制御によるターンオフ動作とする。これにより、時点（６）で、ＩＧＢＴ１のゲート電圧がミラー電圧より下降を開始する途中からテール電流が流れ始める。   In the case shown in FIG. 4, since the load current exceeds the current capability of the FET 2, the current cannot be completely passed by the FET 2 alone. Therefore, the turn-off operation is performed by the conventional parallel drive control. As a result, at the time (6), the tail current starts to flow in the middle of starting the fall of the gate voltage of the IGBT 1 from the mirror voltage.

一方、図５は図６に示すケースに対応している。時点（２）でＦＥＴ２がターンオンを開始すると、抵抗７の端子電圧である図中に示す「ＳｉＣ電流情報」のレベルが上昇を開始する。しかし、時点（３）において抵抗７の端子電圧が閾値電圧以下であるため、コンパレータ１６，ＳＷ素子判定回路１９の出力信号はローレベルのままになる。したがって、セレクタ９は入力端子９ａ側を選択し続け、セレクタ１３は入力端子１３ｂ側を選択続ける。   On the other hand, FIG. 5 corresponds to the case shown in FIG. When the FET 2 starts to turn on at time (2), the level of “SiC current information” shown in the figure, which is the terminal voltage of the resistor 7, starts to rise. However, since the terminal voltage of the resistor 7 is equal to or lower than the threshold voltage at the time point (3), the output signals of the comparator 16 and the SW element determination circuit 19 remain at a low level. Therefore, the selector 9 continues to select the input terminal 9a side, and the selector 13 continues to select the input terminal 13b side.

すると、入力信号が立下がる時点（４）に対して、ＩＧＢＴ駆動回路１１に入力されるＯＮ／ＯＦＦ信号の立下りも時点（４）から開始されるので、ＩＧＢＴ１側のターンオフタイミングが早くなる。そして、ＭＯＳ駆動回路１５に入力されるＯＮ／ＯＦＦ信号の立下りは、時点（４）から時点（５）まで遅延される。結果として、ＩＧＢＴ１とＦＥＴ２とのターンオフ開始タイミングが図４に示すケースと入れ替わり、ＩＧＢＴ１のターンオフが完了した後に、ＦＥＴ２のターンオフが完了するようになる。これにより、テール電流の発生が抑止される。   Then, since the fall of the ON / OFF signal input to the IGBT drive circuit 11 is also started from the time (4) with respect to the time (4) when the input signal falls, the turn-off timing on the IGBT 1 side is advanced. The fall of the ON / OFF signal input to the MOS drive circuit 15 is delayed from time (4) to time (5). As a result, the turn-off start timing of the IGBT 1 and the FET 2 is replaced with the case shown in FIG. 4, and the turn-off of the FET 2 is completed after the turn-off of the IGBT 1 is completed. Thereby, generation | occurrence | production of a tail current is suppressed.

以上のように本実施形態によれば、ＦＥＴ２を介して流れる電流をソース端子６Ｓに接続される抵抗７より検出する。そして、ＩＧＢＴ１とＦＥＴ２とをターンオフさせる際に、前記電流が閾値以下であればＩＧＢＴ１をターンオフさせた後にＦＥＴ２をターンオフさせ、前記電流が閾値を超えるとＦＥＴ２をターンオフさせた後にＩＧＢＴ１をターンオフさせる。   As described above, according to the present embodiment, the current flowing through the FET 2 is detected by the resistor 7 connected to the source terminal 6S. When turning off the IGBT 1 and the FET 2, if the current is below the threshold, the IGBT 1 is turned off and then the FET 2 is turned off. If the current exceeds the threshold, the FET 2 is turned off and then the IGBT 1 is turned off.

具体的には、ＩＧＢＴ駆動回路１１，ＭＯＳ駆動回路１５は、入力信号のレベル変化に応じて、それぞれ対応する素子のゲートにターンオンレベル電圧とターンオフレベル電圧とを付与する。ターンオンディレイ回路１２は、入力信号をＭＯＳ駆動回路１５に入力する経路に配置され、入力信号の立上りタイミングを遅延させる。ターンオフディレイ回路１０，１４は、入力信号を駆動回路１１，１５に直接入力する経路から分岐した経路にそれぞれ配置され、入力信号の立下りタイミングを遅延させる。   Specifically, the IGBT drive circuit 11 and the MOS drive circuit 15 apply a turn-on level voltage and a turn-off level voltage to the gates of the corresponding elements, respectively, according to the level change of the input signal. The turn-on delay circuit 12 is disposed in a path for inputting an input signal to the MOS drive circuit 15 and delays the rising timing of the input signal. The turn-off delay circuits 10 and 14 are respectively arranged on paths branched from paths that directly input the input signals to the drive circuits 11 and 15, and delay the falling timing of the input signals.

コンパレータ１６は、抵抗５の端子電圧と、電流閾値に相当する電圧とを比較する。セレクタ９はＩＧＢＴ駆動回路１１の入力側に配置され、ターンオフディレイ回路１０が介在する経路と介在しない経路とを切替え、セレクタ１３はＭＯＳ駆動回路１５の入力側に配置され、ターンオフディレイ回路１４が介在する経路と介在しない経路とを切替える。ＲＳフリップフロップ１７はコンパレータ１６の出力信号によりセットされ、ターンオフディレイ回路１８の出力信号によりリセットされる。そして、セレクタ９及び１３の切替えをＲＳフリップフロップ１７の出力信号によって行う。   The comparator 16 compares the terminal voltage of the resistor 5 with a voltage corresponding to the current threshold value. The selector 9 is disposed on the input side of the IGBT drive circuit 11 to switch between the path where the turn-off delay circuit 10 is interposed and the path where the turn-off delay circuit 10 is not interposed, and the selector 13 is disposed on the input side of the MOS drive circuit 15 Switching between a route to be performed and a route not to be interposed. The RS flip-flop 17 is set by the output signal of the comparator 16 and reset by the output signal of the turn-off delay circuit 18. The selectors 9 and 13 are switched by the output signal of the RS flip-flop 17.

一般に、ＩＧＢＴ１とＦＥＴ２とでは前者の電流能力が高いので、大きな電流が流れている状態でのターンオフは、基本的にＩＧＢＴ１に担わせる必要がある。そこで、ＦＥＴ２を介して流れる電流を検出し、検出される電流の大きさを、当該ＦＥＴ２の電流能力を基準とする閾値を以って評価する。そして、上述のようにターンオフを行い、ＦＥＴ２の電流能力で負担できる範囲の電流が流れている場合は先にＩＧＢＴ１をターンオフさせ、その後にＦＥＴ２をターンオフさせることで、テール電流の発生を回避して電力損失を低減できる。   In general, since the current capability of the former is high in the IGBT 1 and the FET 2, it is basically necessary for the IGBT 1 to be responsible for the turn-off in a state where a large current flows. Therefore, the current flowing through the FET 2 is detected, and the magnitude of the detected current is evaluated using a threshold value based on the current capability of the FET 2. Then, as described above, the turn-off is performed, and when current in a range that can be borne by the current capacity of the FET 2 is flowing, the IGBT 1 is turned off first, and then the FET 2 is turned off to avoid the generation of tail current. Power loss can be reduced.

（その他の実施形態）
コンパレータ１６の非反転入力端子をエミッタ端子４Ｅに接続して、ＩＧＢＴ１のコレクタ電流相当値を検出しても良い。
ターンオフディレイ回路１８を削除して、ターンオフディレイ回路１０の出力信号を利用しても良い。
ＩＧＢＴ１やＦＥＴ２の駆動電圧については、個別の設計に応じて適宜変更すれば良い。 (Other embodiments)
The non-inverting input terminal of the comparator 16 may be connected to the emitter terminal 4E to detect the collector current equivalent value of the IGBT 1.
The output signal of the turn-off delay circuit 10 may be used by deleting the turn-off delay circuit 18.
The drive voltage of the IGBT 1 or FET 2 may be changed as appropriate according to the individual design.

バイポーラ型トランジスタは、ＲＣ−ＩＧＢＴに限ることはない。また、ＭＯＳＦＥＴもＳｉＣ−ＭＯＳＦＥＴに限ることはない。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 The bipolar transistor is not limited to the RC-IGBT. Further, the MOSFET is not limited to the SiC-MOSFET.
Although the present disclosure has been described with reference to the embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more or less, are within the scope and spirit of the present disclosure.

１ ＲＣ−ＩＧＢＴ、２ ＳｉＣ−ＭＯＳＦＥＴ、７ 抵抗、８ 駆動ＩＣ、９ 第１セレクタ、１０ ターンオフディレイ回路、１１ ＩＧＢＴ駆動回路、１２ ターンオンディレイ回路、１３ 第２セレクタ、１４ ターンオフディレイ回路、１５ ＭＯＳ駆動回路、１６ コンパレータ、１７ ＲＳフリップフロップ、１８ ターンオフディレイ回路、１９ ＳＷ素子判定回路。   1 RC-IGBT, 2 SiC-MOSFET, 7 resistor, 8 drive IC, 9 first selector, 10 turn-off delay circuit, 11 IGBT drive circuit, 12 turn-on delay circuit, 13 second selector, 14 turn-off delay circuit, 15 MOS drive Circuit, 16 comparator, 17 RS flip-flop, 18 turn-off delay circuit, 19 SW element determination circuit.

Claims (5)

バイポーラ型トランジスタ（１）とＭＯＳＦＥＴ（２）とを並列に接続したものを駆動対象とし、
前記バイポーラ型トランジスタ又は前記ＭＯＳＦＥＴを介して流れる電流を検出する電流検出素子（７）を備え、
前記バイポーラ型トランジスタと前記ＭＯＳＦＥＴとをターンオフさせる際に、
前記電流が閾値以下であれば前記バイポーラ型トランジスタをターンオフさせた後に前記ＭＯＳＦＥＴをターンオフさせ、
前記電流が前記閾値を超えると前記ＭＯＳＦＥＴをターンオフさせた後に前記バイポーラ型トランジスタをターンオフさせるトランジスタ駆動回路。 A bipolar transistor (1) and a MOSFET (2) connected in parallel are to be driven,
A current detection element (7) for detecting a current flowing through the bipolar transistor or the MOSFET;
When turning off the bipolar transistor and the MOSFET,
If the current is below a threshold, turn off the MOSFET after turning off the bipolar transistor,
A transistor driving circuit for turning off the bipolar transistor after turning off the MOSFET when the current exceeds the threshold. 前記電流検出素子により、前記ＭＯＳＦＥＴを介して流れる電流を検出する請求項１記載のトランジスタ駆動回路。   The transistor drive circuit according to claim 1, wherein the current detection element detects a current flowing through the MOSFET. 前記電流検出素子により、前記バイポーラ型トランジスタを介して流れる電流を検出する請求項１記載のトランジスタ駆動回路。   The transistor drive circuit according to claim 1, wherein the current flowing through the bipolar transistor is detected by the current detection element. 前記電流検出素子の端子電圧と、前記閾値に相当する電圧とを比較するコンパレータ（１６）と、
入力信号のレベル変化に応じて、前記バイポーラ型トランジスタのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するバイポーラ駆動回路（１１）と、
前記入力信号のレベル変化に応じて、前記ＭＯＳＦＥＴのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するＭＯＳ駆動回路（１５）と、
前記入力信号を前記ＭＯＳ駆動回路に入力する経路に配置され、前記入力信号の立上りタイミングを遅延させるターンオンディレイ回路（１２）と、
前記入力信号を前記バイポーラ駆動回路に直接入力する経路から分岐した経路に配置され、前記入力信号の立下りタイミングを遅延させる第１ターンオフディレイ回路（１０）と、
前記ターンオンディレイ回路を介した入力信号を前記ＭＯＳ駆動回路に直接入力する経路から分岐した経路に配置され、前記入力信号の立下りタイミングを遅延させる第２ターンオフディレイ回路（１４）と、
前記入力信号の立下りタイミングを遅延させる第３ターンオフディレイ回路（１８）と、
前記バイポーラ駆動回路の入力側に配置され、前記第１ターンオフディレイ回路が介在する経路と介在しない経路とを切替える第１セレクタ（９）と、
前記ＭＯＳ駆動回路の入力側に配置され、前記第２ターンオフディレイ回路が介在する経路と介在しない経路とを切替える第２セレクタ（１３）と、
前記コンパレータの出力信号によりセットされ、前記第３ターンオフディレイ回路の出力信号によりリセットされるＲＳフリップフロップ（１７）とを備え、
前記第１及び第２セレクタの切替えを、前記ＲＳフリップフロップの出力信号によって行う請求項１から３の何れか一項に記載のトランジスタ駆動回路。 A comparator (16) for comparing a terminal voltage of the current detection element with a voltage corresponding to the threshold;
A bipolar drive circuit (11) for applying a turn-on level voltage and a turn-off level voltage to the gate of the bipolar transistor according to a change in level of an input signal;
A MOS drive circuit (15) for applying a turn-on level voltage and a turn-off level voltage to the gate of the MOSFET according to a level change of the input signal;
A turn-on delay circuit (12) disposed in a path for inputting the input signal to the MOS drive circuit and delaying a rising timing of the input signal;
A first turn-off delay circuit (10) disposed in a path branched from a path for directly inputting the input signal to the bipolar drive circuit, and delaying a falling timing of the input signal;
A second turn-off delay circuit (14) disposed in a path branched from a path for directly inputting an input signal via the turn-on delay circuit to the MOS drive circuit, and delaying a falling timing of the input signal;
A third turn-off delay circuit (18) for delaying the falling timing of the input signal;
A first selector (9) disposed on the input side of the bipolar drive circuit, for switching between a path in which the first turn-off delay circuit is interposed and a path in which the first turn-off delay circuit is not interposed;
A second selector (13) disposed on the input side of the MOS drive circuit, for switching between a path where the second turn-off delay circuit is interposed and a path where the second turn-off delay circuit is not interposed;
An RS flip-flop (17) set by the output signal of the comparator and reset by the output signal of the third turn-off delay circuit;
4. The transistor driving circuit according to claim 1, wherein switching between the first and second selectors is performed by an output signal of the RS flip-flop. 5. 前記第１ターンオフディレイ回路を、前記第３ターンオフディレイ回路としても用いる請求項４記載のトランジスタ駆動回路。   5. The transistor drive circuit according to claim 4, wherein the first turn-off delay circuit is also used as the third turn-off delay circuit.
JP2016160114A 2016-08-17 2016-08-17 Transistor drive circuit Active JP6512193B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016160114A JP6512193B2 (en) 2016-08-17 2016-08-17 Transistor drive circuit
US16/326,638 US10644689B2 (en) 2016-08-17 2017-07-31 Transistor drive circuit and motor drive control apparatus
CN201780050288.5A CN109804539B (en) 2016-08-17 2017-07-31 Transistor drive circuit and motor drive control device
DE112017004119.8T DE112017004119T5 (en) 2016-08-17 2017-07-31 Transistor drive circuit and motor drive control device
PCT/JP2017/027691 WO2018034137A1 (en) 2016-08-17 2017-07-31 Transistor drive circuit and motor drive control device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016160114A JP6512193B2 (en) 2016-08-17 2016-08-17 Transistor drive circuit

Publications (2)

Publication Number Publication Date
JP2018029259A true JP2018029259A (en) 2018-02-22
JP6512193B2 JP6512193B2 (en) 2019-05-15

Family

ID=61249172

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016160114A Active JP6512193B2 (en) 2016-08-17 2016-08-17 Transistor drive circuit

Country Status (1)

Country Link
JP (1) JP6512193B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108964427A (en) * 2018-06-29 2018-12-07 西安翌飞核能装备股份有限公司 A kind of driving circuit and its working method of high-power converter semiconductor devices
JP2020092305A (en) * 2018-12-04 2020-06-11 株式会社デンソー Switching element drive circuit
CN112054791A (en) * 2019-06-06 2020-12-08 台达电子工业股份有限公司 Hybrid drive circuit
US11581890B2 (en) 2021-01-14 2023-02-14 Fuji Electric Co., Ltd. Switching apparatus and switching method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354156A (en) * 1991-05-31 1992-12-08 Fuji Electric Co Ltd Semiconductor switching device
JP2009142070A (en) * 2007-12-06 2009-06-25 Fuji Electric Systems Co Ltd Gate driving system of power semiconductor element
JP2016092907A (en) * 2014-10-31 2016-05-23 富士電機株式会社 Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354156A (en) * 1991-05-31 1992-12-08 Fuji Electric Co Ltd Semiconductor switching device
JP2009142070A (en) * 2007-12-06 2009-06-25 Fuji Electric Systems Co Ltd Gate driving system of power semiconductor element
JP2016092907A (en) * 2014-10-31 2016-05-23 富士電機株式会社 Semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108964427A (en) * 2018-06-29 2018-12-07 西安翌飞核能装备股份有限公司 A kind of driving circuit and its working method of high-power converter semiconductor devices
JP2020092305A (en) * 2018-12-04 2020-06-11 株式会社デンソー Switching element drive circuit
JP7243156B2 (en) 2018-12-04 2023-03-22 株式会社デンソー Drive circuit for switching element
CN112054791A (en) * 2019-06-06 2020-12-08 台达电子工业股份有限公司 Hybrid drive circuit
US11581890B2 (en) 2021-01-14 2023-02-14 Fuji Electric Co., Ltd. Switching apparatus and switching method

Also Published As

Publication number Publication date
JP6512193B2 (en) 2019-05-15

Similar Documents

Publication Publication Date Title
US9954521B2 (en) Gate drive circuit for semiconductor switching devices
JP4432215B2 (en) Semiconductor switching element gate drive circuit
JP5831528B2 (en) Semiconductor device
JPWO2009044602A1 (en) Gate drive circuit
JP6512193B2 (en) Transistor drive circuit
JP6398872B2 (en) Drive device
JP6582714B2 (en) Method for cooperative control of power semiconductor elements connected in parallel, current balance control device, and power module
JP4853100B2 (en) Insulated gate semiconductor device driving apparatus and method thereof
WO2015111154A1 (en) Switching circuit, inverter circuit, and motor control apparatus
JP2017079534A (en) Gate control circuit
JP2016208089A (en) Gate drive circuit for voltage-driven semiconductor element
JP5831527B2 (en) Semiconductor device
US10523192B2 (en) Gate drive apparatus for driving a plurality of switching elements connected in parallel to each other
JP6163981B2 (en) Drive device and power conversion system
CN116707499A (en) Driver system and method for driving power transistor to drive load
JP2018029433A (en) Transistor drive circuit and motor drive control device
JP2018074676A (en) Gate drive circuit
JP5313796B2 (en) Power semiconductor drive circuit and drive method
JP2012049946A (en) Driving device driving voltage driving-type element
JP2015027147A (en) Inverter device
JP2021082879A (en) Logic circuit and circuit chip
WO2015019448A1 (en) Semiconductor switching device
JP4470616B2 (en) Bidirectional switch drive power supply circuit
US20160336883A1 (en) Semiconductor device and motor driving method
JP2013169030A (en) Switching element control circuit and switching element control method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190325

R151 Written notification of patent or utility model registration

Ref document number: 6512193

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250