JP2009135348A - Semiconductor chip, semiconductor device and method of manufacturing them - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor chip and a semiconductor device capable of surely holding sufficiently high quality as a semiconductor device, and to provide their manufacturing method. <P>SOLUTION: A side in a chip thickness direction on a side cross section of the semiconductor chip 1 has a portion on the side of a circuit forming surface 2, the portion being formed as a vertical side face 4b approximately vertically to the circuit forming surface 2, and a portion on the side of a backside 3 is formed as an inclined side face 4a inclined from the vertical side face 4b in such a way that a chip size is made smaller as approaching the backside 3. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体チップと半導体装置およびそれらの製造方法に関するものであり、特に、ＩＣカードやＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）やチップ積層型パッケージ等の部品加工技術に関するものである。   The present invention relates to a semiconductor chip, a semiconductor device, and a manufacturing method thereof, and in particular, an IC card, a CSP (Chip Size Package), a BGA (Ball Grid Array), an MCM (Multichip Module), a chip stacked package, and the like. It relates to parts processing technology.

従来、この種の半導体チップは、図２０及び図２１に示されるような構造を有していた。
図２０は従来の半導体チップの斜視図で、図２１は図２０のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図である。図２０及び図２１において、１は半導体チップ、２は回路形成面、３は裏面、４は側面である。また、図２１において、側面４における回路形成面２から裏面３を結ぶ辺は、裏面３に近づくにつれて、チップサイズが小さくなる方向に傾斜を有した構造である。 Conventionally, this type of semiconductor chip has a structure as shown in FIGS.
20 is a perspective view of a conventional semiconductor chip, and FIG. 21 is a side sectional view taken along arrows P1-P2-P3-P4 in FIG. 20 and 21, 1 is a semiconductor chip, 2 is a circuit formation surface, 3 is a back surface, and 4 is a side surface. In FIG. 21, the side connecting the circuit forming surface 2 to the back surface 3 on the side surface 4 has a structure that is inclined in a direction in which the chip size decreases as the back surface 3 is approached.

以上のように構成された従来の半導体チップの製造方法を説明する。
図２２（ａ）の（１）〜（６）は従来の半導体チップの製造方法における工程フローを示し、図２２（ｂ）の（１）〜（６）は図２２（ａ）の工程（１）〜（６）に対応した工程断面図である。図２２において、１は半導体チップ、１０は半導体ウェーハ、１３は表面保護テープ、２０は回路形成面２側用のダイシングブレード、１５ａ、１５ｂはダイシング溝、１９はダイシングテープである。 A method for manufacturing the conventional semiconductor chip configured as described above will be described.
(A) to (6) in FIG. 22 (a) show a process flow in the conventional method of manufacturing a semiconductor chip, and (1) to (6) in FIG. 22 (b) are steps (1) in FIG. 22 (a). It is process sectional drawing corresponding to (6)-(6). In FIG. 22, 1 is a semiconductor chip, 10 is a semiconductor wafer, 13 is a surface protection tape, 20 is a dicing blade for the circuit forming surface 2 side, 15a and 15b are dicing grooves, and 19 is a dicing tape.

まず、図２２（ａ）の（１）に示すウェーハ回路形成面ダイシング工程Ａにより、図２２（ｂ）の（１）に示すように、ダイシングブレード２０で、半導体ウェーハ１０の回路形成面２側から、裏面３に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、側面が一方向に傾斜するダイシング溝１５ａを形成する。   First, the wafer circuit forming surface dicing step A shown in FIG. 22A (1) is performed by the dicing blade 20 on the circuit forming surface 2 side of the semiconductor wafer 10 as shown in FIG. 22B (1). Then, a dicing groove 15a whose side surface is inclined in one direction is formed from a position not penetrating the back surface 3 to a position deeper than the finishing thickness of the back surface grinding.

次に、図２２（ａ）の（２）に示すウェーハ回路形成面ダイシング工程Ｂにより、図２２（ｂ）の（２）に示すように、ダイシングブレード２０で、ダイシング溝１５ａと回路形成面２側で交差して、半導体ウェーハ１０の厚み方向に対してダイシング溝１５ａと反対側方向に傾斜し、半導体ウェーハ１０の回路形成面２側から、裏面３に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、側面が一方向に傾斜するダイシング溝１５ｂを形成する。   Next, the wafer circuit forming surface dicing process B shown in FIG. 22A (2) is performed by the dicing blade 20 with the dicing groove 15a and the circuit forming surface 2 as shown in FIG. 22B (2). Crossing at the side, inclined in the direction opposite to the dicing groove 15a with respect to the thickness direction of the semiconductor wafer 10, and from the circuit forming surface 2 side of the semiconductor wafer 10 to a position not penetrating the back surface 3 and the finishing thickness of the back surface grinding Dicing grooves 15b whose side surfaces are inclined in one direction are formed up to a deeper position.

次に、図２２（ａ）の（３）に示す表面保護テープ貼付工程により、図２２（ｂ）の（３）に示すように、ダイシング溝１５ａとダイシング溝１５ｂを形成した回路形成面２側に、表面保護テープ１３を貼付する。   Next, as shown in (3) of FIG. 22 (b), the circuit forming surface 2 side on which the dicing grooves 15a and the dicing grooves 15b are formed by the surface protection tape applying step shown in (3) of FIG. 22 (a). The surface protection tape 13 is affixed to the surface.

次に、図２２（ａ）の（４）に示すバックグラインド工程により、図２２（ｂ）の（４）に示すように、表面保護テープ１３付き半導体ウェーハ１０の裏面３側から、回路形成面２の方向に研削して仕上げ厚とすることにより、半導体ウェーハ１０を個片化して半導体チップ１を形成する。   Next, as shown in (4) of FIG. 22 (b), a circuit formation surface is formed from the back surface 3 side of the semiconductor wafer 10 with the surface protective tape 13 by the back grinding process shown in FIG. 22 (4). By grinding in the direction of 2 to obtain a finished thickness, the semiconductor wafer 10 is divided into pieces and the semiconductor chip 1 is formed.

次に、図２２（ａ）の（５）に示すダイシングテープ貼付工程により、図２２（ｂ）の（５）に示すように、表面保護テープ１３付き半導体チップ１の裏面３側に、ダイシングテープ１９を貼付する。   Next, the dicing tape is applied to the back surface 3 side of the semiconductor chip 1 with the surface protection tape 13 as shown in (5) of FIG. 19 is affixed.

次に、図２２（ａ）の（６）に示す表面保護テープ剥離工程により、図２２（ｂ）の（６）に示すように、表面保護テープ１３及びダイシングテープ１９付き半導体チップ１の回路形成面２側から表面保護テープ１３を剥がし、ダイシングテープ１９付きの状態で個片化した半導体チップ１とする。   Next, as shown in (6) of FIG. 22 (b), the circuit formation of the semiconductor chip 1 with the surface protective tape 13 and the dicing tape 19 is performed by the surface protective tape peeling step shown in (6) of FIG. 22 (a). The surface protection tape 13 is peeled off from the surface 2 side, and the semiconductor chip 1 separated into pieces with the dicing tape 19 is obtained.

上記の工程を経て、半導体チップ１を搭載する半導体装置の製造工程に移行する。
特開２００６−１０８２５４号公報 Through the above steps, the process proceeds to a manufacturing process of a semiconductor device on which the semiconductor chip 1 is mounted.
JP 2006-108254 A

しかしながら、半導体チップの小型化かつ薄型化が進むにつれ、上記のような従来の構造および製造方法では、半導体チップを搭載する半導体装置のダイスボンド材のせり上がりや、回路形成面近傍のチップコーナ部分のチッピングや、バックグラインド工程時のチップ飛散損傷などの発生により、半導体装置としての十分な品質が確保できないという問題点を有していた。   However, as the semiconductor chip becomes smaller and thinner, the conventional structure and manufacturing method as described above raises the die bond material of the semiconductor device on which the semiconductor chip is mounted and the chip corner portion near the circuit formation surface. However, there is a problem that sufficient quality as a semiconductor device cannot be ensured due to chipping and chip scattering damage during the back grinding process.

これらの問題点に対し、例えば、半導体装置のダイスボンド材のせり上がりを解消するためには、その専用工程が必要となり製造工程全体の工数が増大して、最終的に製品のコストアップにつながる。   To solve these problems, for example, in order to eliminate the rise of the die bond material of the semiconductor device, a dedicated process is required, which increases the number of man-hours in the entire manufacturing process and ultimately leads to an increase in product cost. .

また、半導体装置として十分な品質を確保するためには、製造工程における良品とする検査基準を上げればよいが、その場合には、検査基準の上昇とともに製造歩留まりが低下することになり、結局的に製品のコストアップにつながる。   In addition, in order to ensure sufficient quality as a semiconductor device, it is sufficient to raise the inspection standard to be a non-defective product in the manufacturing process. However, in that case, the manufacturing yield decreases with the increase of the inspection standard. This leads to an increase in product costs.

本発明は、上記従来の問題点を解決するもので、半導体装置のダイスボンド材のせり上がりを解消して製品の品質を十分に確保することができつつ、製造歩留まりを向上することができ、製品のコストアップを抑えることができる半導体チップと半導体装置およびそれらの製造方法を提供する。   The present invention solves the above-mentioned conventional problems, can eliminate the rise of the die bond material of the semiconductor device and can sufficiently ensure the quality of the product, can improve the manufacturing yield, Provided are a semiconductor chip, a semiconductor device, and a manufacturing method thereof that can suppress an increase in product cost.

上記の課題を解決するために、本発明の請求項１に記載の半導体チップは、回路形成面およびその裏面と、前記回路形成面と前記裏面との間を面接続する側面とからなり、前記回路形成面および前記裏面が四角形をなし、前記側面側からの断面が六角形をなす半導体チップであって、前記側面側からの断面のチップ厚み方向の辺は、前記回路形成面寄りの部分が垂直であり、前記裏面寄りの部分が、前記裏面に近づくにしたがってチップサイズが小さくなる方向に傾斜を有することを特徴とする。   In order to solve the above-described problem, a semiconductor chip according to claim 1 of the present invention includes a circuit forming surface and a back surface thereof, and a side surface that connects the circuit forming surface and the back surface. The circuit forming surface and the back surface are rectangular and the cross section from the side surface is a hexagonal semiconductor chip, and the side in the chip thickness direction of the cross section from the side surface side is a portion near the circuit forming surface. It is vertical, and the portion near the back surface has an inclination in a direction in which the chip size becomes smaller as it approaches the back surface.

以上により、半導体チップを搭載する半導体装置において、半導体チップのダイスボンド材のせり上がりが重力の影響でチップ側面の張力に逆らった方向に作用するので、ダイスボンド材のせり上がりを抑制するとともに、回路形成面側のコーナとなる四隅のチッピングやクラックを防止し、半導体チップと封止成型材との界面剥離を防止することができる。   As described above, in the semiconductor device mounting the semiconductor chip, the rise of the die bond material of the semiconductor chip acts in the direction against the tension of the side surface of the chip due to the influence of gravity, so that the rise of the die bond material is suppressed, It is possible to prevent chipping and cracks at the four corners that become the corner on the circuit forming surface side, and to prevent interface peeling between the semiconductor chip and the sealing molding material.

また、本発明の請求項２に記載の半導体チップは、請求項１に記載の半導体チップであって、前記側面側からの断面のチップ厚み方向の辺において、前記裏面寄りの傾斜部分が、チップ中心方向に窪んだ円弧形状に形成されたことを特徴とする。   According to a second aspect of the present invention, there is provided a semiconductor chip according to the first aspect, wherein an inclined portion closer to the back surface is formed on the side in the chip thickness direction of the cross section from the side surface side. It is characterized by being formed in an arc shape that is recessed in the center direction.

以上により、半導体チップを搭載する半導体装置において、ダイスボンド材のせり上がりが重力の影響でチップ側面の張力に逆らった方向に大きく作用するので、ダイスボンド材のせり上がりを顕著に抑制することができる。   As described above, in the semiconductor device mounting the semiconductor chip, the rise of the die bond material greatly acts in the direction against the tension on the side surface of the chip due to the influence of gravity, so that the rise of the die bond material can be remarkably suppressed. it can.

また、本発明の請求項３に記載の半導体チップは、請求項１または請求項２に記載の半導体チップであって、前記側面において、前記裏面寄りの傾斜部分の面粗さが、前記回路形成面寄りの垂直部分の面粗さより細かいことを特徴とする。   A semiconductor chip according to a third aspect of the present invention is the semiconductor chip according to the first or second aspect, wherein a surface roughness of an inclined portion near the back surface on the side surface is the circuit formation. It is characterized by being finer than the surface roughness of the vertical portion near the surface.

以上により、裏面側の切削疵が起点となる集中応力を低減するので、半導体チップの抗折強度を高め、半導体チップを搭載する半導体装置において、その製造工程であるダイスボンド工程でのチッピングやクラックを防止することができる。   As described above, since the concentrated stress starting from the cutting surface on the back side is reduced, the bending strength of the semiconductor chip is increased, and in the semiconductor device mounting the semiconductor chip, chipping and cracks in the die bonding process that is the manufacturing process thereof Can be prevented.

また、本発明の請求項４に記載の半導体チップの製造方法は、請求項１または請求項２または請求項３に記載の半導体チップの製造方法であって、半導体ウェーハの裏面を研削し回路形成面に表面保護テープを貼付し、前記半導体ウェーハの前記裏面側から、前記回路形成面に貫通しない位置で且つ前記裏面研削による仕上げ厚みより深い位置まで、ダイシング溝を形成し、前記半導体ウェーハの前記裏面側にダイシングテープを貼付し、前記半導体ウェーハの前記回路形成面側から前記表面保護テープを剥がし、前記半導体ウェーハの前記回路形成面側から、前記ダイシング溝に達する位置で且つ前記ダイシングテープに達しない位置まで、ダイシングしてチップ個片を形成し、前記チップ個片を前記半導体チップとすることを特徴とする。   According to a fourth aspect of the present invention, there is provided a semiconductor chip manufacturing method according to the first, second, or third aspect, in which the back surface of the semiconductor wafer is ground to form a circuit. A surface protection tape is affixed to a surface, and a dicing groove is formed from the back surface side of the semiconductor wafer to a position that does not penetrate the circuit forming surface and deeper than the finished thickness by the back surface grinding, A dicing tape is affixed to the back surface, the surface protection tape is peeled off from the circuit forming surface side of the semiconductor wafer, and reaches the dicing tape at a position reaching the dicing groove from the circuit forming surface side of the semiconductor wafer. A chip piece is formed by dicing to a position where no chip is formed, and the chip piece is used as the semiconductor chip.

以上により、研削屑や汚水の浸入を防止するとともに、半導体チップの飛散損傷を防止することができる。
また、ダイシング溝が、ダイシングテープの貼付時に半導体ウェーハに巻き込む気泡を、半導体ウェーハとダイシングテープの間から排出し、半導体チップとダイシングテープの貼付力を均一にするので、半導体チップを搭載する半導体装置において、その製造工程であるダイスボンド工程でのチップピックアップミスを防止することができる。 As described above, intrusion of grinding scraps and sewage can be prevented, and scattering damage of the semiconductor chip can be prevented.
In addition, since the dicing groove discharges air bubbles entrained in the semiconductor wafer when the dicing tape is pasted from between the semiconductor wafer and the dicing tape, the pasting force of the semiconductor chip and the dicing tape is made uniform. In this case, it is possible to prevent chip pickup mistakes in the die bonding process which is the manufacturing process.

また、ダイシングテープの粘着材やテープ基材によるダイシングブレードの目詰まりを防止すると共に、テープ基材屑の発生を防止することができる。
また、本発明の請求項５に記載の半導体チップの製造方法は、請求項４に記載の半導体チップの製造方法であって、前記半導体ウェーハに前記ダイシング溝を形成するためのダイシングブレード幅が、前記半導体ウェーハの前記回路形成面側からダイシングするためのダイシングブレード幅より太いことを特徴とする。 Moreover, clogging of the dicing blade due to the adhesive material of the dicing tape and the tape base material can be prevented, and generation of the tape base material waste can be prevented.
The semiconductor chip manufacturing method according to claim 5 of the present invention is the semiconductor chip manufacturing method according to claim 4, wherein a dicing blade width for forming the dicing grooves in the semiconductor wafer is: The width of the dicing blade for dicing from the circuit forming surface side of the semiconductor wafer is larger.

以上により、半導体ウェーハの回路形成面側からと裏面側からの各１回のダイシングで半導体チップに個片化できるので、生産性を向上することができる。
また、本発明の請求項６に記載の半導体チップの製造方法は、請求項４または請求項５に記載の半導体チップの製造方法であって、前記半導体ウェーハに前記ダイシング溝を形成した後に、前記半導体ウェーハの前記裏面側からプラズマエッチングで表面処理を施すことを特徴とする。 As described above, the semiconductor wafer can be separated into individual semiconductor chips by one-time dicing from the circuit forming surface side and the back surface side of the semiconductor wafer, so that productivity can be improved.
Moreover, the manufacturing method of the semiconductor chip of Claim 6 of this invention is a manufacturing method of the semiconductor chip of Claim 4 or Claim 5, Comprising: After forming the said dicing groove | channel in the said semiconductor wafer, the said manufacturing method A surface treatment is performed by plasma etching from the back side of the semiconductor wafer.

以上により、半導体チップの裏面側の切削疵が起点となる集中応力を防止するので、半導体チップの抗折強度をさらに高め、半導体チップを搭載する半導体装置において、その製造工程であるダイスボンド工程でのチッピングやクラックをより確実に防止することができる。   As described above, concentrated stress starting from the cutting flaw on the back surface side of the semiconductor chip is prevented, so that the bending strength of the semiconductor chip is further increased, and in the semiconductor device mounting the semiconductor chip, in the die bonding process that is the manufacturing process Chipping and cracking can be prevented more reliably.

また、本発明の請求項７に記載の半導体チップの製造方法は、請求項４または請求項５または請求項６に記載の半導体チップの製造方法であって、前記半導体ウェーハに前記ダイシング溝を形成するためのダイシングの際に、赤外線カメラによる画像認識システムを使用してパターン認識することを特徴とする。   A semiconductor chip manufacturing method according to claim 7 of the present invention is the semiconductor chip manufacturing method according to claim 4, wherein the dicing grooves are formed in the semiconductor wafer. The pattern recognition is performed using an image recognition system using an infrared camera at the time of dicing.

以上により、回路形成パターンやダイシングラインを確実に認識する事ができるので、表面保護テープ付き半導体ウェーハの裏面側から回路形成面に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝を位置ズレなく加工することができる。   As described above, the circuit formation pattern and the dicing line can be reliably recognized, so that the dicing groove extends from the back surface side of the semiconductor wafer with the surface protection tape to a position that does not penetrate the circuit formation surface and deeper than the finishing thickness of the back surface grinding. Can be processed without misalignment.

また、本発明の請求項８に記載の半導体装置は、請求項１または請求項２または請求項３に記載の半導体チップを用いた半導体装置であって、前記半導体チップを搭載するための基板と、前記半導体チップを前記基板に固着するダイスボンド材と、前記半導体チップの前記回路形成面に配置したボンディングパッドと、前記基板の半導体チップ固着面から装置実装面に導出する外部端子と、前記ボンディングパッドを電気的に接続する金属ワイヤと、前記半導体チップと前記基板の半導体チップ固着面と前記金属ワイヤとを封止する封止成型材とからなり前記ダイスボンド材の貼付面積が前記半導体チップの回路形成面領域より小さいことを特徴とする。   A semiconductor device according to claim 8 of the present invention is a semiconductor device using the semiconductor chip according to claim 1, claim 2, or claim 3, and a substrate for mounting the semiconductor chip; A die bonding material for fixing the semiconductor chip to the substrate, a bonding pad disposed on the circuit forming surface of the semiconductor chip, an external terminal leading from the semiconductor chip fixing surface of the substrate to a device mounting surface, and the bonding The bonding area of the die bond material includes a metal wire that electrically connects pads, and a sealing molding material that seals the semiconductor chip, the semiconductor chip fixing surface of the substrate, and the metal wire. It is characterized by being smaller than the circuit formation surface area.

以上により、配線基板上に形成する外部端子の配置を、半導体チップの回路形成面の外周直下にあたる搭載領域の周辺まで近づける設計が可能となり、半導体装置を縮小化することができる。   As described above, it is possible to design the arrangement of the external terminals formed on the wiring board so as to be close to the periphery of the mounting region immediately below the outer periphery of the circuit formation surface of the semiconductor chip, and the semiconductor device can be reduced in size.

また、本発明の請求項９に記載の半導体装置は、請求項１または請求項２または請求項３に記載の半導体チップを用いた半導体装置であって、前記半導体チップは第一の半導体チップおよび第二の半導体チップであり、前記半導体チップを搭載するための基板と、前記第一の半導体チップを前記基板に固着する第一のダイスボンド材と、前記第一の半導体チップの回路形成面上に前記第二の半導体チップを積層して固着する第二のダイスボンド材と、前記第一の半導体チップおよび前記第二の半導体チップの各回路形成面に配置したボンディングパッドと、前記基板の半導体チップ固着面から装置実装面に導出する外部端子と、前記ボンディングパッドを電気的に接続する金属ワイヤと、前記第一の半導体チップおよび前記第二の半導体チップと前記基板の半導体チップ固着面と前記金属ワイヤとを封止する封止成型材とからなり、少なくとも前記第二のダイスボンド材の貼付面積が前記第二の半導体チップの前記回路形成面領域より小さいことを特徴とする。   A semiconductor device according to claim 9 of the present invention is a semiconductor device using the semiconductor chip according to claim 1, claim 2, or claim 3, wherein the semiconductor chip is a first semiconductor chip and A second semiconductor chip, a substrate for mounting the semiconductor chip, a first die bond material for fixing the first semiconductor chip to the substrate, and a circuit forming surface of the first semiconductor chip A second die bond material for laminating and adhering the second semiconductor chip to each other, a bonding pad disposed on each circuit forming surface of the first semiconductor chip and the second semiconductor chip, and a semiconductor of the substrate External terminals leading from the chip fixing surface to the device mounting surface, metal wires for electrically connecting the bonding pads, the first semiconductor chip and the second semiconductor chip. And a sealing molding material that seals the semiconductor chip fixing surface of the substrate and the metal wire, and at least an area where the second die bonding material is applied is larger than that of the circuit forming surface region of the second semiconductor chip. It is small.

以上により、第一の半導体チップの回路形成面に形成するボンディングパッドの配置を、第二の半導体チップの回路形成面の外周直下にあたる搭載領域の周辺まで近づける設計が可能となり、半導体装置を縮小化することができる。   As described above, the bonding pad formed on the circuit formation surface of the first semiconductor chip can be designed to be close to the periphery of the mounting area immediately below the outer periphery of the circuit formation surface of the second semiconductor chip, thereby reducing the size of the semiconductor device. can do.

また、本発明の請求項１０に記載の半導体装置は、請求項８または請求項９に記載の半導体装置であって、前記ダイスボンド材として、ウェーハ一括貼付型のダイスボンドフィルムを使用したことを特徴とする。   Moreover, the semiconductor device according to claim 10 of the present invention is the semiconductor device according to claim 8 or claim 9, wherein a wafer batch-attached die bond film is used as the die bond material. Features.

以上により、ダイスボンドフィルムの基材側から、ダイスボンドフィルムを切断しつつ、回路形成面に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝を形成することにより、その切断によってダイスボンド材のダレが半導体チップの裏面に阻まれて近隣のダイスボンド材とつながることをなくし、また、半導体装置の製造工程において、半導体チップを搭載するダイスボンド工程でのダイスボンド材の切断不足によるダレのつながりにより発生するチップピックアップミスを防止することができる。   By the above, by cutting the die bond film from the base material side of the die bond film, by forming the dicing groove to a position that does not penetrate the circuit forming surface and to a position deeper than the finished thickness of the back grinding, Die bond material sagging is prevented from being connected to neighboring die bond materials by the backside of the semiconductor chip, and inadequate cutting of the die bond material in the die bonding process for mounting the semiconductor chip in the semiconductor device manufacturing process It is possible to prevent a chip pickup mistake that occurs due to the connection of sagging.

また、本発明の請求項１１に記載の半導体装置の製造方法は、請求項４〜請求項７のいずれかに記載の半導体チップの製造方法により製造した半導体チップを用い、請求項８に記載の半導体装置を製造する工程を有することを特徴とする。   Moreover, the manufacturing method of the semiconductor device of Claim 11 of this invention uses the semiconductor chip manufactured by the manufacturing method of the semiconductor chip in any one of Claims 4-7, and is described in Claim 8. It has the process of manufacturing a semiconductor device.

また、本発明の請求項１２に記載の半導体装置の製造方法は、請求項４〜請求項７のいずれかに記載の半導体チップの製造方法により製造した半導体チップを用い、請求項９に記載の半導体装置を製造する工程を有することを特徴とする。   Moreover, the manufacturing method of the semiconductor device of Claim 12 of this invention uses the semiconductor chip manufactured by the manufacturing method of the semiconductor chip in any one of Claims 4-7, Claim 10 is described. It has the process of manufacturing a semiconductor device.

また、本発明の請求項１３に記載の半導体装置の製造方法は、請求項１１または請求項１２に記載の半導体装置の製造方法であって、前記ダイスボンド材として、ウェーハ一括貼付型のダイスボンドフィルムを使用することを特徴とする。   A semiconductor device manufacturing method according to a thirteenth aspect of the present invention is the semiconductor device manufacturing method according to the eleventh or the twelfth aspect, wherein the die bonding material is a wafer batch sticking type die bonding. It is characterized by using a film.

以上のように本発明によれば、工数を増加させることなく半導体装置のダイスボンド材のせり上がりを抑制し、回路形成面近傍のチップコーナのチッピングやバックグラインド工程時のチップ飛散損傷を防止することができる。   As described above, according to the present invention, the rise of the die bond material of the semiconductor device is suppressed without increasing the number of steps, and chip chipping near the circuit formation surface and chip scattering damage during the back grinding process are prevented. be able to.

そのため、半導体装置のダイスボンド材のせり上がりを解消して製品の品質を十分に確保することができつつ、製造歩留まりを向上することができ、製品のコストアップを抑えることができる。   Therefore, it is possible to improve the manufacturing yield while suppressing the rise of the die bond material of the semiconductor device and sufficiently ensuring the quality of the product, and to suppress the increase in the cost of the product.

以下、本発明の実施の形態を示す半導体チップと半導体装置およびそれらの製造方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体チップと半導体装置を説明する。 Hereinafter, a semiconductor chip, a semiconductor device, and a manufacturing method thereof showing embodiments of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
A semiconductor chip and a semiconductor device according to the first embodiment of the present invention will be described.

図１は本実施の形態１の半導体チップの斜視図で、図２は図１のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図である。図１及び図２において、１は半導体チップ、２は回路形成面、３は裏面、４ａは傾斜側面、４ｂは垂直側面である。   FIG. 1 is a perspective view of the semiconductor chip according to the first embodiment, and FIG. 2 is a side sectional view taken along arrows P1-P2-P3-P4 in FIG. 1 and 2, 1 is a semiconductor chip, 2 is a circuit forming surface, 3 is a back surface, 4a is an inclined side surface, and 4b is a vertical side surface.

また、図３は本実施の形態１の半導体チップ１を搭載した半導体装置における一部内部構造を示した斜視図で、図４は図３のＰ５―Ｐ６―Ｐ７―Ｐ８矢視による側断面図である。図３及び図４において、１は半導体チップ、２は回路形成面、３は裏面、４ａは傾斜側面、４ｂは垂直側面、５はダイスボンド材、６は配線基板、７は外部端子、８は金属ワイヤ、９は封止成型材である。   3 is a perspective view showing a partial internal structure of the semiconductor device on which the semiconductor chip 1 according to the first embodiment is mounted, and FIG. 4 is a side sectional view taken along arrows P5-P6-P7-P8 in FIG. It is. 3 and 4, 1 is a semiconductor chip, 2 is a circuit forming surface, 3 is a back surface, 4a is an inclined side surface, 4b is a vertical side surface, 5 is a die bond material, 6 is a wiring board, 7 is an external terminal, and 8 is A metal wire 9 is a sealing molding material.

なお、本実施の形態の半導体チップ１は、図２に示すように、側断面が六角形であり、側断面のチップ厚み方向の辺において、回路形成面２寄りの辺（垂直側面４ｂ）が、回路形成面２と垂直側面４ｂのなす角度θｂが鋭角とならない（例えば、ここでは回路形成面２と略垂直となる）ように形成され、裏面３寄りの辺（傾斜側面４ａ）が、裏面３に近づくにつれチップサイズ（平面積）が小さくなる方向に垂直側面４ｂに対して傾斜を有するように形成されている。これは、以下の各実施の形態で説明する半導体チップ１、１Ｍ、１Ｓのすべてにおいても同様である。   As shown in FIG. 2, the semiconductor chip 1 of the present embodiment has a hexagonal side cross section, and the side (vertical side surface 4 b) near the circuit formation surface 2 in the side in the chip thickness direction of the side cross section. The angle θb formed between the circuit forming surface 2 and the vertical side surface 4b is not an acute angle (for example, here, substantially perpendicular to the circuit forming surface 2), and the side near the back surface 3 (the inclined side surface 4a) is 3 is formed so as to be inclined with respect to the vertical side surface 4b in a direction in which the chip size (planar area) becomes smaller as it approaches 3. The same applies to all of the semiconductor chips 1, 1M, and 1S described in the following embodiments.

以上のように構成された半導体チップ１は、半導体チップ１を搭載する半導体装置のダイスボンド材５のせり上がりが、重力の影響で半導体チップ１側面の界面張力に逆らった方向に作用するので、ダイスボンド材５のせり上がりを抑制する効果が得られる。   In the semiconductor chip 1 configured as described above, the rising of the die bond material 5 of the semiconductor device on which the semiconductor chip 1 is mounted acts in a direction against the interface tension on the side surface of the semiconductor chip 1 due to the influence of gravity. The effect of suppressing the rise of the die bond material 5 is obtained.

また、回路形成面２と垂直側面４ｂのなす角度θｂが鋭角とならない（ここでは、略９０度とした）ため半導体チップ１の強度が確保でき、半導体チップ１の回路形成面２側でコーナとなる四隅のチッピングやクラックを防止する効果が得られる。   Further, since the angle θb formed by the circuit forming surface 2 and the vertical side surface 4b does not become an acute angle (here, approximately 90 degrees), the strength of the semiconductor chip 1 can be secured, and the corner on the circuit forming surface 2 side of the semiconductor chip 1 can be secured. The effect of preventing chipping and cracks at the four corners is obtained.

また、半導体チップ１の回路形成面２側でコーナとなる四隅への応力集中が軽減でき、半導体チップ１と封止成型材９との密着性を確保できるため、半導体チップ１と封止成型材９との界面剥離を防止できる効果が得られる。
（実施の形態２）
本発明の実施の形態２の半導体チップを説明する。 Further, stress concentration at the four corners serving as corners on the circuit forming surface 2 side of the semiconductor chip 1 can be reduced, and adhesion between the semiconductor chip 1 and the sealing molding material 9 can be secured. The effect which can prevent interface peeling with 9 is acquired.
(Embodiment 2)
A semiconductor chip according to the second embodiment of the present invention will be described.

図５は本実施の形態２の半導体チップの斜視図で、図６は図５のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図である。図５及び図６において、４ｃは円弧形状の傾斜側面であり、実施の形態１と同様の部分については同一符号を付し、その詳細説明は省略する。   FIG. 5 is a perspective view of the semiconductor chip according to the second embodiment, and FIG. 6 is a side sectional view taken along arrows P1-P2-P3-P4 in FIG. 5 and 6, 4c is an arcuate inclined side surface, and the same reference numerals are given to the same parts as those in the first embodiment, and the detailed description thereof is omitted.

本実施の形態と実施の形態１との相違点は、半導体チップ１のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面のチップ厚み方向の辺において、裏面３寄りの辺として、チップ中心方向に窪んだ円弧形状を有する傾斜側面４ｃが形成されている点である。   The difference between the present embodiment and the first embodiment is that, in the side in the chip thickness direction of the side cross section of the semiconductor chip 1 as viewed from the arrows P 1 -P 2 -P 3 -P 4, as the side closer to the back surface 3 The inclined side surface 4c having a recessed arc shape is formed.

以上のように構成された半導体チップ１は、垂直側面４ｂと円弧形状の傾斜側面４ｃとの境界近傍で、半導体チップ１を搭載する半導体装置のダイスボンド材５のせり上がりが重力の影響で半導体チップ１側面の界面張力に逆らった方向に大きく作用するので、ダイスボンド材５のせり上がりを顕著に抑制する効果が得られる。
（実施の形態３）
本発明の実施の形態３の半導体チップを説明する。 In the semiconductor chip 1 configured as described above, the rise of the die bond material 5 of the semiconductor device on which the semiconductor chip 1 is mounted is affected by gravity near the boundary between the vertical side surface 4b and the arc-shaped inclined side surface 4c. Since it acts greatly in the direction opposite to the interfacial tension on the side surface of the chip 1, the effect of significantly suppressing the rise of the die bond material 5 can be obtained.
(Embodiment 3)
A semiconductor chip according to a third embodiment of the present invention will be described.

図７は本実施の形態３の半導体チップの斜視図で、図８は図７のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図である。図７及び図８において、４ｄは円弧形状の傾斜側面であり、実施の形態１と同様の部分については同一符号を付し、その詳細説明は省略する。   FIG. 7 is a perspective view of the semiconductor chip according to the third embodiment, and FIG. 8 is a side sectional view taken along arrows P1-P2-P3-P4 in FIG. 7 and 8, 4d is an arcuate inclined side surface, and the same reference numerals are given to the same parts as those in the first embodiment, and the detailed description thereof is omitted.

また、図７及び図８において、半導体チップ１の裏面３寄りの傾斜側面４ｄにおける面粗さをＲｄとし、回路形成面２寄りの垂直側面４ｂにおける面粗さをＲｂとすると、各面粗さＲｄ、Ｒｂの間には、面粗さＲｂ＞面粗さＲｄの関係を有している。すなわち、本実施の形態の半導体チップ１は、裏面３寄りの傾斜側面４ｄの面粗さＲｄが、回路形成面２寄りの垂直側面４ｂの面粗さＲｂより細かい構成とした。   7 and 8, each surface roughness is Rd when the surface roughness on the inclined side surface 4d near the back surface 3 of the semiconductor chip 1 is Rd and the surface roughness on the vertical side surface 4b near the circuit forming surface 2 is Rb. Between Rd and Rb, there is a relationship of surface roughness Rb> surface roughness Rd. That is, the semiconductor chip 1 of the present embodiment is configured such that the surface roughness Rd of the inclined side surface 4d near the back surface 3 is finer than the surface roughness Rb of the vertical side surface 4b near the circuit forming surface 2.

一般的に切削疵が浅く小さいほど、疵に集中する応力が小さいので抗折強度は高くなる。切削疵を浅く小さくするには含有する砥粒の小さいブレードを選択する必要がある。しかし、回路形成面２やダイシングシートと共に半導体ウェーハをダイシングする場合、ブレードの組成がシリコンＳｉとは異なるため、しばしば砥粒の小さいブレードでは目詰まりを起こし、その目詰まりにより自生発刃が正常にできず、逆に大きな切削疵やチッピングを発生する。   In general, the shallower and smaller the cutting wrinkle, the higher the bending strength because the stress concentrated on the wrinkle is smaller. In order to make the cutting wrinkle shallow and small, it is necessary to select a blade having small abrasive grains. However, when the semiconductor wafer is diced together with the circuit forming surface 2 and the dicing sheet, the blade composition is different from that of silicon Si. On the contrary, large cutting wrinkles and chipping occur.

これに対し、本実施の形態では、半導体ウェーハの裏面３寄りの傾斜側面４ｄを切削するためのダイシングブレードは、シリコンＳｉ以外の組成を含まないものを使用することにより、砥粒の小さいブレードを容易に選択することができる。   On the other hand, in this embodiment, the dicing blade for cutting the inclined side surface 4d near the back surface 3 of the semiconductor wafer is a blade that has a small abrasive grain by using a blade that does not contain a composition other than silicon Si. Easy to choose.

よって、半導体チップ１の裏面３寄りの傾斜側面４ｄの面粗さＲｄを、回路形成面２寄りの側面（垂直側面４ｂ）の面粗さＲｂより細かくでき、切削疵が起点となる応力集中を低減するので、半導体チップ１の抗折強度を高め、半導体チップ１を搭載する半導体装置の製造工程であるダイスボンド工程において、チッピングやクラックを低減する効果が得られる。
（実施の形態４）
本発明の実施の形態４の半導体チップの製造方法を説明する。 Therefore, the surface roughness Rd of the inclined side surface 4d near the back surface 3 of the semiconductor chip 1 can be made finer than the surface roughness Rb of the side surface (vertical side surface 4b) near the circuit forming surface 2, and the stress concentration starting from the cutting flaw can be reduced. Therefore, the bending strength of the semiconductor chip 1 is increased, and an effect of reducing chipping and cracks can be obtained in a die bonding process that is a manufacturing process of a semiconductor device on which the semiconductor chip 1 is mounted.
(Embodiment 4)
A method for manufacturing a semiconductor chip according to the fourth embodiment of the present invention will be described.

図９（ａ）の（１）〜（６）は本実施の形態４の半導体チップの製造方法における工程フローを示し、図９（ｂ）の（１）〜（６）は図９（ａ）の（１）〜（６）に対応した工程断面図である。   (1) to (6) in FIG. 9 (a) show a process flow in the semiconductor chip manufacturing method of the fourth embodiment, and (1) to (6) in FIG. 9 (b) are shown in FIG. 9 (a). It is process sectional drawing corresponding to (1)-(6).

図９において、１は半導体チップ、２は回路形成面、３は裏面、１０は半導体ウェーハ、１１は表面保護テープの粘着剤、１２は表面保護テープの基材、１３は表面保護テープ、１４は裏面側用のダイシングブレード、１５はダイシング溝、１６は砥石、１７はダイシングテープの粘着剤、１８はダイシングテープの基材、１９はダイシングテープ、２０は回路形成面側用のダイシングブレードである。   In FIG. 9, 1 is a semiconductor chip, 2 is a circuit forming surface, 3 is a back surface, 10 is a semiconductor wafer, 11 is an adhesive for a surface protection tape, 12 is a base material for the surface protection tape, 13 is a surface protection tape, and 14 is A dicing blade for the back surface side, 15 is a dicing groove, 16 is a grindstone, 17 is an adhesive for the dicing tape, 18 is a base material for the dicing tape, 19 is a dicing tape, and 20 is a dicing blade for the circuit forming surface side.

まず、図９（ａ）の（１）に示す表面保護テープ貼付工程により、図９（ｂ）の（１）に示すように、半導体ウェーハ１０の回路形成面２側に、表面保護テープ１３を貼付する。   First, as shown in (1) of FIG. 9 (b), the surface protective tape 13 is applied to the circuit forming surface 2 side of the semiconductor wafer 10 by the surface protective tape applying step shown in (1) of FIG. 9 (a). Affix it.

次に、図９（ａ）の（２）に示すウェーハ裏面ダイシング工程により、図９（ｂ）の（２）に示すように、ダイシングブレード１４で、表面保護テープ１３付き半導体ウェーハ１０の裏面３側から、回路形成面２に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝１５を形成する。   Next, by the wafer back surface dicing step shown in FIG. 9A (2), the back surface 3 of the semiconductor wafer 10 with the surface protective tape 13 is used with a dicing blade 14 as shown in FIG. 9B (2). The dicing grooves 15 are formed from the side to a position that does not penetrate the circuit forming surface 2 and a position that is deeper than the finished thickness of the back surface grinding.

次に、図９（ａ）の（３）に示すバックグラインド工程により、図９（ｂ）の（３）に示すように、砥石１６で、表面保護テープ１３付き半導体ウェーハ１０の裏面３側から回路形成面２の方向に研削して、半導体ウェーハ１０を仕上げ厚とする。   Next, by the back grinding process shown in FIG. 9A (3), as shown in FIG. 9B (3), the grindstone 16 is used from the back surface 3 side of the semiconductor wafer 10 with the surface protective tape 13. The semiconductor wafer 10 is ground to a finished thickness by grinding in the direction of the circuit forming surface 2.

次に、図９（ａ）の（４）に示すダイシングテープ貼付工程により、図９（ｂ）の（４）に示すように、表面保護テープ１３付き半導体ウェーハ１０の裏面３側にダイシングテープ１９を貼付する。   Next, a dicing tape 19 is applied to the back surface 3 side of the semiconductor wafer 10 with the surface protective tape 13 by a dicing tape attaching step shown in FIG. 9A (4), as shown in FIG. Affix.

次に、図９（ａ）の（５）に示す表面保護テープ剥離工程により、図９（ｂ）の（５）に示すように、表面保護テープ１３及びダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、表面保護テープ１３を剥がす。   Next, by the surface protection tape peeling step shown in FIG. 9A (5), the circuit formation of the semiconductor wafer 10 with the surface protection tape 13 and the dicing tape 19 is performed as shown in FIG. 9B (5). The surface protection tape 13 is peeled off from the surface 2 side.

次に、図９（ａ）の（６）に示すウェーハ回路形成面ダイシング工程により、図９（ｂ）の（６）に示すように、ダイシングブレード２０で、ダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、ダイシング溝１５に達する位置で且つダイシングテープ１９に達しない位置まで、ダイシングすることにより、半導体ウェーハ１０を半導体チップ１に個片化する。   Next, the circuit of the semiconductor wafer 10 with the dicing tape 19 is processed by the dicing blade 20 as shown in (6) of FIG. By dicing from the formation surface 2 side to a position reaching the dicing groove 15 and not reaching the dicing tape 19, the semiconductor wafer 10 is separated into semiconductor chips 1.

上記の工程を経て、半導体チップ１を搭載する半導体装置の製造工程に移行する。
以上のように構成された本実施の形態４の半導体チップの製造方法は、図９（ｂ）の（３）に示すように、裏面３側から回路形成面２の方向に研削して仕上げ厚とした直後の半導体ウェーハ１０は個片化した半導体チップ１ではないので、研削時に、回転する砥石１６と半導体ウェーハ１０との摩擦熱により表面保護テープ１３が収縮・膨張しても、表面保護テープ１３と半導体ウェーハ１０の回路形成面２側への研削屑や汚水の浸入を防止するという効果が得られる。 Through the above steps, the process proceeds to a manufacturing process of a semiconductor device on which the semiconductor chip 1 is mounted.
In the manufacturing method of the semiconductor chip of the fourth embodiment configured as described above, as shown in (3) of FIG. 9B, the finish thickness is obtained by grinding in the direction from the back surface 3 to the circuit forming surface 2. Since the semiconductor wafer 10 immediately after the process is not the separated semiconductor chip 1, even if the surface protection tape 13 contracts or expands due to frictional heat between the rotating grinding wheel 16 and the semiconductor wafer 10 during grinding, the surface protection tape 13 and the effect of preventing intrusion of grinding scraps and sewage into the circuit forming surface 2 side of the semiconductor wafer 10 can be obtained.

また、表面保護テープ１３と半導体ウェーハ１０の貼付力は保持できるので、研削時に、回転する砥石１６と半導体ウェーハ１０との摩擦力により、表面保護テープ１３との貼付力が低下した半導体チップ１の飛散損傷を防止するという効果が得られる。   Further, since the adhesive force between the surface protective tape 13 and the semiconductor wafer 10 can be maintained, the semiconductor chip 1 whose adhesive force with the surface protective tape 13 has decreased due to the frictional force between the rotating grindstone 16 and the semiconductor wafer 10 during grinding. The effect of preventing scattering damage is obtained.

また、図９（ｂ）の（４）に示すように、ダイシング溝１５を形成した半導体ウェーハ１０の裏面３側にダイシングテープ１９を貼付するため、その貼付時に巻き込んだ気泡はダイシング溝１５により半導体ウェーハ１０とダイシングテープ１９との間から排出され、半導体チップ１の裏面３とダイシングテープ１９の貼付力を均一にすることができ、半導体チップ１を搭載する半導体装置の製造工程であるダイスボンド工程でのチップピックアップミスを防止するという効果が得られる。   Further, as shown in FIG. 9B (4), since the dicing tape 19 is attached to the back surface 3 side of the semiconductor wafer 10 on which the dicing grooves 15 are formed, the bubbles entrained at the time of attaching are separated from the semiconductor by the dicing grooves 15. A die bonding process that is discharged from between the wafer 10 and the dicing tape 19, makes it possible to make the bonding force of the back surface 3 of the semiconductor chip 1 and the dicing tape 19 uniform, and is a manufacturing process of a semiconductor device on which the semiconductor chip 1 is mounted. The effect of preventing chip pick-up mistakes can be obtained.

また、図９（ｂ）の（６）に示すように、ダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、ダイシング溝１５に達する位置で且つダイシングテープ１９に達しない位置まで、ダイシングすることにより半導体ウェーハ１０を半導体チップ１に個片化するので、ダイシングテープ１９の粘着材１７と基材１８によるダイシングブレード２０の目詰まりを抑えると共に、基材１８屑の発生を抑え、半導体チップ１の回路形成面２の汚染を防止できるという効果が得られる。
（実施の形態５）
本発明の実施の形態５の半導体チップの製造方法を説明する。 Further, as shown in (6) of FIG. 9B, dicing is performed from the circuit forming surface 2 side of the semiconductor wafer 10 with the dicing tape 19 to a position reaching the dicing groove 15 and a position not reaching the dicing tape 19. As a result, the semiconductor wafer 10 is separated into semiconductor chips 1, so that clogging of the dicing blade 20 by the adhesive material 17 and the base material 18 of the dicing tape 19 is suppressed, and generation of scraps of the base material 18 is suppressed, thereby reducing the semiconductor chip 1. The effect that the contamination of the circuit forming surface 2 can be prevented is obtained.
(Embodiment 5)
A method for manufacturing a semiconductor chip according to the fifth embodiment of the present invention will be described.

図１０は本実施の形態５の半導体チップの製造方法における工程断面図の図９（ａ）、（ｂ）の（２）と図９（ａ）、（ｂ）の（６）との対比拡大図であり、図１０（ａ）は図９（ａ）、（ｂ）の（２）と対応し、図１０（ｂ）は図９（ａ）、（ｂ）の（６）と対応している。   FIG. 10 is an enlarged comparison of FIGS. 9A and 9B (2) and FIGS. 9A and 9B (6) in the process cross-sectional view in the semiconductor chip manufacturing method of the fifth embodiment. 10 (a) corresponds to (2) in FIGS. 9 (a) and 9 (b), and FIG. 10 (b) corresponds to (6) in FIGS. 9 (a) and 9 (b). Yes.

図１０において、Ｗａは半導体ウェーハ１０の裏面３側から回路形成面２方向にダイシング溝１５を形成するためのダイシングブレード１４の幅であり、Ｗｂは半導体ウェーハ１０の回路形成面２側からダイシング溝１５に達する位置で且つダイシングテープ１９に達しない位置までダイシングするためのダイシングブレード２０の幅である。各ダイシングブレード１４、２０の幅Ｗａ、Ｗｂの間には、幅Ｗａ＞幅Ｗｂの関係を有している。   In FIG. 10, Wa is the width of the dicing blade 14 for forming the dicing groove 15 from the back surface 3 side of the semiconductor wafer 10 toward the circuit forming surface 2, and Wb is the dicing groove from the circuit forming surface 2 side of the semiconductor wafer 10. This is the width of the dicing blade 20 for dicing to a position reaching 15 and a position not reaching the dicing tape 19. The widths Wa and Wb of the dicing blades 14 and 20 have a relationship of width Wa> width Wb.

以上のように、半導体ウェーハ１０の裏面３側から回路形成面２方向にダイシング溝１５を形成するためのダイシングブレード幅Ｗａを、半導体ウェーハ１０の回路形成面２側からダイシング溝１５に達する位置で且つダイシングテープ１９に達しない位置までダイシングするためのダイシングブレード幅Ｗｂより太くすることにより、回路形成面２側からと裏面３側からの各辺１回のダイシングで、回路形成面２および裏面３が四角形を成し且つ側面側から見た断面（側断面）が六角形を成す半導体チップ１に個片化できるので、ダイシングの生産性を向上する効果が得られる。
（実施の形態６）
本発明の実施の形態６の半導体チップの製造方法を説明する。 As described above, the dicing blade width Wa for forming the dicing groove 15 from the back surface 3 side of the semiconductor wafer 10 in the direction of the circuit forming surface 2 is set at a position reaching the dicing groove 15 from the circuit forming surface 2 side of the semiconductor wafer 10. Further, by making the width larger than the dicing blade width Wb for dicing to a position that does not reach the dicing tape 19, the circuit forming surface 2 and the back surface 3 are diced once from each side from the circuit forming surface 2 side and from the back surface 3 side. Can be singulated into semiconductor chips 1 having a quadrangular shape and a cross-section (side cross-section) viewed from the side surface forming a hexagonal shape, so that the effect of improving the dicing productivity can be obtained.
(Embodiment 6)
A method for manufacturing a semiconductor chip according to the sixth embodiment of the present invention will be described.

図１１（ａ）の（１）〜（７）は本実施の形態６の半導体チップの製造方法における工程フローを示し、図１１（ｂ）の（１）〜（７）は図１１（ａ）の（１）〜（７）に対応した工程断面図である。図１１において、Ｅはプラズマエッチングエネルギーである。   (A) to (7) of FIG. 11 (a) show a process flow in the method of manufacturing the semiconductor chip of the sixth embodiment, and (1) to (7) of FIG. 11 (b) are FIG. 11 (a). It is process sectional drawing corresponding to (1)-(7). In FIG. 11, E is plasma etching energy.

まず、図１１（ａ）の（１）に示す表面保護テープ貼付工程により、図１１（ｂ）の（１）に示すように、半導体ウェーハ１０の回路形成面２側に、表面保護テープ１３を貼付する。   First, as shown in (1) of FIG. 11 (b), the surface protective tape 13 is applied to the circuit forming surface 2 side of the semiconductor wafer 10 by the surface protective tape attaching process shown in (1) of FIG. Affix it.

次に、図１１（ａ）の（２）に示すウェーハ裏面ダイシング工程により、図１１（ｂ）の（２）に示すように、ダイシングブレード１４で、表面保護テープ１３付き半導体ウェーハ１０の裏面３側から、回路形成面２に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝１５を形成する。   Next, as shown in (2) of FIG. 11 (b), the wafer backside dicing process shown in (2) of FIG. The dicing grooves 15 are formed from the side to a position that does not penetrate the circuit forming surface 2 and a position that is deeper than the finished thickness of the back surface grinding.

次に、図１１（ａ）の（３）に示すバックグラインド工程により、図１１（ｂ）の（３）に示すように、砥石１６で、表面保護テープ１３付き半導体ウェーハ１０の裏面３側から、回路形成面２の方向に研削することにより、半導体ウェーハ１０を仕上げ厚とする。   Next, as shown in (3) of FIG. 11 (b), the grindstone 16 is used from the back surface 3 side of the semiconductor wafer 10 with the surface protective tape 13 by the back grinding process shown in FIG. The semiconductor wafer 10 is finished to a finished thickness by grinding in the direction of the circuit forming surface 2.

次に、図１１（ａ）の（４）に示すウェーハ裏面プラズマエッチング工程により、図１１（ｂ）の（４）に示すように、裏面３側から回路形成面２の方向に研削して仕上げ厚とした表面保護テープ１３付き半導体ウェーハ１０に対して、その裏面３側から回路形成面２の方向に、プラズマエッチングエネルギーＥで表面処理を実行する。   Next, by the wafer back surface plasma etching step shown in FIG. 11 (a) (4), as shown in FIG. 11 (b) (4), it is ground and finished from the back surface 3 side to the circuit forming surface 2 side. Surface treatment is performed with plasma etching energy E on the semiconductor wafer 10 with the surface protective tape 13 having a thickness from the back surface 3 side toward the circuit forming surface 2.

次に、図１１（ａ）の（５）に示すダイシングテープ貼付工程により、図１１（ｂ）の（５）に示すように、表面保護テープ１３付き半導体ウェーハ１０の裏面３側に、ダイシングテープ１９を貼付する。   Next, the dicing tape is applied to the back surface 3 side of the semiconductor wafer 10 with the surface protection tape 13 as shown in (5) of FIG. 19 is affixed.

次に、図１１（ａ）の（６）に示す表面保護テープ剥離工程により、図１１（ｂ）の（６）に示すように、表面保護テープ１３及びダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、表面保護テープ１３を剥がす。   Next, the circuit formation of the semiconductor wafer 10 with the surface protection tape 13 and the dicing tape 19 is performed by the surface protection tape peeling step shown in FIG. The surface protection tape 13 is peeled off from the surface 2 side.

次に、図１１（ａ）の（７）に示すウェーハ回路形成面ダイシング工程により、図１１（ｂ）の（７）に示すように、ダイシングブレード２０で、ダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、ダイシング溝１５に達する位置で且つダイシングテープ１９に達しない位置まで、ダイシングすることにより、半導体ウェーハ１０を半導体チップ１に個片化する。   Next, by the dicing process of the wafer circuit forming surface shown in (7) of FIG. 11 (a), the circuit of the semiconductor wafer 10 with the dicing tape 19 is used by the dicing blade 20 as shown in (7) of FIG. 11 (b). By dicing from the formation surface 2 side to a position reaching the dicing groove 15 and not reaching the dicing tape 19, the semiconductor wafer 10 is separated into semiconductor chips 1.

上記の工程を経て、半導体チップ１を搭載する半導体装置の製造工程に移行する。
図１２は本実施の形態６の半導体チップを搭載した半導体装置の製造方法における工程断面図の図１１（ａ）、（ｂ）の（３）との対比拡大図である。図１３は本実施の形態６の半導体チップを搭載した半導体装置の製造方法における工程断面図の図１１（ａ）、（ｂ）の（４）との対比拡大図である。 Through the above steps, the process proceeds to a manufacturing process of a semiconductor device on which the semiconductor chip 1 is mounted.
FIG. 12 is an enlarged view of the process cross-sectional view of the method of manufacturing the semiconductor device on which the semiconductor chip of the sixth embodiment is mounted, compared with FIGS. 11A and 11B. FIG. 13 is an enlarged view of the process cross-sectional view in FIG. 11A and FIG. 11B (4) in the method of manufacturing the semiconductor device mounting the semiconductor chip of the sixth embodiment.

図１２及び図１３において、Ｅはプラズマエッチングエネルギー、４ｄはバックグラインド工程でのダイシング溝１５の傾斜側面であり、その面粗さをＲｄとし、また、４ｅはウェーハ裏面プラズマエッチング工程でのダイシング溝１５の傾斜側面であり、その面粗さをＲｅとすると、各面粗さＲｄ、Ｒｅの間には、面粗さＲｄ＞面粗さＲｅの関係を有している。   12 and 13, E is the plasma etching energy, 4d is the inclined side surface of the dicing groove 15 in the back grinding process, its surface roughness is Rd, and 4e is the dicing groove in the wafer back surface plasma etching process. If the surface roughness is Re, the relationship between surface roughness Rd> surface roughness Re is established between the surface roughnesses Rd and Re.

なお、実施の形態４と同様の部分については同一符号を付し、その詳細説明は省略する。
ここで、上記のウェーハ裏面プラズマエッチング工程でのプラズマエッチングについて説明する。 In addition, the same code | symbol is attached | subjected about the part similar to Embodiment 4, and the detailed description is abbreviate | omitted.
Here, the plasma etching in the wafer back surface plasma etching process will be described.

上記のプラズマエッチングは、反応性ガスによる低温プラズマの活性化原子（ラジカル）と試料の化学反応により揮発性化合物をつくり試料を加工する技術であり、一般に、不活性ガスにはフレオン（ＣＦ４）ガスを使用する。 The above-described plasma etching is a technique for processing a sample by creating a volatile compound by a chemical reaction between an activated atom (radical) of a low-temperature plasma by a reactive gas and the sample. Generally, an inert gas is Freon (CF 4 ). Use gas.

不活性ガスであるフレオン（ＣＦ４）ガスの解離により生成した原子状フッ素Ｆと、半導体ウェーハ１０の裏面３側のシリコンＳｉとが化学的に反応し、ＳｉＦ４を形成して固体から気化する。分子レベルでの反応のため、半導体ウェーハ１０の裏面３側とダイシング溝１５の傾斜側面４ｄの切削疵の凹凸は滑らかに平坦化される。 Atomic fluorine F generated by dissociation of freon (CF 4 ) gas that is an inert gas chemically reacts with silicon Si on the back surface 3 side of the semiconductor wafer 10 to form SiF 4 and vaporize from the solid. . Due to the reaction at the molecular level, the irregularities of the cutting ridges on the back surface 3 side of the semiconductor wafer 10 and the inclined side surface 4d of the dicing groove 15 are smoothly flattened.

したがって、半導体ウェーハ１０の裏面３側のダイシング溝１５の傾斜側面４ｅの面粗さＲｅは、プラズマエッチングエネルギーＥで面粗さＲｄより細かくなる。
本実施の形態によれば、上記の構成により、半導体ウェーハ１０の裏面３側の切削疵が起点となる応力集中を確実に防止するので、半導体チップ１の抗折強度を高め、半導体チップ１を搭載する半導体装置の製造工程であるダイスボンド工程において、チッピングやクラックを防止する効果が得られる。 Therefore, the surface roughness Re of the inclined side surface 4e of the dicing groove 15 on the back surface 3 side of the semiconductor wafer 10 is smaller than the surface roughness Rd by the plasma etching energy E.
According to the present embodiment, the above configuration reliably prevents stress concentration starting from the cutting wrinkle on the back surface 3 side of the semiconductor wafer 10, so that the bending strength of the semiconductor chip 1 is increased, and the semiconductor chip 1 is In the die bonding process, which is a manufacturing process of the semiconductor device to be mounted, an effect of preventing chipping and cracks can be obtained.

また、半導体チップ１を搭載する半導体装置は、各界面の強度が安定するため内部剥離や内部クラックを防止する効果が得られる。
（実施の形態７）
本発明の実施の形態７の半導体チップの製造方法を説明する。 In addition, the semiconductor device on which the semiconductor chip 1 is mounted has an effect of preventing internal peeling and internal cracks because the strength of each interface is stable.
(Embodiment 7)
A method for manufacturing a semiconductor chip according to the seventh embodiment of the present invention will be described.

図１４は本実施の形態７の半導体チップの製造方法におけるダイシング装置の図９（ａ）、（ｂ）の（２）に対応した構成図である。図１４において、２１は赤外線カメラ、２２はモニターであり、実施の形態４と同様の部分については同一符号を付し、その詳細説明は省略する。   FIG. 14 is a configuration diagram corresponding to FIGS. 9A and 9B (2) of the dicing apparatus in the semiconductor chip manufacturing method of the seventh embodiment. In FIG. 14, reference numeral 21 denotes an infrared camera, and reference numeral 22 denotes a monitor. Components similar to those in the fourth embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施の形態の半導体チップの製造方法におけるダイシング装置は、図１４に示すように、半導体ウェーハ１０の裏面３側から、回路形成面２側の配線パターンを、赤外線カメラ２１でモニター２２上に取り込むことにより、ダイシング溝１５を形成するダイシング位置を認識する構成である。   As shown in FIG. 14, the dicing apparatus in the semiconductor chip manufacturing method of the present embodiment takes in the wiring pattern on the circuit forming surface 2 side from the back surface 3 side of the semiconductor wafer 10 onto the monitor 22 by the infrared camera 21. Thus, the dicing position for forming the dicing groove 15 is recognized.

従来、半導体ウェーハ１０の回路形成面２側からのパターン認識は可視光線カメラでモニター上に取り込んでいたが、この可視光線カメラでは、半導体ウェーハ１０の裏面３側から回路形成面２側のパターンを認識する場合、裏面３側から回路形成面２側のパターンが透過できず、裏面３側から回路形成面２側のパターンに対しては認識できなかった。一般に物体の認識は、物体の表面から反射する可視光線であり、可視光線の波長域の光が到達して形や色を認識している。   Conventionally, the pattern recognition from the circuit forming surface 2 side of the semiconductor wafer 10 has been captured on the monitor by a visible light camera. With this visible light camera, the pattern from the back surface 3 side of the semiconductor wafer 10 to the circuit forming surface 2 side is captured. When recognizing, the pattern on the circuit forming surface 2 side from the back surface 3 side could not be transmitted, and the pattern on the circuit forming surface 2 side from the back surface 3 side could not be recognized. In general, recognition of an object is visible light reflected from the surface of the object, and light in the wavelength range of visible light arrives to recognize the shape and color.

これに対し、本実施の形態では、赤外線カメラ２１を用いる構成により、可視光線とは異なる波長域で、半導体ウェーハ１０の回路形成面２側の配線パターンなどが裏面３側から透過するので、従来可視光線では半導体ウェーハ１０の裏面３側から認識できなかった回路形成面２側の配線パターンを認識できる。   On the other hand, in the present embodiment, the configuration using the infrared camera 21 allows the wiring pattern on the circuit forming surface 2 side of the semiconductor wafer 10 to be transmitted from the back surface 3 side in a wavelength region different from that of visible light. It is possible to recognize a wiring pattern on the circuit forming surface 2 side that cannot be recognized from the back surface 3 side of the semiconductor wafer 10 with visible light.

本実施の形態によれば、上記の構成により、確実に半導体ウェーハ１０の回路形成面２のパターンを認識することができるので、表面保護テープ１３付き半導体ウェーハ１０の裏面３側から、回路形成面２に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝１５を位置ズレなく加工できる効果が得られる。
（実施の形態８）
本発明の実施の形態８の半導体装置を説明する。 According to the present embodiment, with the above configuration, the pattern of the circuit forming surface 2 of the semiconductor wafer 10 can be reliably recognized, so that the circuit forming surface is formed from the back surface 3 side of the semiconductor wafer 10 with the surface protective tape 13. Thus, the dicing groove 15 can be processed without any positional deviation up to a position that does not penetrate through 2 and a position deeper than the finished thickness of the back grinding.
(Embodiment 8)
A semiconductor device according to an eighth embodiment of the present invention will be described.

図１５は本実施の形態８の半導体チップを搭載した半導体装置における一部内部構造を示した斜視図、図１６は図１５のＰ５―Ｐ６―Ｐ７―Ｐ８矢視による側断面図である。図１５及び図１６において、２３はダイスボンドフィルムのダイスボンド材であり、実施の形態１と同様の部分については同一符号を付し、その詳細説明は省略する。   FIG. 15 is a perspective view showing a partial internal structure of a semiconductor device on which a semiconductor chip according to the eighth embodiment is mounted, and FIG. 16 is a side sectional view taken along arrows P5-P6-P7-P8 in FIG. 15 and 16, reference numeral 23 denotes a die bond material for the die bond film. The same reference numerals are given to the same portions as those in the first embodiment, and the detailed description thereof is omitted.

また、図１６において、ＷＡ１は半導体チップ１の裏面３側に貼付したダイスボンド材２３の水平方向の幅であり、ＷＢ１は半導体チップ１の回路形成面２寄りの二辺に相当する水平方向の幅であり、各水平方向の幅ＷＡ１、ＷＢ１の間には、幅ＷＡ１＜幅ＷＢ１の関係を有している。   In FIG. 16, WA1 is the horizontal width of the die bond material 23 affixed to the back surface 3 side of the semiconductor chip 1, and WB1 is the horizontal width corresponding to two sides of the semiconductor chip 1 near the circuit formation surface 2. The width WA1 is smaller than the widths WB1 and WB1 in the horizontal direction.

また、図１６に示すように、半導体チップ１の側断面は六角形であり、側断面のチップ厚み方向の辺において、回路形成面２寄りの辺（垂直側面４ｂ）は回路形成面２に対して垂直であり、裏面３寄りの辺（傾斜側面４ａ）は裏面３に近づくにつれチップサイズ（平面積）が小さくなる方向に垂直側面４ｂに対して傾斜を有する。   Further, as shown in FIG. 16, the side cross section of the semiconductor chip 1 is hexagonal, and the side (vertical side surface 4 b) near the circuit forming surface 2 on the side in the chip thickness direction of the side cross section with respect to the circuit forming surface 2. The side near the back surface 3 (inclined side surface 4a) is inclined with respect to the vertical side surface 4b in a direction in which the chip size (planar area) decreases as the back surface 3 is approached.

以上のように構成された半導体装置は、半導体チップ１の裏面３側に貼付したダイスボンド材２３の水平方向の幅ＷＡ１が、半導体チップ１の回路形成面２寄りの二辺に相当する水平方向の幅ＷＢ１より小さいことにより、配線基板６上に形成する外部端子７の配置を半導体チップ１の回路形成面２の外周直下にあたる搭載領域の周辺まで近づける設計ができ、半導体装置を縮小化する効果が得られる。   In the semiconductor device configured as described above, the horizontal width WA1 of the die bond material 23 attached to the back surface 3 side of the semiconductor chip 1 corresponds to two sides near the circuit forming surface 2 of the semiconductor chip 1 in the horizontal direction. Since the width WB1 is smaller, the arrangement of the external terminals 7 formed on the wiring board 6 can be designed to be close to the periphery of the mounting area immediately below the outer periphery of the circuit formation surface 2 of the semiconductor chip 1, thereby reducing the size of the semiconductor device. Is obtained.

なお、図１５及び図１６では、１つの半導体チップ１を搭載した半導体装置としたが、複数の半導体チップを配線基板６上で水平方向に並列して搭載した半導体装置の場合でも同様の効果が得られる。
（実施の形態９）
本発明の実施の形態９の半導体装置を説明する。 15 and FIG. 16, the semiconductor device is mounted with one semiconductor chip 1. However, the same effect can be obtained even in the case of a semiconductor device in which a plurality of semiconductor chips are mounted in parallel in the horizontal direction on the wiring substrate 6. can get.
(Embodiment 9)
A semiconductor device according to a ninth embodiment of the present invention will be described.

図１７は本実施の形態９の半導体チップを搭載した半導体装置における一部内部構造を示した斜視図、図１８は図１７のＰ５―Ｐ６―Ｐ７―Ｐ８矢視による側断面図である。図１７及び図１８において、１Ｍは第一の半導体チップ、１Ｓは第二の半導体チップ、２３はダイスボンドフィルムのダイスボンド材、２６はボンディングパッドであり、実施の形態１と同様の部分については同一符号を付し、その詳細説明は省略する。   FIG. 17 is a perspective view showing a partial internal structure of a semiconductor device on which a semiconductor chip according to the ninth embodiment is mounted, and FIG. 18 is a side sectional view taken along arrows P5-P6-P7-P8 in FIG. 17 and 18, 1M is a first semiconductor chip, 1S is a second semiconductor chip, 23 is a die bond material of a die bond film, and 26 is a bonding pad. The same reference numerals are assigned and detailed description thereof is omitted.

また、図１７及び図１８に示すように、ＷＡ１は第一の半導体チップ１Ｍの裏面３側に貼付したダイスボンド材２３の水平方向の幅であり、ＷＢ１は第一の半導体チップ１Ｍの回路形成面２寄りの二辺に相当する水平方向の幅であり、各水平方向の幅ＷＡ１、ＷＢ１の間には、幅ＷＡ１＜幅ＷＢ１の関係を有している。   As shown in FIGS. 17 and 18, WA1 is the horizontal width of the die bond material 23 affixed to the back surface 3 side of the first semiconductor chip 1M, and WB1 is the circuit formation of the first semiconductor chip 1M. The horizontal width corresponding to two sides closer to the surface 2, and the relationship of width WA1 <width WB1 is established between the horizontal widths WA1 and WB1.

また、ＷＡ２は第二の半導体チップ１Ｓの裏面３側に貼付したダイスボンド材２３の水平方向の幅であり、ＷＢ２は第二の半導体チップ１Ｓの回路形成面２寄りの二辺に相当する水平方向の幅であり、各水平方向の幅には、幅ＷＡ２＜幅ＷＢ２＜幅ＷＡ１＜幅ＷＢ１の関係を有している。   WA2 is the horizontal width of the die bond material 23 affixed to the back surface 3 side of the second semiconductor chip 1S, and WB2 is the horizontal corresponding to the two sides near the circuit formation surface 2 of the second semiconductor chip 1S. The width in each direction has a relationship of width WA2 <width WB2 <width WA1 <width WB1.

また、図１８に示すように、第二の半導体チップ１Ｓは、側断面が六角形であり、側断面のチップ厚み方向の辺において、回路形成面２寄りの辺（垂直側面４ｂ）が回路形成面２に対して略垂直であり、裏面３寄りの辺（傾斜側面４ａ）が裏面３に近づくにつれチップサイズが小さくなる方向に垂直側面４ｂに対して傾斜を有するように、形成されている。   As shown in FIG. 18, the second semiconductor chip 1S has a hexagonal side cross section, and the side (vertical side surface 4b) near the circuit forming surface 2 forms a circuit in the side in the chip thickness direction of the side cross section. It is formed so as to be substantially perpendicular to the surface 2 and to be inclined with respect to the vertical side surface 4b in a direction in which the side closer to the back surface 3 (inclined side surface 4a) approaches the back surface 3 and the chip size becomes smaller.

以上のように構成された半導体装置は、第二の半導体チップ１Ｓの裏面３側に貼付したダイスボンド材２３の水平方向の幅ＷＡ２を、第二の半導体チップ１Ｓの回路形成面２寄りの二辺に相当する水平方向の幅ＷＢ２より小さくしたことにより、第一の半導体チップ１Ｍの回路形成面２上に形成するボンディングパッド２６の配置を、第二の半導体チップ１Ｓの回路形成面２の外周直下にあたる搭載領域の周辺まで近づけるように設計ができ、半導体装置を縮小化する効果が得られる。   In the semiconductor device configured as described above, the horizontal width WA2 of the die bond material 23 affixed to the back surface 3 side of the second semiconductor chip 1S is set to the two near the circuit forming surface 2 of the second semiconductor chip 1S. By making it smaller than the horizontal width WB2 corresponding to the side, the arrangement of the bonding pads 26 formed on the circuit forming surface 2 of the first semiconductor chip 1M is arranged on the outer periphery of the circuit forming surface 2 of the second semiconductor chip 1S. The design can be made to approach the periphery of the mounting area immediately below, and the effect of reducing the size of the semiconductor device can be obtained.

なお、図１７及び図１８では、第一の半導体チップ１Ｍと第二の半導体チップ１Ｓとを積層して搭載した半導体装置としたが、半導体チップを第Ｎ層（Ｎ＞２の整数）まで積層して搭載した半導体装置の場合でも、同様の効果が得られる。
（実施の形態１０）
本発明の実施の形態１０の半導体チップの製造方法を説明する。 In FIG. 17 and FIG. 18, the semiconductor device includes the first semiconductor chip 1M and the second semiconductor chip 1S which are stacked and mounted. However, the semiconductor chips are stacked up to the Nth layer (N> 2). Even in the case of a semiconductor device mounted in the same manner, the same effect can be obtained.
(Embodiment 10)
A method for manufacturing a semiconductor chip according to the tenth embodiment of the present invention will be described.

図１９（ａ）の（１）〜（７）は本実施の形態１０の半導体チップの製造方法における工程フローを示し、図１９（ｂ）の（１）〜（７）は図１９（ａ）の（１）〜（７）に対応した工程断面図である。   (A) to (7) in FIG. 19 (a) show a process flow in the semiconductor chip manufacturing method of the tenth embodiment, and (1) to (7) in FIG. 19 (b) are shown in FIG. 19 (a). It is process sectional drawing corresponding to (1)-(7).

図１９において、１は半導体チップ、２は回路形成面、３は裏面、１０は半導体ウェーハ、１１は表面保護テープの粘着剤、１２は表面保護テープの基材、１３は表面保護テープ、１４は裏面側用のダイシングブレード、１５はダイシング溝、１６は砥石、１７はダイシングテープの粘着剤、１８はダイシングテープの基材、１９はダイシングテープ、２０は回路形成面側用のダイシングブレード、２３はダイスボンドフィルムのダイスボンド材、２４はダイスボンドフィルムの基材、２５はダイスボンドフィルムである。   In FIG. 19, 1 is a semiconductor chip, 2 is a circuit forming surface, 3 is a back surface, 10 is a semiconductor wafer, 11 is a surface protective tape adhesive, 12 is a surface protective tape substrate, 13 is a surface protective tape, and 14 is a surface protective tape. Dicing blade for back surface, 15 is a dicing groove, 16 is a grindstone, 17 is a dicing tape adhesive, 18 is a base material for the dicing tape, 19 is a dicing tape, 20 is a dicing blade for the circuit forming surface side, and 23 is A die bond material of the die bond film, 24 is a substrate of the die bond film, and 25 is a die bond film.

まず、図１９（ａ）の（１）に示す表面保護テープ貼付工程により、図１９（ｂ）の（１）に示すように、半導体ウェーハ１０の回路形成面２側に、表面保護テープ１３を貼付する。   First, as shown in (1) of FIG. 19 (b), the surface protective tape 13 is applied to the circuit forming surface 2 side of the semiconductor wafer 10 by the surface protective tape applying step shown in (1) of FIG. 19 (a). Affix it.

次に、図１９（ａ）の（２）に示すバックグラインド工程により、図１９（ｂ）の（２）に示すように、砥石１６で、表面保護テープ１３付き半導体ウェーハ１０を、その裏面３側から回路形成面２の方向に研削して仕上げ厚とする。   Next, by the back grinding process shown in FIG. 19A (2), the semiconductor wafer 10 with the surface protection tape 13 is attached to the back surface 3 with the grindstone 16 as shown in FIG. 19B (2). Grind in the direction of the circuit forming surface 2 from the side to obtain a finished thickness.

次に、図１９（ａ）の（３）に示すダイスボンドフィルム貼付工程により、図１９（ｂ）の（３）に示すように、表面保護テープ１３付き半導体ウェーハ１０の裏面３側の全面に、ダイスボンドフィルム２５を貼付する。なお、ここでは、ダイスボンドフィルム２５として、ウェーハ一括貼付型のダイスボンドフィルムを使用している。   Next, as shown in (3) of FIG. 19 (b), the die bond film attaching process shown in (3) of FIG. 19 (a) is applied to the entire surface on the back surface 3 side of the semiconductor wafer 10 with the surface protective tape 13. Then, the die bond film 25 is pasted. Here, as the die bond film 25, a wafer batch sticking type die bond film is used.

次に、図１９（ａ）の（４）に示すダイスボンドフィルム貼付済みウェーハ裏面ダイシング工程により、図１９（ｂ）の（４）に示すように、ダイシングブレード１４で、表面保護テープ１３及びダイスボンドフィルム２５付き半導体ウェーハ１０のダイスボンドフィルムの基材２４側から、回路形成面２に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝１５を形成すると共に、ダイスボンドフィルム２５を切断する。   Next, as shown in (4) of FIG. 19 (b), the surface protection tape 13 and the dice are processed by the dicing blade 14 as shown in (4) of FIG. A dicing groove 15 is formed from the substrate 24 side of the die bond film of the semiconductor wafer 10 with the bond film 25 to a position that does not penetrate the circuit forming surface 2 and deeper than the finished thickness of the back grinding, and the die bond film 25. Disconnect.

次に、図１９（ａ）の（５）に示すダイシングテープ貼付工程により、図１９（ｂ）の（５）に示すように、表面保護テープ１３及び切断したダイスボンドフィルム２５付き半導体ウェーハ１０のダイスボンドフィルムの基材２４側に、ダイシングテープ１９を貼付する。   Next, as shown in (5) of FIG. 19 (b), the surface protection tape 13 and the cut semiconductor wafer 10 with the die bond film 25 are removed by the dicing tape attaching process shown in (5) of FIG. 19 (a). A dicing tape 19 is attached to the substrate 24 side of the die bond film.

次に、図１９（ａ）の（６）に示す表面保護テープ剥離工程により、図１９（ｂ）の（６）に示すように、表面保護テープ１３及び切断したダイスボンドフィルム２５及びダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、表面保護テープ１３を剥がす。   Next, as shown in (6) of FIG. 19 (b), the surface protective tape 13, the cut die bond film 25, and the dicing tape 19 are removed by the surface protective tape peeling step shown in (6) of FIG. 19 (a). The surface protection tape 13 is peeled off from the circuit forming surface 2 side of the attached semiconductor wafer 10.

次に、図１９（ａ）の（７）に示すウェーハ回路形成面ダイシング工程により、図１９（ｂ）の（７）に示すように、ダイシングブレード２０で、切断したダイスボンドフィルム２５及びダイシングテープ１９付き半導体ウェーハ１０の回路形成面２側から、ダイシング溝１５に達する位置で且つダイシングテープ１９に達しない位置まで、ダイシングすることにより、半導体ウェーハ１０を半導体チップ１に個片化する。   Next, the dice bonding film 25 and the dicing tape cut by the dicing blade 20 as shown in (7) of FIG. 19 (b) in the wafer circuit forming surface dicing process shown in (7) of FIG. 19 (a). The semiconductor wafer 10 is singulated into semiconductor chips 1 by dicing from the circuit forming surface 2 side of the semiconductor wafer 10 with 19 to a position reaching the dicing groove 15 and not reaching the dicing tape 19.

上記の工程を経て、従来と同様に、半導体チップ１を搭載する半導体装置の製造工程（ここでは、説明を省略する）に移行する。
以上のように構成された本実施の形態１０の半導体チップの製造方法は、図１９（ａ）、（ｂ）の（４）に示すように、ダイスボンドフィルムの基材２４側から、回路形成面２に貫通しない位置で且つ裏面研削の仕上げ厚みより深い位置まで、ダイシング溝１５を形成すると共に、ダイスボンドフィルム２５を切断することにより、ダイスボンドフィルム２５のダイスボンド材２３の切断時のダレが半導体チップ１の裏面３に阻まれ、近隣のダイスボンド材とつながることがない。 Through the above steps, the process proceeds to a manufacturing process of a semiconductor device on which the semiconductor chip 1 is mounted (the description is omitted here) as in the conventional case.
In the method of manufacturing the semiconductor chip of the tenth embodiment configured as described above, the circuit is formed from the substrate 24 side of the die bond film as shown in FIGS. 19 (a) and 19 (b). The dicing groove 15 is formed to a position that does not penetrate the surface 2 and deeper than the finished thickness of the back surface grinding, and the die bond film 25 is cut, so that the die bond material 23 of the die bond film 25 is cut when it is cut. Is blocked by the back surface 3 of the semiconductor chip 1 and is not connected to the adjacent die bond material.

したがって、半導体チップ１を搭載する半導体装置の製造工程であるダイスボンド工程でのダイスボンド材２３の切断時のダレのつながり（切断不足）によるチップピックアップミスを防止するという効果が得られる。   Therefore, it is possible to obtain an effect of preventing a chip pickup mistake due to a sag (insufficient cutting) at the time of cutting of the die bonding material 23 in the die bonding process which is a manufacturing process of the semiconductor device on which the semiconductor chip 1 is mounted.

本発明の半導体チップと半導体装置およびそれらの製造方法は、半導体装置のダイスボンド材のせり上がりを解消して製品の品質を十分に確保することができつつ、製造歩留まりを向上することができ、製品のコストアップを抑えることができるもので、半導体チップと半導体装置の品質確保に有効である。   The semiconductor chip and the semiconductor device of the present invention and the manufacturing method thereof can improve the manufacturing yield while ensuring sufficient product quality by eliminating the rise of the die bond material of the semiconductor device, This can reduce the cost of the product and is effective for ensuring the quality of the semiconductor chip and the semiconductor device.

本発明の実施の形態１の半導体チップの斜視図The perspective view of the semiconductor chip of Embodiment 1 of this invention 図１のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図1 is a side sectional view taken along arrows P1-P2-P3-P4 in FIG. 同実施の形態１の半導体チップを搭載した半導体装置における一部内部構造を示した斜視図The perspective view which showed the partial internal structure in the semiconductor device which mounts the semiconductor chip of Embodiment 1 図３のＰ５―Ｐ６―Ｐ７―Ｐ８矢視による側断面図FIG. 3 is a side cross-sectional view taken along arrows P5-P6-P7-P8. 本発明の実施の形態２の半導体チップの斜視図The perspective view of the semiconductor chip of Embodiment 2 of this invention 図５のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図FIG. 5 is a side sectional view taken along arrows P1-P2-P3-P4. 本発明の実施の形態３の半導体チップの斜視図The perspective view of the semiconductor chip of Embodiment 3 of this invention 図７のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図FIG. 7 is a side sectional view taken along arrows P1-P2-P3-P4. 本発明の実施の形態４の半導体チップの製造方法における工程フローと工程断面図Process flow and process sectional view in the method of manufacturing a semiconductor chip according to the fourth embodiment of the present invention. 本発明の実施の形態５の半導体チップの製造方法における工程断面図の図９（ｂ）の（２）と図９（ｂ）の（６）との対比拡大図FIG. 9B (2) in the process cross-sectional view in the semiconductor chip manufacturing method according to the fifth embodiment of the present invention is compared with (6) in FIG. 9B. 本発明の実施の形態６の半導体チップの製造方法における工程フローと工程断面図Process flow and process sectional view in semiconductor chip manufacturing method of embodiment 6 of the present invention 同実施の形態６の半導体チップの製造方法における工程断面図の図１１（ｂ）の（３）との対比拡大図FIG. 11B (3) is an enlarged view of the cross-sectional view of the process in the method for manufacturing the semiconductor chip according to the sixth embodiment. 同実施の形態６の半導体チップの製造方法における工程断面図の図１１（ｂ）の（４）との対比拡大図FIG. 11B is an enlarged view of the process cross-sectional view of the semiconductor chip manufacturing method of the sixth embodiment compared with FIG. 本発明の実施の形態７の半導体チップの製造方法におけるダイシング装置の図９（ｂ）の（２）に対応した構成図Configuration diagram corresponding to (2) of FIG. 9B of the dicing apparatus in the method of manufacturing a semiconductor chip according to the seventh embodiment of the present invention. 本発明の実施の形態８の半導体チップを搭載した半導体装置における一部内部構造を示した斜視図The perspective view which showed the partial internal structure in the semiconductor device which mounts the semiconductor chip of Embodiment 8 of this invention. 図１５のＰ５―Ｐ６―Ｐ７―Ｐ８矢視による側断面図FIG. 15 is a side sectional view taken along arrows P5-P6-P7-P8. 本発明の実施の形態９の半導体チップを搭載した半導体装置における一部内部構造を示した斜視図The perspective view which showed the partial internal structure in the semiconductor device which mounts the semiconductor chip of Embodiment 9 of this invention 図１７のＰ５―Ｐ６―Ｐ７―Ｐ８矢視による側断面図FIG. 17 is a side sectional view taken along arrows P5-P6-P7-P8. 本発明の実施の形態１０の半導体チップの製造方法における工程フローと工程断面図Process flow and process sectional view in the method of manufacturing a semiconductor chip according to the tenth embodiment of the present invention. 従来の半導体チップの斜視図A perspective view of a conventional semiconductor chip 図２０のＰ１―Ｐ２―Ｐ３―Ｐ４矢視による側断面図20 is a side sectional view taken along arrows P1-P2-P3-P4 in FIG. 従来の半導体チップの製造方法における工程フローと工程断面図Process flow and process cross-sectional view in conventional semiconductor chip manufacturing method

符号の説明Explanation of symbols

１ 半導体チップ
１Ｍ 第一の半導体チップ
１Ｓ 第二の半導体チップ
２ 回路形成面
３ 裏面
４ 側面
４ａ 傾斜側面
４ｂ 垂直側面
４ｃ 傾斜側面
４ｄ 傾斜側面
４ｅ 傾斜側面
５ ダイスボンド材
６ 配線基板
７ 外部端子
８ 金属ワイヤ
９ 封止成型材
１０ 半導体ウェーハ
１１ （表面保護テープの）粘着剤
１２ （表面保護テープの）基材
１３ 表面保護テープ
１４ （裏面側用の）ダイシングブレード
１５ ダイシング溝
１５ａ ダイシング溝
１５ｂ ダイシング溝
１６ 砥石
１７ （ダイシングテープの）粘着剤
１８ （ダイシングテープの）基材
１９ ダイシングテープ
２０ （回路形成面側用の）ダイシングブレード
２１ 赤外線カメラ
２２ モニター
２３ （ダイスボンドフィルムの）ダイスボンド材
２４ （ダイスボンドフィルムの）基材
２５ ダイスボンドフィルム
２６ ボンディングパッド
Ｅ プラズマエッチングエネルギー DESCRIPTION OF SYMBOLS 1 Semiconductor chip 1M 1st semiconductor chip 1S 2nd semiconductor chip 2 Circuit formation surface 3 Back surface 4 Side surface 4a Inclined side surface 4b Vertical side surface 4c Inclined side surface 4d Inclined side surface 4e Inclined side surface 5 Die bond material 6 Wiring board 7 External terminal 8 Metal Wire 9 Sealing molding material 10 Semiconductor wafer 11 Adhesive (of surface protective tape) 12 Base material (of surface protective tape) 13 Surface protective tape 14 Dicing blade 15 (for back side) 15 Dicing groove 15a Dicing groove 15b Dicing groove 16 Grinding stone 17 Adhesive (of dicing tape) 18 Base material (of dicing tape) 19 Dicing tape 20 Dicing blade (for circuit forming side) 21 Infrared camera 22 Monitor 23 (Dice bond film) Die bond material 24 (Dice bond) Base material of film 5 die-bonding film 26 bonding pads E plasma etching energy

Claims (13)

回路形成面およびその裏面と、前記回路形成面と前記裏面との間を面接続する側面とからなり、前記回路形成面および前記裏面が四角形をなし、前記側面側からの断面が六角形をなす半導体チップであって、
前記側面側からの断面のチップ厚み方向の辺は、
前記回路形成面寄りの部分が垂直であり、
前記裏面寄りの部分が、前記裏面に近づくにしたがってチップサイズが小さくなる方向に傾斜を有する
ことを特徴とする半導体チップ。 The circuit forming surface and the back surface thereof, and a side surface connecting the circuit forming surface and the back surface, and the circuit forming surface and the back surface form a quadrangle, and the cross section from the side surface forms a hexagon. A semiconductor chip,
The side in the chip thickness direction of the cross section from the side surface side is
The portion near the circuit forming surface is vertical,
The semiconductor chip according to claim 1, wherein the portion closer to the back surface has an inclination in a direction in which the chip size decreases as the surface approaches the back surface. 前記側面側からの断面のチップ厚み方向の辺において、
前記裏面寄りの傾斜部分が、チップ中心方向に窪んだ円弧形状に形成された
ことを特徴とする請求項１に記載の半導体チップ。 In the side of the chip thickness direction of the cross section from the side surface side,
The semiconductor chip according to claim 1, wherein the inclined portion near the back surface is formed in an arc shape that is recessed toward the center of the chip. 前記側面において、
前記裏面寄りの傾斜部分の面粗さが、前記回路形成面寄りの垂直部分の面粗さより細かい
ことを特徴とする請求項１または請求項２に記載の半導体チップ。 In the above aspect,
3. The semiconductor chip according to claim 1, wherein the surface roughness of the inclined portion near the back surface is smaller than the surface roughness of the vertical portion near the circuit formation surface. 請求項１または請求項２または請求項３に記載の半導体チップの製造方法であって、
半導体ウェーハの裏面を研削し回路形成面に表面保護テープを貼付し、
前記半導体ウェーハの前記裏面側から、前記回路形成面に貫通しない位置で且つ前記裏面研削による仕上げ厚みより深い位置まで、ダイシング溝を形成し、
前記半導体ウェーハの前記裏面側にダイシングテープを貼付し、
前記半導体ウェーハの前記回路形成面側から前記表面保護テープを剥がし、
前記半導体ウェーハの前記回路形成面側から、前記ダイシング溝に達する位置で且つ前記ダイシングテープに達しない位置まで、ダイシングしてチップ個片を形成し、
前記チップ個片を前記半導体チップとする
ことを特徴とする半導体チップの製造方法。 A method of manufacturing a semiconductor chip according to claim 1 or claim 2 or claim 3,
Grind the backside of the semiconductor wafer and apply a surface protection tape to the circuit forming surface.
A dicing groove is formed from the back side of the semiconductor wafer to a position that does not penetrate the circuit formation surface and a position deeper than the finished thickness by the back grinding,
Affixing a dicing tape on the back side of the semiconductor wafer,
Peel off the surface protection tape from the circuit forming surface side of the semiconductor wafer,
From the circuit forming surface side of the semiconductor wafer, to a position that reaches the dicing groove and a position that does not reach the dicing tape, a chip piece is formed by dicing,
A method of manufacturing a semiconductor chip, wherein the chip piece is the semiconductor chip. 前記半導体ウェーハに前記ダイシング溝を形成するためのダイシングブレード幅が、
前記半導体ウェーハの前記回路形成面側からダイシングするためのダイシングブレード幅より太い
ことを特徴とする請求項４に記載の半導体チップの製造方法。 A dicing blade width for forming the dicing groove in the semiconductor wafer is
5. The method of manufacturing a semiconductor chip according to claim 4, wherein the width of the semiconductor wafer is larger than a width of a dicing blade for dicing from the circuit forming surface side of the semiconductor wafer. 前記半導体ウェーハに前記ダイシング溝を形成した後に、前記半導体ウェーハの前記裏面側からプラズマエッチングで表面処理を施す
ことを特徴とする請求項４または請求項５に記載の半導体チップの製造方法。 6. The method of manufacturing a semiconductor chip according to claim 4, wherein after the dicing grooves are formed in the semiconductor wafer, a surface treatment is performed by plasma etching from the back side of the semiconductor wafer. 前記半導体ウェーハに前記ダイシング溝を形成するためのダイシングの際に、赤外線カメラによる画像認識システムを使用してパターン認識する
ことを特徴とする請求項４または請求項５または請求項６に記載の半導体チップの製造方法。 7. The semiconductor according to claim 4, wherein a pattern is recognized using an image recognition system using an infrared camera during dicing for forming the dicing grooves in the semiconductor wafer. Chip manufacturing method. 請求項１または請求項２または請求項３に記載の半導体チップを用いた半導体装置であって、
前記半導体チップを搭載するための基板と、
前記半導体チップを前記基板に固着するダイスボンド材と、
前記半導体チップの前記回路形成面に配置したボンディングパッドと、
前記基板の半導体チップ固着面から装置実装面に導出する外部端子と、
前記ボンディングパッドを電気的に接続する金属ワイヤと、
前記半導体チップと前記基板の半導体チップ固着面と前記金属ワイヤとを封止する封止成型材とからなり
前記ダイスボンド材の貼付面積が前記半導体チップの回路形成面領域より小さい
ことを特徴とする半導体装置。 A semiconductor device using the semiconductor chip according to claim 1, claim 2, or claim 3,
A substrate for mounting the semiconductor chip;
A die bond material for fixing the semiconductor chip to the substrate;
A bonding pad disposed on the circuit forming surface of the semiconductor chip;
External terminals led out from the semiconductor chip fixing surface of the substrate to the device mounting surface,
A metal wire that electrically connects the bonding pads;
The semiconductor chip is composed of a sealing molding material that seals the semiconductor chip, the semiconductor chip fixing surface of the substrate, and the metal wire, and the die bonding material sticking area is smaller than the circuit forming surface region of the semiconductor chip. Semiconductor device. 請求項１または請求項２または請求項３に記載の半導体チップを用いた半導体装置であって、
前記半導体チップは第一の半導体チップおよび第二の半導体チップであり、
前記半導体チップを搭載するための基板と、
前記第一の半導体チップを前記基板に固着する第一のダイスボンド材と、
前記第一の半導体チップの回路形成面上に前記第二の半導体チップを積層して固着する第二のダイスボンド材と、
前記第一の半導体チップおよび前記第二の半導体チップの各回路形成面に配置したボンディングパッドと、
前記基板の半導体チップ固着面から装置実装面に導出する外部端子と、
前記ボンディングパッドを電気的に接続する金属ワイヤと、
前記第一の半導体チップおよび前記第二の半導体チップと前記基板の半導体チップ固着面と前記金属ワイヤとを封止する封止成型材とからなり、
少なくとも前記第二のダイスボンド材の貼付面積が前記第二の半導体チップの前記回路形成面領域より小さい
ことを特徴とする半導体装置。 A semiconductor device using the semiconductor chip according to claim 1, claim 2, or claim 3,
The semiconductor chips are a first semiconductor chip and a second semiconductor chip,
A substrate for mounting the semiconductor chip;
A first die bond material for fixing the first semiconductor chip to the substrate;
A second die bond material for laminating and fixing the second semiconductor chip on the circuit forming surface of the first semiconductor chip;
Bonding pads arranged on each circuit formation surface of the first semiconductor chip and the second semiconductor chip,
External terminals led out from the semiconductor chip fixing surface of the substrate to the device mounting surface,
A metal wire that electrically connects the bonding pads;
The first semiconductor chip and the second semiconductor chip, the semiconductor chip fixing surface of the substrate and a sealing molding material for sealing the metal wire,
A semiconductor device characterized in that at least a bonding area of the second die bond material is smaller than the circuit forming surface region of the second semiconductor chip. 請求項８または請求項９に記載の半導体装置であって、
前記ダイスボンド材として、ウェーハ一括貼付型のダイスボンドフィルムを使用した
ことを特徴とする半導体装置。 The semiconductor device according to claim 8 or 9, wherein
A semiconductor device characterized in that a wafer batch sticking type die bond film is used as the die bond material. 請求項４〜請求項７のいずれかに記載の半導体チップの製造方法により製造した半導体チップを用い、
請求項８に記載の半導体装置を製造する工程を有する
ことを特徴とする半導体装置の製造方法。 A semiconductor chip manufactured by the method for manufacturing a semiconductor chip according to any one of claims 4 to 7,
A method for manufacturing a semiconductor device, comprising the step of manufacturing the semiconductor device according to claim 8. 請求項４〜請求項７のいずれかに記載の半導体チップの製造方法により製造した半導体チップを用い、
請求項９に記載の半導体装置を製造する工程を有する
ことを特徴とする半導体装置の製造方法。 A semiconductor chip manufactured by the method for manufacturing a semiconductor chip according to any one of claims 4 to 7,
A method for manufacturing a semiconductor device, comprising a step of manufacturing the semiconductor device according to claim 9. 請求項１１または請求項１２に記載の半導体装置の製造方法であって、
前記ダイスボンド材として、ウェーハ一括貼付型のダイスボンドフィルムを使用する
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 11 or claim 12,
A method of manufacturing a semiconductor device, wherein a wafer-bonding die bond film is used as the die bond material.
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Cited By (10)

* Cited by examiner, † Cited by third party
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US9997363B2 (en) 2014-09-08 2018-06-12 Fuji Xerox Co., Ltd. Method for producing semiconductor piece, circuit board and electronic device including semiconductor piece, and method for designing etching condition
JP2019186291A (en) * 2018-04-03 2019-10-24 株式会社ディスコ Wafer processing method
JP2020077665A (en) * 2018-11-05 2020-05-21 ローム株式会社 Semiconductor element and semiconductor device
JP2020520118A (en) * 2017-05-11 2020-07-02 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド Processed laminated dies
US11476213B2 (en) 2019-01-14 2022-10-18 Invensas Bonding Technologies, Inc. Bonded structures without intervening adhesive
US11658173B2 (en) 2016-05-19 2023-05-23 Adeia Semiconductor Bonding Technologies Inc. Stacked dies and methods for forming bonded structures
US11764189B2 (en) 2018-07-06 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Molded direct bonded and interconnected stack
US11916054B2 (en) 2018-05-15 2024-02-27 Adeia Semiconductor Bonding Technologies Inc. Stacked devices and methods of fabrication
US11955463B2 (en) 2019-06-26 2024-04-09 Adeia Semiconductor Bonding Technologies Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11967575B2 (en) 2022-02-25 2024-04-23 Adeia Semiconductor Bonding Technologies Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997363B2 (en) 2014-09-08 2018-06-12 Fuji Xerox Co., Ltd. Method for producing semiconductor piece, circuit board and electronic device including semiconductor piece, and method for designing etching condition
US11837596B2 (en) 2016-05-19 2023-12-05 Adeia Semiconductor Bonding Technologies Inc. Stacked dies and methods for forming bonded structures
US11658173B2 (en) 2016-05-19 2023-05-23 Adeia Semiconductor Bonding Technologies Inc. Stacked dies and methods for forming bonded structures
JP7129427B2 (en) 2017-05-11 2022-09-01 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド Processed lamination die
JP2020520118A (en) * 2017-05-11 2020-07-02 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド Processed laminated dies
US11652083B2 (en) 2017-05-11 2023-05-16 Adeia Semiconductor Bonding Technologies Inc. Processed stacked dies
JP2019186291A (en) * 2018-04-03 2019-10-24 株式会社ディスコ Wafer processing method
US11916054B2 (en) 2018-05-15 2024-02-27 Adeia Semiconductor Bonding Technologies Inc. Stacked devices and methods of fabrication
US11764189B2 (en) 2018-07-06 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Molded direct bonded and interconnected stack
US11837582B2 (en) 2018-07-06 2023-12-05 Adeia Semiconductor Bonding Technologies Inc. Molded direct bonded and interconnected stack
JP7157630B2 (en) 2018-11-05 2022-10-20 ローム株式会社 Semiconductor elements and semiconductor devices
JP2020077665A (en) * 2018-11-05 2020-05-21 ローム株式会社 Semiconductor element and semiconductor device
US11476213B2 (en) 2019-01-14 2022-10-18 Invensas Bonding Technologies, Inc. Bonded structures without intervening adhesive
US11817409B2 (en) 2019-01-14 2023-11-14 Adeia Semiconductor Bonding Technologies Inc. Directly bonded structures without intervening adhesive and methods for forming the same
US11955463B2 (en) 2019-06-26 2024-04-09 Adeia Semiconductor Bonding Technologies Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11967575B2 (en) 2022-02-25 2024-04-23 Adeia Semiconductor Bonding Technologies Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes

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