JP2009094314A - Semiconductor device with vertical mosfet structure - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with a vertical MOSFET structure that can reduce ON-resistance and the variation of the ON-resistance. <P>SOLUTION: This semiconductor device 1 comprises an n-type drift region 2 formed on one main surface of a semiconductor substrate 1, a plurality of p-type base regions 4 formed on the front layer of the drift region 2 with spacing therebetween, n<SP>+</SP>-type source regions 3 formed on each of the front layer of a predetermined number of base regions 4 out of the plurality of base regions 4 in a way that it may be surrounded by the base region 4, p<SP>+</SP>-type base contact regions 5 formed on each of the front layers of the remaining base regions 4 of the plurality of base region 4 in a way that it may be surrounded by the base region 4, and p-type base region connecting sections 5 formed on the front layer of the drift region 2 that connect with each of the base regions 4 so that the base region 4 formed on the base contact region 5 may be connected with one or more base regions 4 formed on the source region 3. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電界効果トランジスタ（ＭＯＳＦＥＴ）を備える縦型ＭＯＳＦＥＴ構造の電力用半導体装置に関するものである。   The present invention relates to a power semiconductor device having a vertical MOSFET structure including a field effect transistor (MOSFET).

炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体を用いたものと比較して高電圧、大電流、高温動作に優れているため、次世代の電力用半導体装置として開発が進められている。電力用半導体装置では、大電流を実現するために多数のＭＯＳＦＥＴのセルを並列に接続した素子構造を採用することが一般的である。   A semiconductor device using a silicon carbide (SiC) semiconductor is excellent in high voltage, large current, and high temperature operation as compared with a semiconductor device using a silicon (Si) semiconductor, and therefore has been developed as a next-generation power semiconductor device. It is being advanced. In power semiconductor devices, it is common to employ an element structure in which a number of MOSFET cells are connected in parallel in order to achieve a large current.

図７は、従来の電力用半導体装置のセルのパターン配置を示す。また図８は、図７のＢ−Ｂ断面図である。尚、図７，８の符号ｃは単位セルの範囲を示している。この電力用半導体装置では、高濃度のｎ型（以下、ｎ+と称する）ＳｉＣ基板１の一方主面上に、エピタキシャル成長により低濃度のｎ型（以下、ｎ-と称する）ドリフト領域２が形成されている。ここでＳｉＣ基板１は、シリコンよりもバンドギャップの広いワイドバンドギャップの半導体基板である。 FIG. 7 shows a cell pattern arrangement of a conventional power semiconductor device. 8 is a cross-sectional view taken along the line BB in FIG. In addition, the code | symbol c of FIG. 7, 8 has shown the range of the unit cell. In this power semiconductor device, a low concentration n-type (hereinafter referred to as n − ) drift region 2 is formed by epitaxial growth on one main surface of a high concentration n-type (hereinafter referred to as n + ) SiC substrate 1. Has been. Here, the SiC substrate 1 is a wide band gap semiconductor substrate having a wider band gap than silicon.

ドリフト領域２の表層には、縦横に互いに間隔を空けて配置された複数のｐ型ベース領域４が形成されている。各ｐ型ベース領域４の表層には、そのｐ型ベース領域４に囲まれる様にｎ+型ソース領域３が形成されている。各ソース領域３の中央部には、その直下のベース領域４まで貫通する様にｐ+型ベースコンタクト領域５が形成されている。尚、ベースコンタクト領域５は、ベース領域４に電気的な接続を取るためのものである。 A plurality of p-type base regions 4 are formed on the surface layer of the drift region 2 so as to be spaced apart from each other vertically and horizontally. On the surface layer of each p-type base region 4, an n + -type source region 3 is formed so as to be surrounded by the p-type base region 4. A p + -type base contact region 5 is formed at the center of each source region 3 so as to penetrate to the base region 4 immediately below the source region 3. The base contact region 5 is for making an electrical connection to the base region 4.

ドリフト領域２上には、ゲート酸化膜６が形成されている。ゲート酸化膜６上には、例えばポリシリコン膜のゲート電極７が形成されると共にそのゲート電極７を被覆する様に層間絶縁膜８が形成されている。ゲート電極７は、各ソース領域３の端もしくは内側に開口部がある格子状の形状をしている。尚、ゲート酸化膜６および層間絶縁膜８に形成された開口１２は、ソース領域３およびベースコンタクト領域５にコンタクトを取るためのコンタクトホールとして機能し、ゲート酸化膜６および層間絶縁膜８をエッチング除去して形成される。   A gate oxide film 6 is formed on the drift region 2. On the gate oxide film 6, for example, a gate electrode 7 of a polysilicon film is formed, and an interlayer insulating film 8 is formed so as to cover the gate electrode 7. The gate electrode 7 has a lattice shape with an opening at the end or inside of each source region 3. The opening 12 formed in the gate oxide film 6 and the interlayer insulating film 8 functions as a contact hole for making contact with the source region 3 and the base contact region 5, and the gate oxide film 6 and the interlayer insulating film 8 are etched. It is formed by removing.

層間酸化膜８上には、例えばアルミニウム製の第１の外部接続電極１０が形成されている。第１の外部接続電極１０は、コンタクトホール１２を介してソース領域３とベースコンタクト領域５に電気的に接続されている。また半導体基板１の他方主面には、第２の外部接続電極１１が形成されている。   A first external connection electrode 10 made of, for example, aluminum is formed on the interlayer oxide film 8. The first external connection electrode 10 is electrically connected to the source region 3 and the base contact region 5 through the contact hole 12. A second external connection electrode 11 is formed on the other main surface of the semiconductor substrate 1.

この電力用半導体装置では、第１および第２の外部接続電極１０，１１間に高電圧を印加しても、ゲート電極７に電圧を印加していない場合は、ゲート電極７直下のベース領域４にチャネル領域が形成されないので、電流は流れず、オフ状態である。この状態でゲート電極７に正電圧を印加すると、ゲート電極７直下のベース領域４にチャネル領域が形成される。これにより、第１の外部接続電極１０→ソース領域３→当該チャネル領域→ドリフト領域２→ＳｉＣ基板１→第２の外部接続電極１１の経路で電流が流れ、オン状態になる。この様にゲート電圧により電流のオンオフが制御できる。   In this power semiconductor device, when a high voltage is applied between the first and second external connection electrodes 10 and 11 but no voltage is applied to the gate electrode 7, the base region 4 immediately below the gate electrode 7 is applied. Since no channel region is formed, no current flows and the channel is off. When a positive voltage is applied to the gate electrode 7 in this state, a channel region is formed in the base region 4 immediately below the gate electrode 7. As a result, a current flows through the path of the first external connection electrode 10 → the source region 3 → the channel region → the drift region 2 → the SiC substrate 1 → the second external connection electrode 11 and is turned on. In this way, on / off of the current can be controlled by the gate voltage.

その際のオン抵抗は、電極−半導体（例えば第１の外部接続電極１０−ソース領域３、第２の外部接続電極１１−半導体基板１）間のコンタクト抵抗と、半導体（例えばソース領域３、当該チャネル領域、ドリフト領域２、半導体基板１）の内部の抵抗で決まる。   The on-resistance at that time is the contact resistance between the electrode and the semiconductor (for example, the first external connection electrode 10 -source region 3, the second external connection electrode 11 -the semiconductor substrate 1), and the semiconductor (for example, the source region 3, It is determined by the resistance in the channel region, drift region 2 and semiconductor substrate 1).

また当該チャネル領域の抵抗は、そのチャネル幅（即ちベース領域４の幅）に反比例する。従ってセルｃを微細化して単位面積あたりのチャネル幅を大きくすればオン抵抗を下げることができる。そのため電力用半導体装置は、できるだけセルｃを微細化して単位面積あたりのセル数を増やす様に設計されている。   The resistance of the channel region is inversely proportional to the channel width (that is, the width of the base region 4). Accordingly, if the cell c is miniaturized to increase the channel width per unit area, the on-resistance can be lowered. Therefore, the power semiconductor device is designed to make the cell c as fine as possible and increase the number of cells per unit area.

尚、この様な従来の電力用半導体装置に関連する先行技術として特許文献１〜４に記載されたものがある。   In addition, there exist some which were described in patent documents 1-4 as a prior art relevant to such a conventional power semiconductor device.

特開平０５−１０２４８７号公報Japanese Patent Laid-Open No. 05-102487 特開平１１−０７４５１１号公報JP-A-11-074511 特開平０９−２１３９５１号公報Japanese Patent Application Laid-Open No. 09-213951 特開平０３−１４２９７２号公報Japanese Patent Laid-Open No. 03-142972

しかし従来の電力用半導体装置では、上記の様に各セルｃのソース領域３の中にベースコンタクト領域５が形成されるので、セルｃを微細化すると、ソース領域３とベースコンタクト領域５との両方の面積を十分に確保できなくなり、コンタクト抵抗が増大する。そのため、微細化は制限される。   However, in the conventional power semiconductor device, since the base contact region 5 is formed in the source region 3 of each cell c as described above, when the cell c is miniaturized, the source region 3 and the base contact region 5 Both areas cannot be secured sufficiently, and the contact resistance increases. Therefore, miniaturization is limited.

またセルｃ内の各領域はフォトリソグラフィ技術で形成されるが、そこで使用する露光機の解像度や重ね合わせ精度などのプロセス装置の性能によっても、セルｃの微細化は制限される。例えばセルｃ内では、ベースコンタクト領域５の大きさが最小寸法となるため、微細化のレベルが、プロセス装置によりベースコンタクト領域５のパターンが形成できないレベルに達すると、それ以上微細化ができなくなる。   Each region in the cell c is formed by a photolithography technique, but the miniaturization of the cell c is also limited by the performance of the process apparatus such as the resolution and overlay accuracy of the exposure machine used there. For example, in the cell c, since the size of the base contact region 5 is the minimum size, if the level of miniaturization reaches a level at which the pattern of the base contact region 5 cannot be formed by the process apparatus, further miniaturization cannot be performed. .

またベースコンタクト領域５は、理想的にはソース領域３の中にソース領域３と重ならない様に形成されるが、実際は露光装置の重ね合わせ性能により重なってしまう。そのため、重なってもベースコンタクト領域５の面積が十分に確保できる様に十分なマージンを確保してソース領域３とベースコンタクト領域５とを設計する必要がある。そのマージンによっても微細化が制限される。   The base contact region 5 is ideally formed in the source region 3 so as not to overlap the source region 3, but actually overlaps due to the overlay performance of the exposure apparatus. Therefore, it is necessary to design the source region 3 and the base contact region 5 with a sufficient margin so that the area of the base contact region 5 can be sufficiently secured even if they overlap. Miniaturization is also limited by the margin.

この様に従来の電力用半導体装置では、セルｃの微細化が制限されるので、オン抵抗を低減するのが困難であるという問題点があった。   As described above, the conventional power semiconductor device has a problem that it is difficult to reduce the on-resistance because the miniaturization of the cell c is limited.

またソース領域３とベースコンタクト領域５との重ね合わせのずれは、ウエハ間やウエハ内の位置によっても異なる場合があるので、チップによってオン抵抗にばらつきが生じるという問題点があった。   Further, since the misalignment between the source region 3 and the base contact region 5 may vary depending on the position between wafers or in the wafer, there is a problem in that the on-resistance varies depending on the chip.

本発明は、以上の問題点に鑑みて為されたものであり、オン抵抗およびオン抵抗のばらつきを低減できる縦型ＭＯＳＦＥＴ構造の半導体装置を提供することを目的とする。   The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device having a vertical MOSFET structure that can reduce on-resistance and variations in on-resistance.

上記課題を解決する為に、本発明の第１の形態は、第１導電型の半導体基板と、前記半導体基板の一方主面上に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層に互いに間隔を空けて形成された複数の第２導電型のベース領域と、前記複数のベース領域のうちの所定数のベース領域の各々の表層にそのベース領域に囲まれる様に形成された第１導電型のソース領域と、前記複数のベース領域のうちの残りのベース領域の各々の表層にそのベース領域に囲まれる様に形成され、そのベース領域よりも高不純物濃度の第２導電型のベースコンタクト領域と、前記ドリフト領域の表層に形成され、前記ベースコンタクト領域の形成された前記ベース領域が前記ソース領域の形成された１つ以上の前記ベース領域と接続される様に、前記各ベース領域を接続する第２導電型のベース領域接続部と、前記ドリフト領域上のゲート酸化膜を介して形成されたゲート電極と、露出された前記ソース領域上および前記ベースコンタクト領域上に形成された第１の外部接続電極とを備えるものである。   In order to solve the above problems, a first embodiment of the present invention includes a first conductivity type semiconductor substrate, a first conductivity type drift region formed on one main surface of the semiconductor substrate, and the drift region. A plurality of second conductivity type base regions formed on the surface layer of the plurality of base regions and a surface layer of each of a predetermined number of base regions of the plurality of base regions so as to be surrounded by the base region. The first conductivity type source region and the remaining base regions of the plurality of base regions are formed so as to be surrounded by the base region, and the second conductivity having a higher impurity concentration than the base region. A base contact region of a mold and a surface layer of the drift region, wherein the base region where the base contact region is formed is connected to one or more base regions where the source region is formed, A base region connection portion of a second conductivity type connecting each base region, a gate electrode formed through a gate oxide film on the drift region, the exposed source region and the base contact region And a first external connection electrode formed.

本発明の第１の形態によれば、複数のベース領域のうち、所定数のベース領域の各々の表層にソース領域が形成され、残りのベース領域の各々の表層にベースコンタクト領域が形成されるので、少なくとも下記（Ａ）〜（Ｃ）の効果の何れかが得られる。   According to the first aspect of the present invention, a source region is formed in each surface layer of a predetermined number of base regions among the plurality of base regions, and a base contact region is formed in each surface layer of the remaining base regions. Therefore, at least one of the following effects (A) to (C) can be obtained.

（Ａ）各ベース領域の中にはソース領域およびベースコンタクト領域の何れか一方だけが形成されるという単純な構造を取る事ができるので（即ち従来の様にベース領域の中にソース領域が形成され、更にそのソース領域の中にベースコンタクト領域が形成されるという複雑な構造を避ける事ができるので）、セルを微細化できる。これにより単位面積あたりのチャネル幅を大きくでき、オン抵抗を低減できる。   (A) Since each base region can have a simple structure in which only one of the source region and the base contact region is formed (that is, the source region is formed in the base region as in the prior art). In addition, since a complicated structure in which a base contact region is formed in the source region can be avoided), the cell can be miniaturized. As a result, the channel width per unit area can be increased, and the on-resistance can be reduced.

（Ｂ）従来の様にソース領域とベースコンタクト領域との重ね合わせマージンを考慮する必要が無いので、セルを更に微細化でき、これにより単位面積あたりのチャネル幅を更に大きくでき、オン抵抗を更に低減できる。   (B) Since it is not necessary to consider the overlap margin between the source region and the base contact region as in the conventional case, the cell can be further miniaturized, thereby further increasing the channel width per unit area and further increasing the on-resistance. Can be reduced.

（Ｃ）ソース領域とベースコンタクト領域との重ね合わせのずれによるベースコンタクト領域の面積のばらつきが無くなるので、チップによってオン抵抗がばらつく事を防止できる。これにより再現性良くオン抵抗の低い半導体装置を得る事ができる。   (C) Since there is no variation in the area of the base contact region due to the misalignment between the source region and the base contact region, it is possible to prevent the on-resistance from varying depending on the chip. As a result, a semiconductor device with good reproducibility and low on-resistance can be obtained.

実施の形態１．
この実施の形態に係る縦型ＭＯＳＦＥＴ構造の半導体装置１は、例えば電力用半導体装置に使用されるものである。この半導体装置１では、図１および図２の様に、例えば高濃度のｎ型（第１電動型）（以下、ｎ+と称する）ＳｉＣ基板１を有し、その一方主面上に、エピタキシャル成長により例えば低濃度のｎ型（以下、ｎ-と称する）ドリフト領域２が形成されている。ここでＳｉＣ基板１は、シリコンよりもバンドギャップの広いワイドバンドギャップの半導体基板である。 Embodiment 1 FIG.
A semiconductor device 1 having a vertical MOSFET structure according to this embodiment is used for a power semiconductor device, for example. As shown in FIGS. 1 and 2, the semiconductor device 1 has, for example, a high-concentration n-type (first electric type) (hereinafter referred to as n + ) SiC substrate 1 and epitaxial growth on one main surface thereof. Thus, for example, a low-concentration n-type (hereinafter referred to as n − ) drift region 2 is formed. Here, the SiC substrate 1 is a wide band gap semiconductor substrate having a wider band gap than silicon.

ドリフト領域２の表層には、複数のｐ型（第２導電型）のベース領域４が形成されている。各ベース領域４は、それぞれ例えば矩形形状に形成されており、互いに間隔を空けて縦横に配置されている。上記の複数のベース領域４のうち、所定数のベース領域４の各々の表層には、そのベース領域４に囲まれる様にｎ+型（第１導電型）のソース領域３が形成されており、残りのベース領域４の各々の表層には、そのベース領域４に囲まれる様に、そのベース領域４よりも高不純物濃度のｐ+型（第２導電型）のベースコンタクト領域５が形成されている。尚、ベースコンタクト領域５は、ベース領域４に電気的な接続を取るためのものである。 In the surface layer of the drift region 2, a plurality of p-type (second conductivity type) base regions 4 are formed. Each base region 4 is formed in a rectangular shape, for example, and is arranged vertically and horizontally with a space between each other. Among the plurality of base regions 4, n + -type (first conductivity type) source regions 3 are formed on the surface layer of each of the predetermined number of base regions 4 so as to be surrounded by the base regions 4. In each surface layer of the remaining base region 4, a p + -type (second conductivity type) base contact region 5 having a higher impurity concentration than that of the base region 4 is formed so as to be surrounded by the base region 4. ing. The base contact region 5 is for making an electrical connection to the base region 4.

尚、図１および図２中の符号ｃは、単位セルの範囲を示している。即ちこの発明では、ベース領域４の中にベースコンタクト領域５の形成されたセル（以後、ベースコンタクトセルと呼ぶ）と、ベース領域４の中にソース領域３の形成されたセル（以後、ソースセルと呼ぶ）との２種類のセルが存在している。尚、図１では、一例として、１個のベースコンタクトセルの周囲に９個のソースセルが縦横に配置した状態が示されている。   In addition, the code | symbol c in FIG. 1 and FIG. 2 has shown the range of the unit cell. That is, in the present invention, a cell in which the base contact region 5 is formed in the base region 4 (hereinafter referred to as a base contact cell) and a cell in which the source region 3 is formed in the base region 4 (hereinafter referred to as source cell). There are two types of cells. In FIG. 1, as an example, a state in which nine source cells are arranged vertically and horizontally around one base contact cell is shown.

ドリフト領域２の表層には、ベースコンタクトセルが１つ以上のソースセルと接続される様に各セルＣのベース領域４を互いに接続するｐ型のベース領域接続部２０が形成されている。ここではベース領域接続部２０は、例えば十字形状に形成され、各ベース領域４の４つの全ての角部４ａをそれぞれ、その角部４ａに隣接する他の４つの角部（即ち他の４つのベース領域４の角部）４ａと接続している。即ちベース領域接続部２０は、隣接する４つの角部（ベース領域４の角部）４ａを互いに接続している。尚ここでは、各ベース領域４の４つの全ての角部４ａがそれぞれ、その角部４ａに隣接する他の４つの角部４ａと接続されるが、他の１つ、２つまたは３つの角部４ａだけと接続される様にしてもよい。ベース領域接続部２０はベース領域４と同時に形成する事が可能であるが、これらは別々に形成しても良い。例えば図９の断面図に示した様に、ベース領域接続部２０をｐ+型ベースコンタクト領域５と同時に形成しても良い。この場合、ベース領域接続部２０はｐ+型になるため、接続抵抗が下がる効果が期待できる。更に図１０の断面図に示す様に、ベース領域接続部２０をベース領域４と同時に形成し、更にこの部分にベース領域接続部２０の形成と同時にｐ+型層を形成しても良い。この場合、更に接続抵抗が下がる効果が期待できる。 On the surface layer of the drift region 2, a p-type base region connection portion 20 that connects the base regions 4 of the respective cells C to each other is formed so that the base contact cell is connected to one or more source cells. Here, the base region connecting portion 20 is formed in a cross shape, for example, and all four corners 4a of each base region 4 are respectively connected to the other four corners adjacent to the corner 4a (that is, the other four corners 4a). (Corner part of base region 4) 4a. That is, the base region connecting portion 20 connects four adjacent corner portions (corner portions of the base region 4) 4a to each other. Here, all the four corners 4a of each base region 4 are connected to the other four corners 4a adjacent to the corner 4a, but the other one, two, or three corners are connected. You may make it connect only with the part 4a. The base region connection portion 20 can be formed simultaneously with the base region 4, but these may be formed separately. For example, as shown in the cross-sectional view of FIG. 9, the base region connection portion 20 may be formed simultaneously with the p + -type base contact region 5. In this case, since the base region connection portion 20 is p + type, an effect of reducing the connection resistance can be expected. Further, as shown in the cross-sectional view of FIG. 10, the base region connection portion 20 may be formed simultaneously with the base region 4, and a p + -type layer may be formed in this portion simultaneously with the formation of the base region connection portion 20. In this case, the effect of further reducing the connection resistance can be expected.

ドリフト領域２上には、ゲート酸化膜６が形成されている。ゲート酸化膜６上には、例えばポリシリコン膜のゲート電極７が形成されると共にそのゲート電極７を被覆する様に酸化珪素製の層間絶縁膜８が形成されている。尚、ゲート酸化膜６および層間絶縁膜８に形成された開口１２は、ソース領域３およびベースコンタクト領域５にコンタクトを取るためのコンタクトホールとして機能し、ゲート酸化膜６および層間絶縁膜８をエッチング除去して形成される。ゲート電極７は、各ソース領域３の端もしくは内側に開口部がある格子状の形状をしている。   A gate oxide film 6 is formed on the drift region 2. On the gate oxide film 6, for example, a gate electrode 7 of a polysilicon film is formed, and an interlayer insulating film 8 made of silicon oxide is formed so as to cover the gate electrode 7. The opening 12 formed in the gate oxide film 6 and the interlayer insulating film 8 functions as a contact hole for making contact with the source region 3 and the base contact region 5, and the gate oxide film 6 and the interlayer insulating film 8 are etched. It is formed by removing. The gate electrode 7 has a lattice shape with an opening at the end or inside of each source region 3.

層間酸化膜８上には、例えばアルミニウム製の第１の外部接続電極１０が膜状に形成されている。第１の外部接続電極１０は、コンタクトホール１２を介してソース領域３とベースコンタクト領域５とに電気的に接続されている。また半導体基板１の他方主面には、第２の外部接続電極１１が形成されている。   On the interlayer oxide film 8, a first external connection electrode 10 made of, for example, aluminum is formed in a film shape. The first external connection electrode 10 is electrically connected to the source region 3 and the base contact region 5 through the contact hole 12. A second external connection electrode 11 is formed on the other main surface of the semiconductor substrate 1.

この半導体装置１は、第１および第２の外部接続電極１０，１１間に高電圧を印加しても、ゲート電極７に電圧を印加していない場合は、ゲート電極７直下のベース領域４にはチャネル領域が形成されないので、電流は流れず、オフ状態である。この状態でゲート電極７に正電圧を印加すると、ゲート電極７直下のベース領域４にチャネル領域が形成される。これにより、第１の外部接続電極１０→ソース領域３→当該チャネル領域→ドリフト領域２→ＳｉＣ基板１→第２の外部接続電極１１の経路で電流が流れ、オン状態になる。この様にゲート電圧により電流のオンオフが制御できる。   In the semiconductor device 1, when a high voltage is applied between the first and second external connection electrodes 10 and 11 but no voltage is applied to the gate electrode 7, the semiconductor device 1 is applied to the base region 4 immediately below the gate electrode 7. Since no channel region is formed, no current flows and the transistor is off. When a positive voltage is applied to the gate electrode 7 in this state, a channel region is formed in the base region 4 immediately below the gate electrode 7. As a result, a current flows through the path of the first external connection electrode 10 → the source region 3 → the channel region → the drift region 2 → the SiC substrate 1 → the second external connection electrode 11 and is turned on. In this way, on / off of the current can be controlled by the gate voltage.

その際のオン抵抗は、電極−半導体（例えば第１の外部接続電極１０−ソース領域３、第２の外部接続電極１１−半導体基板１）間のコンタクト抵抗と、半導体（例えばソース領域３、チャネル領域、ドリフト領域２、半導体基板１）の内部の抵抗で決まる。   The on-resistance at that time includes the contact resistance between the electrode and the semiconductor (for example, the first external connection electrode 10 -the source region 3 and the second external connection electrode 11 -the semiconductor substrate 1) and the semiconductor (for example, the source region 3 and the channel). Region, drift region 2, and the internal resistance of the semiconductor substrate 1).

またチャネル領域の抵抗は、チャネル幅（即ちベース領域４の幅）に反比例する。従ってセルｃを微細化して単位面積あたりのチャネル幅を大きくすればオン抵抗を下げることができる。   The resistance of the channel region is inversely proportional to the channel width (that is, the width of the base region 4). Accordingly, if the cell c is miniaturized to increase the channel width per unit area, the on-resistance can be lowered.

尚、この半導体装置１では、ベースコンタクト領域５は電流を流さないので、ベースコンタクトセルの分だけ面積あたりのオン抵抗は増加する。しかしベースコンタクトセルは、電流オンオフの過渡期にベースの電位を固定できる抵抗が確保されていればよいので、ソースセルに対するベースコンタクトセルの割合を必要最小限度にすることにより、ベースコンタクトセルによるオン抵抗の増加を最小限に抑える事が可能になる。例えば図１では、ソースセルとベースコンタクトセルとの割合が９：１にしているが、これを１００：１にしても通常の設計では問題なく動作する。この様にベースコンタクトセルの割合を小さくしても、ベースコンタクトセルのベース領域４がベースコンタクト領域５を介して抵抗の低いアルミニウム製の第１の外部接続電極１０と接続されていること、およびソースセルのベース領域４がベース領域接続部２０によりベースコンタクトセルのベース領域４と接続されていることから、全てのセルｃのベース領域４と第１の外部接続電極１０との間の電気的接続は十分に確保されている。   In the semiconductor device 1, since no current flows through the base contact region 5, the on-resistance per area increases by the amount of the base contact cell. However, since the base contact cell only needs to have a resistance that can fix the base potential during the current on / off transition period, the base contact cell can be turned on and off by minimizing the ratio of the base contact cell to the source cell. It is possible to minimize the increase in resistance. For example, in FIG. 1, the ratio of the source cell to the base contact cell is 9: 1. However, even if this ratio is 100: 1, the normal design operates without any problem. Even if the ratio of the base contact cells is reduced in this way, the base region 4 of the base contact cell is connected to the first external connection electrode 10 made of aluminum having a low resistance via the base contact region 5, and Since the base region 4 of the source cell is connected to the base region 4 of the base contact cell by the base region connection portion 20, the electrical connection between the base region 4 of all the cells c and the first external connection electrode 10 is achieved. Connection is sufficiently secured.

またベースコンタクトセルの配置はソースセルの配列の中に或る割合で均等に配置すればよいが、セル配列の中心と周辺とでその割合を変えてもよい。例えばセル配列の周辺では、隣のセルが無く周辺の影響を受けやすいので、ベースコンタクトセルの割合を増やしてもよい。   The base contact cells may be arranged uniformly at a certain ratio in the source cell array, but the ratio may be changed between the center and the periphery of the cell array. For example, in the periphery of the cell array, there is no adjacent cell and it is easily affected by the periphery, so the ratio of base contact cells may be increased.

以上の様に構成された半導体装置１によれば、複数のベース領域４のうち、所定数のベース領域４の各々の表層にソース領域３が形成され、残りのベース領域４の各々の表層にベースコンタクト領域５が形成されるので、少なくとも下記（Ａ）〜（Ｃ）の効果の何れかが得られる。   According to the semiconductor device 1 configured as described above, the source region 3 is formed in the surface layer of each of the predetermined number of base regions 4 among the plurality of base regions 4, and the surface layer of each of the remaining base regions 4 is formed. Since the base contact region 5 is formed, at least one of the following effects (A) to (C) can be obtained.

（Ａ）ベース領域４の中にソース領域３およびベースコンタクト領域５の何れか一方だけが形成されるという単純な構造を取る事ができので（即ち従来の様にベース領域４の中にソース領域３が形成され、更にそのソース領域３の中にベースコンタクト領域５が形成されるという複雑な構造を避ける事ができるので）、セルｃを微細化できる。これにより単位面積あたりのチャネル幅を大きくでき、オン抵抗を低減できる。   (A) Since only one of the source region 3 and the base contact region 5 can be formed in the base region 4 (that is, the source region can be included in the base region 4 as in the prior art). 3 is formed, and the base contact region 5 is further formed in the source region 3), so that the cell c can be miniaturized. As a result, the channel width per unit area can be increased, and the on-resistance can be reduced.

（Ｂ）従来の様にソース領域３とベースコンタクト領域５との重ね合わせマージンを考慮する必要が無いので、セルｃを更に微細化でき、これにより単位面積あたりのチャネル幅を更に大きくでき、オン抵抗を更に低減できる。   (B) Since it is not necessary to consider the overlap margin between the source region 3 and the base contact region 5 as in the prior art, the cell c can be further miniaturized, thereby further increasing the channel width per unit area and turning on. Resistance can be further reduced.

（Ｃ）ソース領域３とベースコンタクト領域５との重ね合わせのずれによるベースコンタクト領域５の面積のばらつきが無くなるので、チップによってオン抵抗がばらつく事を防止できる。これにより再現性良くオン抵抗の低い半導体装置を得る事ができる。   (C) Since there is no variation in the area of the base contact region 5 due to the misalignment between the source region 3 and the base contact region 5, it is possible to prevent the on-resistance from varying depending on the chip. As a result, a semiconductor device with good reproducibility and low on-resistance can be obtained.

またベース領域接続部２０は、各ベース領域４の４つの全ての角部４ａをそれぞれその角部４ａに隣接する他の角部（即ち他のベース領域４の角部）４ａと接続するので、各ベース領域４間の電気的接続の度合いを高める事ができる。   Further, the base region connection part 20 connects all four corners 4a of each base region 4 to other corners (that is, corners of other base regions 4) 4a adjacent to the corner 4a, respectively. The degree of electrical connection between the base regions 4 can be increased.

尚、この実施の形態では、ベース領域接続部２０により、全てのセルｃのベース領域４を相互に接続する場合で説明したが、或るブロック毎にセルｃのベース領域４を相互に接続してもよい。例えば図３の様に、各ブロックが縦横３列の９個のセル（例えばその中心にベースコンタクトセルが配置し、その周囲にソースセルが配置したもの）からなる場合に、ベース領域接続部２０により、ブロック毎にセルｃのベース領域４を相互に接続してもよい。   In this embodiment, the base region connection unit 20 connects the base regions 4 of all the cells c to each other. However, the base regions 4 of the cells c are connected to each other for each block. May be. For example, as shown in FIG. 3, when each block is composed of nine cells in three columns in the vertical and horizontal directions (for example, the base contact cell is arranged at the center and the source cell is arranged around the cell), the base region connection portion 20 Thus, the base regions 4 of the cells c may be connected to each other for each block.

尚、この実施の形態では、半導体がＳｉＣのものについて説明したが、シリコンなど他の半導体のものでも同様な効果が得られる。   In this embodiment, the semiconductor has been described as being made of SiC. However, the same effect can be obtained with other semiconductors such as silicon.

実施の形態２．
この実施の形態に係る縦型ＭＯＳＦＥＴ構造の半導体装置１Ｂは、実施の形態１において、ベース領域接続部２０が、各ベース領域４の４つの角部４ａのうちの一部の角部４ａだけをその角部４ａに隣接する他の角部（即ち他のベース領域４の角部）４ａと接続する様にしたものである。以下、具体例を挙げて説明する。 Embodiment 2. FIG.
In the semiconductor device 1B having a vertical MOSFET structure according to this embodiment, the base region connection portion 20 in the first embodiment has only a part of the corner portions 4a among the four corner portions 4a of each base region 4. The corner 4a is connected to another corner (that is, a corner of another base region 4) 4a adjacent to the corner 4a. Hereinafter, a specific example will be described.

この実施の形態のベース領域接続部２０は、例えば図４の様に、各ベース領域４の一方の対角線上の角部４ａだけをその対角線方向に隣接する他の角部（即ち他のベース領域４の角部）４ａと接続する様に形成されている。尚、図４では一例として、図中の中心の縦列の各セルｃが全てベースコンタクトセルになっており、その両側の縦列の各セルｃが全てソースセルになっている。   For example, as shown in FIG. 4, the base region connecting portion 20 of this embodiment is configured so that only the corner 4 a on one diagonal line of each base region 4 is connected to another corner portion (that is, another base region) adjacent in the diagonal direction. 4 corners) 4a. In FIG. 4, as an example, all the cells c in the center column in the figure are all base contact cells, and each cell c in each column on both sides is a source cell.

以上の様に構成された半導体装置１Ｂによれば、実施の形態１との共通部分において共通の効果を得るほか、ベース領域接続部２０は、各ベース領域４の４つの角部４ａのうちの一部の角部４ａだけをその角部４ａに隣接する他の角部４ａと接続する。具体的には、ベース領域接続部２０は、各ベース領域４の一方の対角線上の角部４ａだけをその対角線方向に隣接する他の角部４ａと接続する。これにより、ゲート電極７への電圧印加時に、各ベース領域４の４つの辺４ｂからだけでなく、各ベース領域４の４つの角部４ａのうちの他方の対角線上の角部（ベース領域接続部２０が接続されていない角部）４ａからも電流を流す事ができ、オン抵抗を一層低減できる。   According to the semiconductor device 1B configured as described above, in addition to obtaining a common effect in the common part with the first embodiment, the base region connection part 20 includes the four corners 4a of each base region 4. Only some corners 4a are connected to other corners 4a adjacent to the corners 4a. Specifically, the base region connection portion 20 connects only one corner 4a on one diagonal line of each base region 4 to another corner portion 4a adjacent in the diagonal direction. Thereby, when a voltage is applied to the gate electrode 7, not only from the four sides 4 b of each base region 4, but also on the other diagonal corner of the four corners 4 a of each base region 4 (base region connection) Current can also flow from the corner portion 4a to which the portion 20 is not connected, and the on-resistance can be further reduced.

尚、ベース領域接続部２０は、各ベース領域４の一方の対角線方向の角部４ａにしか接続されていないので、実施の形態１の場合よりもベースコンタクトセルの割合を大きくしなければ、第１の外部接続電極１０とベース領域４との間の電気的接続を実施の形態１ほど十分に確保できないが、その分オン抵抗を一層低減できる。   Since the base region connection portion 20 is connected only to one diagonal corner 4a of each base region 4, the base contact cell ratio must be made larger than in the case of the first embodiment. Although the electrical connection between one external connection electrode 10 and the base region 4 cannot be sufficiently ensured as in the first embodiment, the on-resistance can be further reduced accordingly.

実施の形態３．
この実施の形態では、実施の形態２のベース領域接続部２０の他の具体例を示す。 Embodiment 3 FIG.
In this embodiment, another specific example of the base region connecting portion 20 of the second embodiment is shown.

この実施の形態では、例えば図５の様に、複数のベース領域４は、一列置きの各縦列の各ベース領域４の一方側（例えば上側）の横辺４ｂｕと、残りの一列置きの各縦列の各ベース領域４の他方側（例えば下側）の横辺４ｂｄとが横一直線上に並ぶ様に、縦方向に交互にずれて縦横に配置されている。尚、図５では一例として、図中の中心の縦列の各セルｃが全てベースコンタクトセルになっており、その両側の縦列の各セルｃが全てソースセルになっている。   In this embodiment, as shown in FIG. 5, for example, the plurality of base regions 4 are divided into one side (for example, the upper side) horizontal side 4bu of each base region 4 in every other column and each other column in every other column. These base regions 4 are arranged vertically and horizontally so as to be alternately shifted in the vertical direction so that the other side (for example, the lower side) side 4bd of each base region 4 is aligned on a horizontal straight line. In FIG. 5, as an example, each cell c in the center column in the figure is a base contact cell, and each cell c in each column on both sides is a source cell.

ベース領域接続部２０は、上記の一列置きの各縦列の各ベース領域４については、その上側の横辺４ｂｕ上の角部４ａだけをその横一直線方向に隣接する他の角部（即ち他のベース領域４の下側の横辺４ｂｄ上の角部）４ａと接続し、上記の残りの一列置きの各ベース領域４については、その下側の横辺４ｂｄ上の角部４ａだけをその横一直線方向に隣接する他の角部（即ち他のベース領域４の上側の横辺４ｂｕ上の角部）４ａと接続する様に形成されている。   For each base region 4 in each column in the above-mentioned every other row, only the corner 4a on the horizontal side 4bu on the upper side is connected to another corner (that is, another corner) adjacent in the horizontal straight line direction. Corners on the lower side 4bd on the lower side of the base region 4), and for each of the remaining base regions 4 in every other row, only the corners 4a on the lower side 4bd of the lower side 4b It is formed so as to be connected to another corner portion (that is, a corner portion on the upper side 4bu of the other base region 4) 4a adjacent in a straight line direction.

以上の様に構成された半導体装置１Ｃによれば、実施の形態１との共通部分において共通の効果を得るほか、ベース領域接続部２０は、上記の一列置きの各縦列の各ベース領域４については、その一方側の横辺４ｂｕ上の角部４ａだけをその横一直線方向に隣接する他の角部４ａと接続し、上記の残りの一列置きの各ベース領域４については、その他方側の横辺４ｂｄ上の角部４ａだけをその横一直線方向に隣接する他の角部４ａと接続するので、ゲート電極への電圧印加時に、各ベース領域４の４つの辺４ｂからだけでなく、各ベース領域４の４つの角部４ａのうちのベース領域接続部２０の接続されていない角部４ａからも電流を流す事ができ、オン抵抗を低減できる。   According to the semiconductor device 1 </ b> C configured as described above, in addition to obtaining a common effect in common portions with the first embodiment, the base region connection unit 20 is provided for each base region 4 in each column in the above-mentioned every other column. Is connected only to the corner 4a on the horizontal side 4bu on one side thereof with the other corner 4a adjacent in the horizontal straight line direction, and the other base regions 4 in the other rows are arranged on the other side. Since only the corner 4a on the horizontal side 4bd is connected to the other corner 4a adjacent in the horizontal straight line direction, not only from the four sides 4b of each base region 4 but also when applying a voltage to the gate electrode, A current can also flow from the corner 4a of the four corners 4a of the base region 4 that is not connected to the base region connection part 20, and the on-resistance can be reduced.

尚、ベース領域接続部２０は、各ベース領域４の一方側の横辺４ｂｕ上の角部４ａまたは他方側の横辺４ｂｄ上の対角４ａにしか接続されていないので、実施の形態１の場合よりもベースコンタクトセルの割合を大きくしなければ、第１の外部接続電極１０とベース領域４との間の電気的な接続を実施の形態１ほど十分に確保できないが、その分オン抵抗を低減できる。   The base region connecting portion 20 is connected only to the corner 4a on one side 4bu of each base region 4 or the diagonal 4a on the other side 4bd. If the ratio of the base contact cells is not made larger than the case, the electrical connection between the first external connection electrode 10 and the base region 4 cannot be sufficiently ensured as in the first embodiment. Can be reduced.

実施の形態４．
この実施の形態に係る縦型ＭＯＳＦＥＴ構造の半導体装置１Ｄは、実施の形態１において、ベース領域接続部２０ができるだけ短くなる様にベース領域４の配列を改良してものである。 Embodiment 4 FIG.
The vertical MOSFET structure semiconductor device 1D according to this embodiment is obtained by improving the arrangement of the base regions 4 in the first embodiment so that the base region connection portion 20 is as short as possible.

この実施の形態では、例えば図６の様に、複数のベース領域４は、各ベース領域４の各対角線上に沿って各ベース領域４の角部４ａ同士が重なる様に縦横に配置されている。ここでは、各ベース領域４の４つの全ての角部４ａ上に、その角部４ａの対角線方向に隣接する他の角部（他のベース領域４の角部）４ａが重なっている。そしてそれら重なった部分がベース領域接続部２０になっている。   In this embodiment, for example, as shown in FIG. 6, the plurality of base regions 4 are arranged vertically and horizontally so that the corners 4 a of each base region 4 overlap each other along each diagonal line of each base region 4. . Here, on all four corners 4a of each base region 4, other corners (corners of other base regions 4) adjacent to each other in the diagonal direction of the corner 4a overlap. The overlapping portion is the base region connecting portion 20.

以上の様に構成された半導体装置１Ｄによれば、実施の形態１との共通部分において共通の効果を得るほか、各ベース領域４は、各ベース領域４の各対角線上に沿って各ベース領域４の角部４ａ同士が重なる様に配置され、それらの重なった部分がベース領域接続部２０になっているので、ベース領域接続部２０の平面視方向の長さを短くでき、その分ベース間の接続抵抗を低減できる。   According to the semiconductor device 1D configured as described above, a common effect is obtained in the common part with the first embodiment, and each base region 4 is provided along each diagonal line of each base region 4. 4 corner portions 4a are arranged so as to overlap each other, and the overlapped portion is the base region connection portion 20, so that the length of the base region connection portion 20 in the plan view direction can be shortened, and accordingly, between the bases The connection resistance can be reduced.

実施の形態１に係る半導体装置のセルのパターン配置を示した図である。FIG. 3 is a diagram showing a cell pattern arrangement of the semiconductor device according to the first embodiment. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. 実施の形態１に係る半導体装置のセルの他のパターン配置（ブロック毎にセルを相互接続した場合のパターン配置）を示した図である。It is the figure which showed other pattern arrangement | positioning (Pattern arrangement | positioning at the time of connecting a cell for every block) of the cell of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態２に係る半導体装置のセルのパターン配置を示した図である。FIG. 6 is a diagram showing a cell pattern arrangement of a semiconductor device according to a second embodiment. 実施の形態３に係る半導体装置のセルのパターン配置を示した図である。FIG. 7 is a diagram showing a cell pattern arrangement of a semiconductor device according to a third embodiment. 実施の形態４に係る半導体装置のセルのパターン配置を示した図である。FIG. 10 is a diagram showing a cell pattern arrangement of a semiconductor device according to a fourth embodiment. 従来の半導体装置のセルのパターン配置を示した図である。It is the figure which showed the pattern arrangement | positioning of the cell of the conventional semiconductor device. 図７のＢ−Ｂ断面図である。It is BB sectional drawing of FIG. 図２の変形例を示す図である。It is a figure which shows the modification of FIG. 図２の他の変形例を示す図である。It is a figure which shows the other modification of FIG.

符号の説明Explanation of symbols

１ ＳｉＣ基板、２ ドリフト領域、３ ソース領域、４ ベース領域、４ａ ベース領域の角部、４ｂ ベース領域の辺、４ｂｕ ベース領域の上側の横辺、４ｂｄ ベース領域の下側の横辺、５ ベースコンタクト領域、６ ゲート酸化膜、７ ゲート電極、８ 層間絶縁膜、１０ 第１の外部接続電極、１１ 第２の外部接続電極、１２ コンタクトホール、２０ ベース領域接続部、ｃ セル。   1 SiC substrate, 2 drift region, 3 source region, 4 base region, 4a corner of the base region, 4b side of the base region, 4bu lateral side above the base region, 4bd lateral side below the base region, 5 base Contact region, 6 gate oxide film, 7 gate electrode, 8 interlayer insulating film, 10 first external connection electrode, 11 second external connection electrode, 12 contact hole, 20 base region connection, c cell.

Claims (6)

第１導電型の半導体基板と、
前記半導体基板の一方主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層に互いに間隔を空けて形成された複数の第２導電型のベース領域と、
前記複数のベース領域のうちの所定数のベース領域の各々の表層にそのベース領域に囲まれる様に形成された第１導電型のソース領域と、
前記複数のベース領域のうちの残りのベース領域の各々の表層にそのベース領域に囲まれる様に形成され、そのベース領域よりも高不純物濃度の第２導電型のベースコンタクト領域と、
前記ドリフト領域の表層に形成され、前記ベースコンタクト領域の形成された前記ベース領域が前記ソース領域の形成された１つ以上の前記ベース領域と接続される様に、前記各ベース領域を接続する第２導電型のベース領域接続部と、
前記半導体基板の表面に露出した前記ドリフト領域上にゲート酸化膜を介して形成されたゲート電極と、
露出された前記ソース領域上および前記ベースコンタクト領域上に形成された第１の外部接続電極と、
を備えることを特徴とする縦型ＭＯＳＦＥＴ構造の半導体装置。 A first conductivity type semiconductor substrate;
A drift region of a first conductivity type formed on one main surface of the semiconductor substrate;
A plurality of base regions of the second conductivity type formed on the surface layer of the drift region and spaced apart from each other;
A source region of a first conductivity type formed on each surface layer of a predetermined number of base regions of the plurality of base regions so as to be surrounded by the base regions;
A base contact region of a second conductivity type formed in a surface layer of each of the remaining base regions of the plurality of base regions so as to be surrounded by the base region, and having a higher impurity concentration than the base region;
A first layer is formed on a surface layer of the drift region, and the base region where the base contact region is formed is connected to the one or more base regions where the source region is formed. A base region connection of two conductivity types;
A gate electrode formed on the drift region exposed on the surface of the semiconductor substrate via a gate oxide film;
A first external connection electrode formed on the exposed source region and the base contact region;
A semiconductor device having a vertical MOSFET structure. 前記複数のベース領域は、それぞれ矩形形状に形成されて縦横に配置され、
前記ベース領域接続部は、前記各ベース領域の４つの全ての角部をそれぞれ他の前記ベース領域の角部と接続することを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。 The plurality of base regions are each formed in a rectangular shape and arranged vertically and horizontally,
2. The vertical MOSFET structure semiconductor device according to claim 1, wherein the base region connection portion connects all four corner portions of each base region to the other corner portions of the base region. 3. 前記複数のベース領域は、それぞれ矩形形状に形成されて縦横に配置され、
前記ベース領域接続部は、前記各ベース領域の４つの角部のうちの一部の角部だけを他の前記ベース領域の角部と接続することを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。 The plurality of base regions are each formed in a rectangular shape and arranged vertically and horizontally,
2. The vertical type according to claim 1, wherein the base region connection part connects only a part of the four corners of each base region to the corners of the other base region. A semiconductor device having a MOSFET structure. 前記ベース領域接続部は、前記各ベース領域の一方の対角線上の角部だけを他の前記ベース領域の角部と隣接することを特徴とする請求項３に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。   4. The semiconductor device having a vertical MOSFET structure according to claim 3, wherein the base region connecting portion adjoins only one corner of each base region on one diagonal line with another corner of the base region. 5. . 前記複数のベース領域は、一列置きの各縦列の前記各ベース領域の一方側の横辺と、残りの一列置きの各縦列の前記各ベース領域の他方側の横辺とが横一直線上に並ぶ様に、縦方向に交互にずれて縦横に配置され、
前記ベース領域接続部は、前記一列置きの各縦列の前記各ベース領域については、その一方側の横辺上の角部だけをその横一直線方向に隣接する他の前記ベース領域の角部と接続し、前記残りの一列置きの前記各ベース領域については、その他方側の横辺上の角部だけをその横一直線方向に隣接する他の前記ベース領域の角部と接続することを特徴とする請求項３に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。 In the plurality of base regions, a horizontal side on one side of each base region in every other column and a lateral side on the other side of each base region in the remaining every other column are aligned on a horizontal straight line. In the same way, they are arranged vertically and horizontally shifted alternately,
The base region connecting portion connects only the corner on the horizontal side on one side to the corner of the other base region adjacent in the horizontal straight line direction with respect to each base region in each column in the every other row. And, for each of the remaining base regions in every other row, only the corners on the other side are connected to the corners of the other base regions adjacent in the horizontal direction. 4. A semiconductor device having a vertical MOSFET structure according to claim 3. 前記複数のベース領域は、それぞれ矩形形状に形成され、前記各ベース領域の各対角線上に沿って前記各ベース領域の角部同士が重なる様に縦横に配置され、それら重なった部分が前記ベース領域接続部になっていることを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。   The plurality of base regions are each formed in a rectangular shape, and are arranged vertically and horizontally so that corners of the base regions overlap each other along the diagonals of the base regions, and the overlapping portions are the base regions The semiconductor device having a vertical MOSFET structure according to claim 1, wherein the semiconductor device is a connection portion.
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