JP2009088325A - 回路基板 - Google Patents
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Abstract
【解決手段】回路基板14において、アナログ回路20bとデジタル回路20aとを実装する単層基板14aと、一端側に外部との交信を行うコネクタ(HDMI用インターフェース30、パネル出力インターフェース33)を実装すると共に、それらコネクタとデジタル回路20aとの間を電気的に接続する配線パターン31、34が形成された多層基板14b、14cとを、備える。
【選択図】図3
Description
特許文献2には、チューナ回路や電源回路等のアナログ回路と映像処理・パネル駆動回路等のデジタル回路とを共に一枚の単層基板に搭載すると共に、これらアナログ回路とデジタル回路とを単層基板の片面に形成した所定の配線パターンによって互いに接続した液晶テレビの基板構成が開示されている。
上述のコネクタを搭載するような場合、回路基板を一枚の単層基板で構成すると、デジタル回路とコネクタとを電気的に接続する配線パターンのインピーダンスコントロールが難しくデータエラー等を引き起こす可能性が高くなる。多層基板では内層の厚み、絶縁物の厚み、表層のパターン厚み、幅、などでインピーダンス管理を行うことができるが、片面基板では内層がないため誘電率等が管理できないことからインピーダンスコントロールが出来ないのである。そうすると、例えばHDMI規格に準拠するには接続確認テストに合格するようにインピーダンス設計を行う必要があるが、単層基板では4層や6層などの多層基板と比較して適切なインピーダンス設計ができない可能性があった。
このように、アナログ回路とデジタル回路とを一枚の単層基板に搭載することによるコストダウンと、デジタル回路を単層基板に搭載する場合のデメリットを解消することとを両立させることは非常に困難であった。
また、上記多層基板を複数重なるように配置すれば、HDMI規格に準拠した外部機器と交信する為のインターフェースが複数備えられるので、ユーザビリティが向上する。
(1)回路基板を備える液晶表示装置の概略構成
(2)回路基板の構成
(3)変形例
(4)まとめ
以下、図1及び図2を参照して本発明が適用される回路基板14を備えた液晶表示装置10の概略構成を説明する。図1は液晶表示装置10の斜視図であり、図2は液晶表示装置10のブロック構成図である。図1、2において、液晶表示装置10は、液晶モジュール11と、筺体12とを主体として構成されている。
尚、本実施形態では本発明が適用される回路基板を備える装置として液晶表示装置を例示するが、液晶表示装置に限定されるものではなく映像を表示可能な表示装置であればよい。例えば、プラズマディスプレイ等の薄型ディスプレイ、スクリーンに映像を投影するプロジェクタ装置、液晶テレビジョン装置やプラズマテレビやリアプロジェクションテレビや有機ELテレビ等の薄型テレビジョン装置などであれば、本発明の要旨を逸脱しない範囲で種々の変形実施の形態が可能である。また、表示装置でなくとも、上記電源回路を備えるオーディオ・ビジュアル機器等に本発明は適用され得る。
また、液晶モジュール11は、液晶パネル26と、ソース回路27と、ゲート回路28と、バックライト29とから構成されている。
以下、図1〜図4を参照して回路基板14の構成を詳細に説明する。図3はリアキャビネット12b側から見た回路基板14の正面図であり、図4は図3のA−A断面における回路基板14の断面図である。
図3、4において、デジタル回路20aの主要部分は、QFP(Quad Flat Package)化等のフラットパッケージ化された略矩形のICである。
回路基板14は、アナログ回路20bとデジタル回路20aとを一方の片面14a1に全て実装する単層基板14aと、
HDMI(High-Definition Multimedia Interface)規格に準拠した外部機器と交信する為のコネクタとしてのHDMI用インターフェース30を一端側に実装すると共に、HDMI用インターフェース30とデジタル回路20aとの間を電気的に接続する配線パターン31が形成された4層の多層基板14bと、
液晶モジュール11側(液晶パネル26側のドライバIC)へ高周波の差動信号を出力する為のLVDS(Low Voltage Differential Signaling)、miniLVDS、RSDS(Reduced Swing Differential Signaling)等のパネル出力インターフェース33を一端側に実装すると共に、パネル出力インターフェース33とデジタル回路20aとの間を電気的に接続する配線パターン34が形成された4層の多層基板14cとを、備えている。
多層基板14bは、デジタル回路(IC)20aの一辺20a1に並ぶピン20a2に直に半田付けされたスタックコネクタ32を介して他端側にて上記デジタル回路と電気的に接続され、HDMI用インターフェース30が単層基板14aの外周側に位置するように且つ単層基板14aの厚み方向に重なるように配置されている。
多層基板14cは、デジタル回路(IC)20aの他の一辺20a3に並ぶピン20a4に直に半田付けされたスタックコネクタ35を介して他端側にて液晶モジュール11(液晶パネル26)と電気的に接続され、パネル出力インターフェース33が単層基板14aの外周側に位置するように且つ単層基板14aの厚み方向に重なるように配置されている。
また、スタックコネクタ32、35はデジタル回路(IC)20aのピン20a2、20a4に直付けされることから、単層基板14aにおけるデジタル回路(IC)20aと多層基板14b、14c(スタックコネクタ32、35)との間を接続する配線パターンが可及的に短くされる。
また、配線パターン31、34が適切に単層基板14aの外周側まで引き延ばされる。
図5は、多層基板14bの別の実施例を示す図である。図5(a)は同一基板上に複数のHDMI用インターフェース30を備えた場合の正面図であり、図5(b)は基板を複数重ねた場合の側面図である。
図5(a)において、多層基板14bは、同一基板上に複数のHDMI用インターフェース30を一端側に実装すると共に、各HDMI用インターフェース30とデジタル回路20aとの間を電気的にそれぞれ接続する配線パターン36が形成されている。
図5(b)において、多層基板14bは、スタックコネクタ37を介して単層基板14aの厚み方向に複数重なるように配置される。
このように構成することで、HDMI用インターフェース30を容易に複数備えることが可能になる。
上述のように、本実施例によれば、配線パターン31、34部分のみをインピーダンス設計が容易である多層基板14b、14cに形成することにより、アナログ回路20bとデジタル回路20aとの主要部を一枚の単層基板14aに搭載することが可能になるので、アナログ回路20bとデジタル回路20aとを一枚の単層基板14aに搭載することによるデメリットを抑制しつつコストダウンすることができる回路基板14が提供される。
また、単層基板14aにおけるデジタル回路(IC)20aと多層基板14b、14c(スタックコネクタ32、35)との間を接続する配線パターンが可及的に短くされるので、単層基板14aのインピーダンス影響が可及的に小さくされる。
また、配線パターン31、34が適切に単層基板14aの外周側まで引き延ばされるので、HDMI用インターフェース30やパネル出力インターフェース33が適切な位置に配置されると共に回路基板14を配置する際の巾方向の占有面積が拡大されない。
また、HDMI規格に準拠するためのインピーダンス設計や高周波の差動信号を出力する為のパネル出力インターフェース33を用いる際のインピーダンス設計が容易に行えるので、HDMI用インターフェース30やパネル出力インターフェース33を介した伝送時のデータエラー発生が抑制される。
14a:単層基板
14b、14c:多層基板
20:液晶駆動回路
20a:デジタル回路、IC
20a1、20a3:ICの一辺
20a2、20a4:ピン
20b:アナログ回路
26:液晶パネル
30:HDMI用インターフェース(コネクタ)
33:パネル出力インターフェース(コネクタ)
32、35、37:スタックコネクタ
31、34、36:配線パターン
Claims (6)
- アナログ回路とデジタル回路とを実装する単層基板と、
一端側に外部との交信を行うコネクタを実装すると共に、該コネクタと上記デジタル回路との間を電気的に接続する配線パターンが形成された多層基板と
を、備えることを特徴とする回路基板。 - 上記多層基板は、上記デジタル回路の近傍に配置されたスタックコネクタを介して他端側にて該デジタル回路と電気的に接続され、上記コネクタが上記単層基板の外周側に位置するように且つ該単層基板の厚み方向に重なるように配置されることを特徴とする請求項1に記載の回路基板。
- 上記コネクタは、HDMI規格に準拠した外部機器と交信する為のインターフェースであることを特徴とする請求項1または2に記載の回路基板。
- 上記多層基板は、スタックコネクタを介して上記単層基板の厚み方向に複数重なるように配置されることを特徴とする請求項3に記載の回路基板。
- 上記コネクタは、高周波の差動信号を出力する為のインターフェースであることを特徴とする請求項1または2に記載の回路基板。
- 上記アナログ回路とデジタル回路とは、液晶パネルを駆動する液晶駆動回路であって、上記単層基板の一方の片面に全て実装され、
上記デジタル回路は、フラットパッケージ化された略矩形のICであり、
上記多層基板の1つは、上記コネクタとしてHDMI規格に準拠した外部機器と交信する為のHDMI用インターフェースを一端側に実装する4層基板であって、上記ICの一辺に並ぶピンに直付けされたスタックコネクタを介して他端側にて上記デジタル回路と電気的に接続され、該HDMI用インターフェースが上記単層基板の外周側に位置するように且つ該単層基板の厚み方向に重なるように配置され、
上記多層基板の他の1つは、上記コネクタとして上記液晶パネルへ高周波の差動信号を出力する為のパネル出力インターフェースを一端側に実装する4層基板であって、上記ICの他の一辺に並ぶピンに直付けされたスタックコネクタを介して他端側にて上記液晶パネルと電気的に接続され、該パネル出力インターフェースが上記単層基板の外周側に位置するように且つ該単層基板の厚み方向に重なるように配置されることを特徴とする請求項1に記載の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007257387A JP4582350B2 (ja) | 2007-10-01 | 2007-10-01 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007257387A JP4582350B2 (ja) | 2007-10-01 | 2007-10-01 | 回路基板 |
Publications (2)
Publication Number | Publication Date |
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JP2009088325A true JP2009088325A (ja) | 2009-04-23 |
JP4582350B2 JP4582350B2 (ja) | 2010-11-17 |
Family
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Family Applications (1)
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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