JP2009077016A - レベルシフト回路用入力回路 - Google Patents

Abstract

【課題】 低コストとなる低耐圧トランジスタのみを使用し、高電圧（VH）の入力に対し、VH/2近辺で反転動作することが可能な入力回路を提供する。
【解決手段】 高電圧の入力信号が、ドレインに接続されたPMOS（P02）とNMOS（N02）に与えられ、PMOS（P02）のソースはPMOS（P00）のゲートに接続され、NMOS（N02）のソースはNMOS（N00）のゲートに接続される。前記のMOS（P02）、（N02）のゲートはVCCLに接続され、PMOS（P00）のソースは高電源電圧に接続され、NMOS（N00）のソースは接地電位に接続され、PMOSトランジスタ（P00）のドレインはPMOS（P01）のソースに接続され、NMOS（N00）のドレインはNMOS（N01）のソースに接続される。前記の（P01）、（N01）のゲートはVCCLに接続され、前記の（P01）、（N01）のドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路の入力となる。
【選択図】 図２

Description

この発明は、高電圧で動作する回路からの信号を、低電圧で動作する回路への信号にレベルシフトする回路における入力回路に関するものである。

高電圧（以下、ＶＨという。）で動作する回路からの信号を、低電圧（以下、ＶＬという。）で動作する回路への信号にレベルシフトする入力回路は、例えば、特許文献1などに開示されている。これら回路は、プロセスコスト削減のため低耐圧のトランジスタで構成され、低電圧（ＶＬ）で動作し、図１のような回路構成となっている。

図１に従い、低耐圧のトランジスタで構成したレベルシフトする入力回路につき説明する。この入力回路１００は、入力部（ＩＮ）とインバータ１０１との間にＮｃｈ型トランジスタ（以下、ＮＭＯＳトランジスタという。）Ｎ１を備える。ＮＭＯＳトランジスタＮ１は、ゲートを低電圧電源ＶＣＣＬに接続したＮｃｈ型トランジスタであり、入力部ＩＮへ入力される高電圧（ＶＨ）を低電圧（ＶＬ）に下げる。低電圧電源ＶＣＣＬで動作するインバータ１０１は、出力部ＯＵＴより、低電圧（ＶＬ）を出力する。低電圧電源ＶＣＣＬとインバータ１０１の入力との間には、Ｐｃｈ型トランジスタ（以下、ＰＭＯＳトランジスタという。）が設けられている。ＰＭＯＳトランジスタＰ１のゲートはインバータ１０１の出力に接続され、低電圧（ＶＬ）ＶＬより、ＮＭＯＳトランジスタＮ１の閾値電圧（Ｖｔｈ）分低下したＶ１の電位をＶＬにプルアップすることでインバータ１０１の貫通電流を防止する。

この回路により、接地（ＧＮＤ）〜高電圧（ＶＨ）で振幅する信号は、低電圧（ＶＬ）〜接地（ＧＮＤ）で振幅する信号に変換できる。

なお、上記した図１の回路において、ＮＭＯＳトランジスタＮ１をデプレッションタイプとすることで、ＰＭＯＳトランジスタＰ１を省略したレベルシフト回路が特許文献２に開示されている。
特開２００４−３０４４７５号公報 特開２００６−０８６８９２号公報

通常、回路の立ち上り、立下りは入力信号振幅の１／２近辺の電位で反転動作することが望ましい。

例えば、高電圧（ＶＨ）を５Ｖとし、低電圧（ＶＬ）、低電源電圧ＶＣＣＬを２．５Ｖとした場合、ＶＨ／２である２．５Ｖ近辺の入力電位は、低電源電圧ＶＣＣＬで動作するインバータ１０１にとっては、ハイ（Ｈｉｇｈ）レベルであり反転動作しない。

また、入力電圧の振幅が２．５Ｖ±０．５Ｖである場合なども反転動作しない可能性がある。

この発明は、上記した従来の難点に鑑みなされたものにして、高電圧電源を使用し、高コストとなる、高耐圧トランジスタと低耐圧トランジスタの両方を使用することなく、低コストとなる低耐圧トランジスタのみを使用し、高電圧（ＶＨ）の入力に対し、ＶＨ／２近辺で反転動作することが可能な入力回路を提供すること目的とする。

この発明は、高電圧の入力信号が、ドレインに接続された第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタに与えられ、前記第１のＰチャネル型トランジスタのソースは第２のＰチャネル型トランジスタのゲートに接続され、前記第１のＮチャネル型トランジスタのソースは第２のＮチャネル型トランジスタのゲートに接続され、前記第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタのゲートは低電源電圧に接続され、前記第２のＰチャネル型トランジスタのソースは高電源電圧に接続され、前記第２のＮチャネル型トランジスタのソースは接地電位に接続され、前記第２のＰチャネル型トランジスタのドレインは第３のＰチャネル型トランジスタのソースに接続され、前記第２のＮチャネル型トランジスタのドレインは第３のＮチャネル型トランジスタのソースに接続され、前記第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのゲートは低電源電圧に接続され、前記第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路の入力に与えられることを特徴とする。

また、この発明は、上記構成の前記第１、第２、第３のＰチャネル型トランジスタのバックゲートは高電圧電源に接続され、前記第１、第２、第３のＮチャネル型トランジスタのバックゲートは接地電位に接続されることを特徴とする。

さらに、この発明は、上記構成の前記第１、第２、第３のＰチャネル型トランジスタ及び前記第１、第２、第３のＮチャネル型トランジスタは低耐圧トランジスタで構成したことを特徴とする請求項２に記載のレベルシフト回路用入力回路装置。

この発明は、高電圧の入力信号が、ドレインに接続された第１のＰチャネル型トランジスタとＮチャネル型トランジスタに与えられ、前記第１のＰチャネル型トランジスタのソースは第２のＰチャネル型トランジスタと第３のＰチャネル型トランジスタのゲートにそれぞれ接続され、前記第１のＮチャネル型トランジスタのソースは第２のＮチャネル型トランジスタと第３のＮチャネル型トランジスタのゲートにそれぞれ接続され、前記第１のＰチャネル型トランジスタと前記第１のＮチャネル型トランジスタのゲートは低電源電圧に接続され、前記第３のＰチャネル型トランジスタのソースは高電源電圧に接続され、前記第３のＮチャネル型トランジスタのソースは接地電位に接続され、前記第３のＰチャネル型トランジスタのドレインは前記第２のＰチャネル型トランジスタと、第４のＰチャネル型トランジスタのソースに接続され、前記第３のＮチャネル型トランジスタのドレインは前記第２のＮチャネル型トランジスタと、第４のＮチャネル型トランジスタのソースに接続され、前記第２のＰチャネル型トランジスタのドレインは第５のＰチャネル型トランジスタのソースに接続され、前記第２のＮチャネル型トランジスタのドレインは第５のＮチャネル型トランジスタのソースに接続され、前記第５のＰチャネル型トランジスタと第５のＮチャネル型トランジスタのゲートは低電圧電源に接続され、前記第５のＰチャネル型トランジスタ及び前記第５のＮチャネル型トランジスタのドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路への入力とされるとともに、第６のＰチャネル型トランジスタと第６のＮチャネル型トランジスタのドレインに接続され、前記第６のＰチャネル型トランジスタと第６のＮチャネル型トランジスタのゲートはそれぞれ低電圧電源に接続され、前記第６のＰチャネル型トランジスタのソースは前記第４のＰチャネル型トランジスタのゲートに接続され、前記第６のＮチャネル型トランジスタのソースは前記第４のＮチャネル型トランジスタのゲートに接続され、前記第４のＰチャネル型トランジスタと第４のＮチャネル型トランジスタのドレインは低電圧電源に接続され、高電圧入力を低電圧出力にレベルシフトする回路の入力に与えられることを特徴とする。

また、この発明は、上記構成の前記第１、第２、第３、第４、第５、第６のＰチャネル型トランジスタのバックゲートは高電圧電源に接続され、前記第１、第２、第３、第４、第５、第６のＮチャネル型トランジスタのバックゲートは接地電位に接続されることを特徴とする。

さらに、この発明は、上記構成の前記第１、第２、第３、第４、第５、第６のＰチャネル型トランジスタ及び前記第１、第２、第３、第４、第５、第６のＮチャネル型トランジスタは低耐圧トランジスタで構成したことを特徴とする。

この発明によれば、低コストとなる低耐圧トランジスタのみを使用し、高電圧ＶＨの入力に対し、高電圧の１／２の電位の近辺で反転動作することが可能となる。

また、この発明は、低コストとなる低耐圧トランジスタのみを使用し、高電圧ＶＨの入力に対し、高電圧の１／２の電位の近辺でヒステリシス特性をもつ入力回路が可能となる。

この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。

この発明の第１の実施形態につき、図２に従い説明する。図２は、この発明の入力回路の第１の実施形態を示す回路図である。

この発明は、高電圧入力を低電圧出力にレベルシフトするレベルシフト回路部と高電圧入力部と間に設けられる入力回路部であり、低コストとなる低耐圧トランジスタのみを使用し、高電圧（ＶＨ）の入力に対し、ＶＨ／２近辺で反転動作することが可能とするものである。

図２に示すように、高電圧の入力信号が、ドレインに接続されたＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０２に与えられる。ＰＭＯＳトランジスタＰ０２のソースは、ＰＭＯＳトランジスタＰ００のゲートに接続される。ＮＭＯＳトランジスタＮ０２のソースは、ＮＭＯＳトランジスタＮ００のゲートに接続される。ＰＭＯＳトランジスタＰ０２、ＮＭＯＳトランジスタＮ０２のゲートは、それぞれ低電源電圧ＶＣＣＬに接続される。

ＰＭＯＳトランジスタＰ００のソースは高電源電圧ＶＣＣＨに接続され、ＮＭＯＳトランジスタＮ００のソースは、接地電位に接続される。ＰＭＰＯＳトランジスタＰ００のドレインはＰＭＯＳトランジスタＰ０１のソースに接続され、ＮＭＯＳトランジスタＮ００のドレインはＮＭＯＳトランジスタＮ０１のソースに接続される。ＰＭＯＳトランジスタＰ０１、ＮＭＯＳトランジスタＮ０１のゲートはそれぞれ低電圧電源ＶＣＣＬに接続され、ＰＭＯＳトランジスタＰ０１、ＮＭＯＳトランジスタＮ０１のドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路（レベルシフト回路）１００の入力となり、回路１００から低電圧出力される。

ＰＭＯＳトランジスタＰ００、Ｐ０１、Ｐ０２のバックゲートは高電圧電源ＶＣＣＨに接続され、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ０２のバックゲートは接地電位に接続される。

高電圧入力を低電圧出力にレベルシフトする回路１００は、低電源電圧および低耐圧トランジスタ回路で構成された、高電圧入力を低電圧出力にレベルシフトする通常のレベルシフト回路であり、例えば、図１に示す回路で構成することができる。

また、ＰＭＯＳトランジスタＰ００、Ｐ０１、Ｐ０２、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ０２は低耐圧トランジスタである。

例えば、高電圧（ＶＨ）と高電源電圧（ＶＣＣＨ）を同じ電圧もしくは、ほぼ同じとした場合、入力（ＩＮ）に高電圧（ＶＨ）が印加された場合、ＰＭＯＳトランジスタＰ０２を介し、ＰＭＯＳトランジスタＰ００のゲートに、高電圧（ＶＨ）が印加され、ＰＭＯＳトランジスタＰ００はオフ（ＯＦＦ）する。また、ゲートを低電圧電源ＶＣＣＬに接続されたＮＭＯＳトランジスタＮ０２を介して、ＮＭＯＳトランジスタＮ００のゲートには、低電圧電源ＶＣＣＬの電位より、さらにＮＭＯＳトランジスタＮ０２のＶｔｈ電圧低下した電位が印加され、ＮＭＯＳトランジスタＮ００はオン（ＯＮ）し、オン（ＯＮ）しているＮＭＯＳトランジスタＮ０１を介し、回路１００への入力は接地電位となる。

この場合、回路１００への入力は接地電位であるため、ＮＭＯＳトランジスタＮ０１、Ｎ００の耐圧に問題はなく、また、ＮＭＯＳトランジスタＮ０２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに高電圧（ＶＨ）が印加されても耐圧に問題ない。

また、ＰＭＯＳトランジスタＰ０２はゲートをＶＣＣＬに接続しているため、ドレインに高電圧（ＶＨ）が印加されても耐圧に問題ない。また、ＰＭＯＳトランジスタＰ０１のドレインは接地電位であるが、ゲートが低電圧電源ＶＣＣＬに接続されているため、ＰＭＯＳトランジスタＰ０１のソースとＰＭＯＳトランジスタＰ００のドレインの接続部分の電位は低電圧電源ＶＣＣＬ近辺の電位となり、ＰＭＯＳトランジスタＰ０１、Ｐ００の耐圧にも問題ない。

また、入力（ＩＮ）に接地電位が印加された場合、ＮＭＯＳトランジスタＮ０２を介しＮＭＯＳトランジスタＮ００のゲートに接地電位が印加され、ＮＭＯＳトランジスタＮ００はオフ（ＯＦＦ）する。また、ゲートを低電圧電源ＶＣＣＬに接続されたＰＭＯＳトランジスタＰ０２を介し、ＰＭＯＳトランジスタＰ００のゲートには、低電圧電源ＶＣＣＬの電位よりさらにＰＭＯＳトランジスタＰ０２のＶｔｈ電圧低下した電位が印加され、ＰＭＯＳトランジスタＰ００はオン（ＯＮ）し、オン（ＯＮ）しているＰＭＯＳトランジスタＰ０１を介し、回路１００への入力は高電圧電源ＶＣＣＨの電位となる。

この場合、回路１００への入力は高電圧電源ＶＣＣＨの電位であるため、ＰＭＯＳトランジスタＰ０１、Ｐ００の耐圧に問題はなく、また、ＰＭＯＳトランジスタＰ０２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに接地電位が印加されても耐圧に問題ない。

また、ＮＭＯＳトランジスタＮ０２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに接地電位が印加されても耐圧に問題ない。

また、ＮＭＯＳトランジスタＮ０１のドレインは高電圧電源ＶＣＣＨ電位であるが、ゲートが低電圧電源ＶＣＣＬに接続されているため、ＮＭＯＳトランジスタＮ０１のソースとＮＭＯＳトランジスタＮ００のドレインの接続部分の電位は低電圧電源ＶＣＣＬ近辺の電位となり、ＮＭＯＳトランジスタＮ０１、Ｎ００の耐圧にも問題ない。

このＰＭＯＳトランジスタＰ００、Ｐ０１、Ｐ０２、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ０２で構成された回路の反転電圧は、ＰＭＯＳトランジスタＰ００、Ｐ０１のドライブ能力とＮＭＯＳトランジスタＮ００、Ｎ０１のドライブ能力の比によって決まるため、高電圧電源ＶＣＣＨの１／２近辺に設定することができる。

次に、図３はこの発明の入力回路の第２の実施形態を示す回路図であり、ヒステリシス特性をもつシュミット入力回路である。

図３に示すように、高電圧の入力信号が、ドレインに接続されたＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２に与えられる。ＰＭＯＳトランジスタＰ１２のソースはＰＭＯＳトランジスタＰ１０、Ｐ１３のゲートにそれぞれ接続され、ＮＭＯＳトランジスタＮ１２のソースはＮＭＯＳトランジスタＮ１０、Ｎ１３のゲートにそれぞれ接続される。

ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１２のゲートは、低電源電圧ＶＣＣＬに接続され、ＰＭＯＳトランジスタＰ１３のソースは高電源電圧ＶＣＣＨに接続され、ＮＭＯＳトランジスタＮ１３のソースは接地電位に接続される。

ＰＭＯＳトランジスタＰ１３のドレインはＰＭＯＳトランジスタＰ１０、Ｐ１４のソースに接続され、ＮＭＯＳトランジスタＮ１３のドレインはＮＭＯＳトランジスタＮ１０、Ｎ１４のソースに接続される。

ＰＭＯＳトランジスタＰ１０のドレインは、ＰＭＯＳトランジスタＰ１１のソースに接続され、ＮＭＯＳトランジスタＮ１０のドレインはＮＭＯＳトランジスタＮ１１のソースに接続される。

ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１のゲートは、それぞれ低電圧電源ＶＣＣＬに接続される。ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１のドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路１００の入力となり、さらに、ＰＭＯＳトランジスタＰ１５、ＮＭＯＳトランジスタＮ１５のドレインに接続される。

ＰＭＯＳトランジスタＰ１５、ＮＭＯＳトランジスタＮ１５のゲートは、低電圧電源ＶＣＣＬに接続され、ＰＭＯＳトランジスタＰ１５のソースは、ＰＭＯＳトランジスタＰ１４のゲートに接続され、ＮＭＯＳトランジスタＮ１５のソースは、ＮＭＯＳトランジスタＮ１４のゲートに接続され、回路１００から出力信号が出力される。

また、ＰＭＯＳトランジスタＰ１４、ＮＭＯＳトランジスタＮ１４のドレインは低電圧電源ＶＣＣＬに接続される。

そして、ＰＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５のバックゲートは、高電圧電源ＶＣＣＨに接続され、ＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５のバックゲートは接地電位に接続される。

回路１００は、低電源電圧および低耐圧トランジスタ回路で構成された、高電圧入力を低電圧出力にベルシフトする通常のレベルシフト回路であり、例えば、図１で示す回路で構成できる。

また、ＰＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、ＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５は低耐圧トランジスタである。

上記した図３に示す回路において、例えば、高電圧（ＶＨ）と高電源電圧（ＶＣＣＨ）を同じ電圧もしくは、ほぼ同じとした場合、入力（ＩＮ）に高電圧（ＶＨ）が印加された場合、ＰＭＯＳトランジスタＰ１２を介し、ＰＭＯＳトランジスタＰ１０、ＰＭＯＳトランジスタＰ１３のゲートに高電圧（ＶＨ）が印加され、ＰＭＯＳトランジスタＰ１０、Ｐ１３はオフ（ＯＦＦ）する。また、ゲートを低電圧電源ＶＣＣＬに接続されたＮＭＯＳトランジスタＮ１２を介し、ＮＭＯＳトランジスタＮ１０、Ｎ１３のゲートには、低電圧電源ＶＣＣＬの電位より、さらにＮＭＯＳトランジスタＮ１２のＶｔｈ電圧分低下した電位が印加され、ＮＭＯＳトランジスタＮ１０、Ｎ１３はオン（ＯＮ）し、オン（ＯＮ）しているＮＭＯＳトランジスタＮ１１を介し、回路１００への入力は接地電位となる。さらに、回路１００への入力が接地電位であるため、オン（ＯＮ）しているＰＭＯＳトランジスタＰ１５を介し、ＰＭＯＳトランジスタＰ１４はオン（ＯＮ）し、オン（ＯＮ）しているＮＭＯＳトランジスタＮ１５を介し、ＮＭＯＳトランジスタＮ１４がオフ（ＯＦＦ）することで、この入力回路の反転電圧が下げられている。

この場合、回路１００への入力は接地電位であるため、ＮＭＯＳトランジスタＮ１１、Ｎ１０、Ｎ１３、Ｎ１４、Ｎ１５の耐圧に問題はなく、また、ＮＭＯＳトランジスタＮ１２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに高電圧（ＶＨ）が印加されても耐圧に問題ない。

また、ＰＭＯＳトランジスタＰ１２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに高電圧（ＶＨ）が印加されても耐圧に問題ない。

また、ＰＭＯＳトランジスタＰ１１のドレインは接地電位であるが、ゲートが低電圧電源ＶＣＣＬに接続されているため、ＰＭＯＳトランジスタＰ１１のソースとＰＭＯＳトランジスタＰ１０のドレインの接続部分の電位は低電圧電源ＶＣＣＬ近辺の電位となり、ＰＭＯＳトランジスタＰ１１、Ｐ１０、Ｐ１３の耐圧にも問題ない。

また、ＰＭＯＳトランジスタＰ１５のドレインは接地電位であるが、ゲートが低電圧電源ＶＣＣＬに接続されているため、ＰＭＯＳトランジスタＰ１５、Ｐ１４の耐圧は問題ない。

また、入力（ＩＮ）に接地電位が印加された場合、ＮＭＯＳトランジスタＮ１２を介し、ＮＭＯＳトランジスタＮ１０、Ｎ１３のゲートに接地電位が印加され、ＮＭＯＳトランジスタＮ１０、Ｎ１３はオフ（ＯＦＦ）する。また、ゲートを低電圧電源ＶＣＣＬに接続されたＰＭＯＳトランジスタＰ１２を介し、ＰＭＯＳトランジスタＰ１０、Ｐ１３のゲートには、低電圧電源ＶＣＣＬの電位よりさらにＰＭＯＳトランジスタＰ１２のＶｔｈ電圧分低下した電位が印加され、ＰＭＯＳトランジスタＰ１０、Ｐ１３はオン（ＯＮ）し、オン（ＯＮ）しているＰＭＯＳトランジスタＰ１１を介し、回路１００への入力は、高電圧電源ＶＣＣＨの電位となる。さらに、回路１００への入力が高電圧電源ＶＣＣＨであるため、オン（ＯＮ）しているＮＭＯＳトランジスタＮ１５を介し、ＮＭＯＳトランジスタＮ１４はオン（ＯＮ）し、オン（ＯＮ）しているＰＭＯＳトランジスタＰ１５を介しＰ１４がＯＦＦすることで、この入力回路の反転電圧が上げられている。

この場合、回路１００への入力は高電圧電源ＶＣＣＨ電位であるため、ＰＭＯＳトランジスタＰ１１、Ｐ１０、Ｐ１３、Ｐ１４、Ｐ１５の耐圧に問題はなく、また、ＰＭＯＳトランジスタＰ１２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに接地電位が印加されても耐圧に問題ない。

また、ＮＭＯＳトランジスタＮ１２はゲートを低電圧電源ＶＣＣＬに接続しているため、ドレインに接地電位が印加されても耐圧に問題ない。

また、ＮＭＯＳトランジスタＮ１１のドレインは高電圧電源ＶＣＣＨ電位であるが、ゲートが低電圧電源ＶＣＣＬに接続されているため、ＮＭＯＳトランジスタＮ１１のソースとＮＭＯＳトランジスタＮ１０のドレインの接続部分の電位は低電圧電源ＶＣＣＬ近辺の電位となり、ＮＭＯＳトランジスタＮ１１、Ｎ１０、Ｎ１３の耐圧にも問題ない。

また、ＮＭＯＳトランジスタＮ１５のドレインはＶＣＣＨ電位であるが、ゲートが低電圧電源ＶＣＣＬに接続されているため、ＮＭＯＳトランジスタＮ１５、Ｎ１４の耐圧は問題ない。

図３に示す回路構成で、ヒステリシス特性をもつシュミット入力回路の反転レベルも高電圧の入力信号に対応可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

高電圧で動作する回路からの信号を、低電圧で動作する回路への信号にレベルシフトする回路を示す回路図である。 この発明の入力回路の第１の実施形態を示す回路図である。 この発明の入力回路の第２の実施形態を示す回路図である。

符号の説明

Ｐ００、Ｐ０１、Ｐ０２ ＰＭＯＳトランジスタ、Ｎ００、Ｎ０１、Ｎ０２ ＮＭＯＳトランジスタ、１００ レベルシフト回路。

Claims (6)

1. 高電圧の入力信号が、ドレインに接続された第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタに与えられ、前記第１のＰチャネル型トランジスタのソースは第２のＰチャネル型トランジスタのゲートに接続され、前記第１のＮチャネル型トランジスタのソースは第２のＮチャネル型トランジスタのゲートに接続され、前記第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタのゲートは低電源電圧に接続され、前記第２のＰチャネル型トランジスタのソースは高電源電圧に接続され、前記第２のＮチャネル型トランジスタのソースは接地電位に接続され、前記第２のＰチャネル型トランジスタのドレインは第３のＰチャネル型トランジスタのソースに接続され、前記第２のＮチャネル型トランジスタのドレインは第３のＮチャネル型トランジスタのソースに接続され、前記第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのゲートは低電源電圧に接続され、前記第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路の入力に与えられることを特徴とするレベルシフト回路用入力回路装置。
2. 前記第１、第２、第３のＰチャネル型トランジスタのバックゲートは高電圧電源に接続され、前記第１、第２、第３のＮチャネル型トランジスタのバックゲートは接地電位に接続されることを特徴とする請求項１に記載のレベルシフト回路用入力回路装置。
3. 前記第１、第２、第３のＰチャネル型トランジスタ及び前記第１、第２、第３のＮチャネル型トランジスタは低耐圧トランジスタで構成したことを特徴とする請求項２に記載のレベルシフト回路用入力回路装置。
4. 高電圧の入力信号が、ドレインに接続された第１のＰチャネル型トランジスタとＮチャネル型トランジスタに与えられ、前記第１のＰチャネル型トランジスタのソースは第２のＰチャネル型トランジスタと第３のＰチャネル型トランジスタのゲートにそれぞれ接続され、前記第１のＮチャネル型トランジスタのソースは第２のＮチャネル型トランジスタと第３のＮチャネル型トランジスタのゲートにそれぞれ接続され、前記第１のＰチャネル型トランジスタと前記第１のＮチャネル型トランジスタのゲートは低電源電圧に接続され、前記第３のＰチャネル型トランジスタのソースは高電源電圧に接続され、前記第３のＮチャネル型トランジスタのソースは接地電位に接続され、前記第３のＰチャネル型トランジスタのドレインは前記第２のＰチャネル型トランジスタと、第４のＰチャネル型トランジスタのソースに接続され、前記第３のＮチャネル型トランジスタのドレインは前記第２のＮチャネル型トランジスタと、第４のＮチャネル型トランジスタのソースに接続され、前記第２のＰチャネル型トランジスタのドレインは第５のＰチャネル型トランジスタのソースに接続され、前記第２のＮチャネル型トランジスタのドレインは第５のＮチャネル型トランジスタのソースに接続され、前記第５のＰチャネル型トランジスタと第５のＮチャネル型トランジスタのゲートは低電圧電源に接続され、前記第５のＰチャネル型トランジスタ及び前記第５のＮチャネル型トランジスタのドレインがともに接続され、高電圧入力を低電圧出力にレベルシフトする回路への入力とされるとともに、第６のＰチャネル型トランジスタと第６のＮチャネル型トランジスタのドレインに接続され、前記第６のＰチャネル型トランジスタと第６のＮチャネル型トランジスタのゲートはそれぞれ低電圧電源に接続され、前記第６のＰチャネル型トランジスタのソースは前記第４のＰチャネル型トランジスタのゲートに接続され、前記第６のＮチャネル型トランジスタのソースは前記第４のＮチャネル型トランジスタのゲートに接続され、前記第４のＰチャネル型トランジスタと第４のＮチャネル型トランジスタのドレインは低電圧電源に接続され、高電圧入力を低電圧出力にレベルシフトする回路の入力に与えられることを特徴とするレベルシフト回路用入力回路装置。
5. 前記第１、第２、第３、第４、第５、第６のＰチャネル型トランジスタのバックゲートは高電圧電源に接続され、前記第１、第２、第３、第４、第５、第６のＮチャネル型トランジスタのバックゲートは接地電位に接続されることを特徴とする請求項４に記載のレベルシフト回路用入力回路装置。
6. 前記第１、第２、第３、第４、第５、第６のＰチャネル型トランジスタ及び前記第１、第２、第３、第４、第５、第６のＮチャネル型トランジスタは低耐圧トランジスタで構成したことを特徴とする請求項５に記載のレベルシフト回路用入力回路装置。

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