JP2009054611A - 実装構造体、その製造方法、半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高精度の位置合わせを実現し、接合強度を向上する。
【解決手段】電極部１４がセルフアライン的に貫通孔１２との位置を補正しながら、貫通孔１２内部へ流し込まれ、そして、流し込まれた電極部１４が貫通孔１２内部と一体的に嵌合するとともに、電極部１５がセルフアライン的に電極端子１３との位置を補正しながら電極端子１３と接合して、回路基板１１に電子部品１６が実装される。このため、電極部１４と貫通孔１２との位置が高精度かつ容易に補正され、流し込まれた電極部１４が貫通孔１２内部と一体的に強固に嵌合する。
【選択図】図１

Description

本発明は実装構造体、その製造方法、半導体装置およびその製造方法に関し、特に、電子部品と回路基板とを電気的に実装する実装構造体、その製造方法、半導体装置およびその製造方法に関する。

携帯電話など電子機器の小型化、高密度化に伴い、電子部品を回路基板に実装するための実装密度の向上が要求されている。この要求を満たすために、電子部品の実装面にはんだボールを格子状に配置し、それを、回路基板表面に形成した電極パッドに接合するというボールグリッドアレイ（ＢＧＡ：Ball Grid Array）と呼ばれる実装方法が行われていた。

さらに、上記小型化、高密度化に伴い、電子部品を実装するための端子も微細化、高密度化が要求されている。この要求を満たすために、以下のような接続方法が行われていた。まず、電子部品を位置合わせする際に、回路基板側の電極パッド表面にはんだペーストを印刷する。次に、電子部品側のはんだボールを、印刷したはんだペーストの粘着性を利用して電子部品を回路基板上に仮止めする。仮止め後に加熱して、はんだボール溶融時の表面張力を利用したセルフアライン接続技術が用いられていた。

ところが、電子部品の微細化、高密度化によって、はんだペースト印刷パターンも微細化される。このため、電子部品の回路基板上への仮止めが困難になるとともに，僅かなずれによって、隣り合う電極のショートが生じるため、製造歩留まりが低下してしまうという問題があった。

このような問題を抑制するために、電子部品と回路部品との高精度な位置合わせを実現する次のような技術が用いられていた。はんだメッキが表面に塗布され、はんだの溶融温度で溶解しない材質で形成された位置決め用端子が設置された電子部品と、スルーホールが形成された回路基板とを用意する。そして、はんだメッキが塗布された位置決め用端子をスルーホール内に位置合わせして、はんだの溶融温度で加熱して、はんだメッキを溶融し、位置決め用端子をスルーホールに嵌入させる（例えば、特許文献１参照）。
特開２００３−２２９５１５号公報

しかし、上記のように問題が解決されても、電子機器の小型化、高密度化によって次のような別の問題点があった。すなわち、電子機器の小型化、高密度化によって、回路基板としての剛性は低下する傾向にある。しかし、実装する電子部品はシリコン（Ｓｉ）などの機械的に柔軟性を有さない材料で構成されている。このため、電子部品は回路基板よりも小さい熱膨張率を有するとともに、回路基板と電子部品との接合部、特に電子部品の外端部では応力が発生し易く、電子機器の使用環境における振動や衝撃に対する実装信頼性が低下するという問題点があった。

本発明はこのような点に鑑みてなされたものであり、回路基板との高精度の位置合わせが実現され、接合強度が向上された実装構造体、その製造方法、半導体装置およびその製造方法を提供することを目的とする。

本発明では上記課題を解決するために、本発明では上記課題を解決するために、図１に示すように、貫通孔１２と、電極端子１３とを備えた回路基板１１と、電極部１４と、電極部１４よりも高さが低く、電極部１４の溶融温度以下の溶融点を有する電極部１５とを備える電子部品１６と、電極部１４は、回路基板１１と電子部品１６とを接続するとともに、貫通孔１２の少なくとも一部を埋め込み、電極部１５は、電極端子１３と接続されることを特徴とする実装構造体１０が提供される。

このような実装構造体によれば、電極部がセルフアライン的に貫通孔との位置を補正しながら、貫通孔内部へ流し込まれ、そして、流し込まれた電極部が貫通孔内部と一体的に嵌合されるとともに、別の電極部がセルフアライン的に電極端子との位置を補正しながら電極端子と接合するため、電極部と貫通孔との位置が高精度で容易に補正され、流し込まれた電極部が貫通孔内部と一体的に強固に嵌合されるようになる。

また、本発明では上記課題を解決するために、貫通孔と、電極端子とを備えた回路基板を用意する工程と、第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備えた電子部品を用意する工程と、前記第１の電極部がセルフアライン的に前記貫通孔との位置を補正しつつ、前記貫通孔内部に流し込まれる第１セルフアライン工程と、前記第１の電極部が前記貫通孔内部と一体的に嵌合するとともに、前記第２の電極部がセルフアライン的に前記電極端子との位置を補正しつつ、前記電極端子と接続し、前記電子部品を前記回路基板に実装させる第２セルフアライン工程と、を有することを特徴とする実装構造体の製造方法が提供される。

このような実装構造体の製造方法によれば、第１セルフアライン工程により、電極部がセルフアライン的に貫通孔との位置を補正しつつ、貫通孔内部へ流し込まれ、第２セルフアライン工程により、流し込まれた電極部が貫通孔内部と一体的に嵌合されるとともに、別の電極部がセルフアライン的に電極端子との位置を補正しつつ、電極端子と接続され、電子部品が回路基板に実装される。

また、本発明では上記課題を解決するために、貫通孔と、電極端子とを備えた回路基板と、第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備えた半導体素子と、前記第１の電極部は、前記回路基板と電子部品とを接続するとともに、前記貫通孔の少なくとも一部を埋め込み、前記第２の電極部は、前記電極端子と接続されることを特徴とする半導体装置が提供される。

このような半導体装置によれば、電極部がセルフアライン的に貫通孔との位置を補正しながら、貫通孔内部へ流し込まれ、そして、流し込まれた電極部が貫通孔内部と一体的に嵌合されるとともに、別の電極部がセルフアライン的に電極端子との位置を補正しながら電極端子と接続するため、電極部と貫通孔との位置が高精度で容易に補正され、流し込まれた電極部が貫通孔内部と一体的に強固に嵌合されるようになる。

また、本発明では上記課題を解決するために、貫通孔と、電極端子とを備えた回路基板を用意する工程と、第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備える半導体素子を用意する工程と、前記第１の電極部がセルフアライン的に前記貫通孔との位置を補正しつつ、前記貫通孔内部に流し込まれる第１セルフアライン工程と、前記第１の電極部が前記貫通孔内部と一体的に嵌合するとともに、前記第２の電極部がセルフアライン的に前記電極端子との位置を補正しつつ、前記電極端子と接続し、電子部品を前記回路基板に実装させる第２セルフアライン工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、第１セルフアライン工程により、電極部がセルフアライン的に貫通孔との位置を補正しつつ、貫通孔内部へ流し込まれ、第２セルフアライン工程により、流し込まれた電極部が貫通孔内部と一体的に嵌合されるとともに、別の電極部がセルフアライン的に電極端子との位置を補正しつつ、電極端子と接続され、パッケージ基板が回路基板に実装される。

本発明では、電極部がセルフアライン的に貫通孔との位置を補正しながら、貫通孔内部へ流し込まれ、そして、流し込まれた電極部が貫通孔内部と一体的に嵌合するとともに、小さい電極部がセルフアライン的に電極端子との位置を補正しながら電極端子と接続するため、電極部と貫通孔との位置を高精度で容易に補正し、流し込まれた電極部を貫通孔内部と一体的に強固に嵌合するようにした。これにより、実装信頼性が向上し、製造歩留まりを改善させることができる。

以下、本実施の概要について図面を参照して説明し、その後に、本発明の概要に基づいた実施の形態について、同様に図面を参照して説明する。
では、本発明の概要について図１を用いて以下に説明する。

図１は、本発明の概要について示しており、（Ａ）および（Ｂ）は作製工程の、（Ｃ）は実装構造の断面模式図である。
図１（Ｃ）に示すように、本発明の実装構造１０は、貫通孔１２および電極端子１３が形成された回路基板１１に、電極部１４，１５が形成された電子部品１６を、電極部１４を貫通孔１２に嵌合させ、電極端子１３に電極部１５を接合させて、実装させている。

以下に実装構造１０の作製方法について説明する。
まず、電子部品１６に、高さの異なる電極部１４，１５を形成する。なお、電極部１５の溶融温度は電極部１４よりも低い材料が用いられている。電子部品１６は、半導体素子やパッケージ基板などであって、シリコンなどが基材として用いられる。電極部１４，１５は、電子部品１６と、後に電子部品１６が実装される回路基板１１との間で、電源供給や信号の入出力を行うための電気的接続を実現する。なお、電極部１４は、高さが電極部１５よりも大きく、実装時の回路基板１１の変形や温度差に起因した応力が最も大きく発生する電子部品１６の端部に形成される。

回路基板１１に、回路基板１１を貫通する貫通孔１２と、電極端子１３とを形成する。貫通孔１２は、電極部１４の径よりも小さく、内部にメッキ処理（図示を省略）が施されている。このような貫通孔１２は、電子部品１６と回路基板１１とを実装した際に電極部１４と対向するように形成される。また、貫通孔１２は、電子部品１６に対する電極部１４と同様に、回路基板１１の端部に形成される。電極端子１３は、電極部１５と接触して、電子部品１６と回路基板１１との電気的接続を実現する。

このような電子部品１６と回路基板１１との実装方法について以下に説明する。
まず、図１（Ａ）に示すように、回路基板１１の貫通孔１２の開口部に電子部品１６の電極部１４を合わせる。この時、電子部品１６は電極部１４に支持されて、電極部１５は電極端子１３と接触していない。

次いで、電極部１４を貫通孔１２の開口部に合わせた状態（図１（Ａ））から、電気炉などで電極部１４，１５の融点以上に加熱する。すると、溶解した電極部１４は、セルフアライン接続技術により貫通孔１２との位置を自動的に補正するとともに、毛細血管現象により貫通孔１２内へ流れ込む。そして、図１（Ｂ）に示すように、電子部品１６と回路基板１１との間隔が狭まり、電子部品１６の電極部１５が回路基板１１の電極端子１３と接触する。

次いで、電子部品１６と回路基板１１との間隔が狭まり、電極部１５と電極端子１３とが接触した状態（図１（Ｂ））から、さらに加熱を続ける。すると、電極部１４は貫通孔１２へさらに流れ込み、電子部品１６と回路基板１１との間隔がさらに狭まる。そして、電極端子１３と接触した電極部１５が溶解して、セルフアライン接続技術により電極端子１３との位置を自動的に補正して、電極端子１３に接合する。その後、電極部１４，１５を冷却すると、溶融温度が高い電極部１４が凝固し、次に電極部１５が凝固して、図１（Ｃ）に示すように、電子部品１６が回路基板１１に実装された実装構造１０が得られる。

なお、貫通孔１２に嵌合させた電極部１４はグランド電極あるいは電源電極として機能させることができる。
以上、本発明の実装構造１０では、貫通孔１２および電極端子１３が形成された回路基板１１に、電極部１４，１５が形成された電子部品１６を２段階のセルフアライン接続技術により実装させた。この結果、貫通孔１２および電極端子１３に対する電極部１４，１５の位置あわせを高精度かつ容易に行うことができる。

また、２段階のセルフアライン接続技術によって、電子部品１６および回路基板１１の端部にて電極部１４を貫通孔１２に嵌合させることにより、電極部１４が貫通孔１２内へ流れ込んで楔としての効果を有するために、電子部品１６と回路基板１１との接続強度を向上させることができる。

次に、上記本発明の概要を踏まえた実施の形態として半導体装置の製造方法について図面を参照して説明する。
図２は、本実施の形態における半導体装置の構成要素の例であって、（Ａ）はパッケージ基板の、（Ｂ）は回路基板の平面模式図である。

まず、パッケージ基板２６の平面模式図を図２（Ａ）に示す。なお、図２（Ａ）では、パッケージ基板２６に形成されたはんだボール２４，２５側からの平面模式図である。
パッケージ基板２６に大きさの異なるはんだボール２４，２５を、電極端子（図示を省略）を介して格子状に形成する。なお、はんだボール２５の溶融温度ははんだボール２４よりも低い。パッケージ基板２６はインタポーザまたは支持基板とも称され、パッケージ基板２６の主面上に、図示を省略する半導体素子がワイヤーボンディング法、フリップチップ実装法などにより実装される。はんだボール２４，２５は、例えば、錫（Ｓｎ）−鉛（Ｐｂ）系のはんだによって構成されており、図２（Ｂ）に示す回路基板２１とパッケージ基板２６との間で電源供給や信号の入出力を行うための電気的接続を実現する。なお、はんだボール２４は、直径がはんだボール２５よりも大きく、実装時の温度差や回路基板２１が変形した際に発生する応力が最も大きい部分であるパッケージ基板２６の端部、例えば、２つの角部および１辺の中心部の３箇所に形成される。

次いで、回路基板２１の平面模式図を図２（Ｂ）に示す。なお、図２（Ｂ）では、回路基板２１に形成されたスルーホール２２および電極端子２３側からの平面模式図である。
厚さが１．０ｍｍの回路基板２１に、回路基板２１を貫通する直径が０．２ｍｍのスルーホール２２と、電極端子２３とを格子状に形成する。スルーホール２２は、はんだボール２４の直径よりも小さく、内部が銅メッキ２２ａの処理が施されている。このようなスルーホール２２は、パッケージ基板２６と回路基板２１とを実装させた際のはんだボール２４と対向して、パッケージ基板２６と同様に、回路基板２１の端部、例えば、２つの角部および１辺の中心部の３箇所に形成される。電極端子２３は、はんだボール２５と接触して、パッケージ基板２６と回路基板２１との電気的接続を実現する。

そして、上記のようにして形成された回路基板２１およびパッケージ基板２６において、回路基板２１に対するパッケージ基板２６の実装方法について図面を参照して以下に説明する。

まず、回路基板２１に対してパッケージ基板２６の位置合わせを行う。
図３は、本実施の形態におけるはんだボールをスルーホールの開口部に配置したパッケージ基板および回路基板の断面模式図である。

回路基板２１に対してパッケージ基板２６の位置合わせを行う。具体的には、回路基板２１の銅メッキ２２ａの処理が施されたスルーホール２２の開口部に、パッケージ基板２６の電極端子２７を介して形成されたはんだボール２５を配置させる。この時、図３に示すように、はんだボール２４は、直径がはんだボール２５よりも大きいためにパッケージ基板２６を支え、はんだボール２５は対向する電極端子２３に接触することはない。

次いで、１段目のセルフアライン接続技術を行う。
図４は、本実施の形態における１段目のセルフアライン接続技術が行われたパッケージ基板および回路基板の断面模式図である。

スルーホール２２の開口部に配置したはんだボール２４がパッケージ基板２６を支持し、はんだボール２５が電極端子２３と接触していない状態（図３）から、電気炉などを用いて、例えば、２１５℃程度の温度で加熱して、はんだボール２４，２５を溶融する。すると、先にパッケージ基板２６を支持するはんだボール２４の溶解が始まる。そして、はんだボール２４はセルフアライン接続技術によりスルーホール２２との位置を自動的に補正しながら、毛細血管現象によって、スルーホール２２内へ流れ込む。その結果、回路基板２１とパッケージ基板２６との間隔が狭まって、はんだボール２５が電極端子２３と接触する。

次いで、２段目のセルフアライン接続技術を行う。
図５は、本実施の形態における２段目のセルフアライン接続技術が行われたパッケージ基板および回路基板の断面模式図である。

はんだボール２４がスルーホール２２へ流れ込んで、パッケージ基板２６と回路基板２１との間隔が狭まって、はんだボール２５が電極端子２３と接触した状態（図４）から、引き続き加熱を続ける。すると、はんだボール２４はさらにスルーホール２２へ流れ込む。これに伴い、パッケージ基板２６と回路基板２１との間隔がさらに狭まって、電極端子２３と接触したはんだボール２５は、セルフアライン接続技術により電極端子２３との位置を自動的に補正して、電極端子２３と接合する。その後、加熱を停止し、はんだボール２４，２５を冷却し、はんだボール２４，２５が順に凝固すると、図５に示すように、パッケージ基板２６が回路基板２１に実装された半導体装置２０が得られる。なお、はんだボール２４はスルーホール２２内へ流れ込んでいくが、はんだの表面張力によってスルーホール２２から流れ出ることはない。

以上、本発明の半導体装置２０では、スルーホール２２および電極端子２３が形成された回路基板２１に、はんだボール２４，２５が形成されたパッケージ基板２６を２段階のセルフアライン接続技術により実装させることにより、スルーホール２２および電極端子２３に対するはんだボール２４，２５の位置あわせを高精度かつ容易に行うことができる。

また、２段階のセルフアライン接続技術によって、実装時の回路基板２１の変形や温度変化に起因した応力が大きく発生するパッケージ基板２６および回路基板２１の端部にて、はんだボール２４をスルーホール２２に嵌合させることにより、はんだボール２４がスルーホール２２内へ流れ込んで楔としての効果を有するために、パッケージ基板２６と回路基板２１との接合強度を向上させることができる。

なお、上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

本発明の概要について示しており、（Ａ）および（Ｂ）は作製工程の、（Ｃ）は実装構造の断面模式図である。 本実施の形態における半導体装置の構成要素の例であって、（Ａ）はパッケージ基板の、（Ｂ）は回路基板の平面模式図である。 本実施の形態におけるはんだボールをスルーホールの開口部に配置したパッケージ基板および回路基板の断面模式図である。 本実施の形態における１段目のセルフアライン接続技術が行われたパッケージ基板および回路基板の断面模式図である。 本実施の形態における２段目のセルフアライン接続技術が行われたパッケージ基板および回路基板の断面模式図である。

符号の説明

１０ 実装構造体
１１，２１ 回路基板
１２ 貫通孔
１３，２３，２７ 電極端子
１４，１５ 電極部
１６ 電子部品
２０ 半導体装置
２２ スルーホール
２２ａ 銅メッキ
２４，２５ はんだボール
２６ パッケージ基板

Claims (7)

1. 貫通孔と、電極端子とを備えた回路基板と、
   第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備える電子部品と、
   前記第１の電極部は、前記回路基板と前記電子部品とを接続するとともに、前記貫通孔の少なくとも一部を埋め込み、
   前記第２の電極部は、前記電極端子と接続されることを特徴とする実装構造体。
2. 前記貫通孔の径は、前記第１の電極部よりも小さいことを特徴とする請求項１記載の実装構造体。
3. 前記貫通孔および前記第１の電極部は、前記回路基板および前記電子部品の端部にそれぞれ形成されることを特徴とする請求項１または２に記載の実装構造体。
4. 前記第１の電極部および前記第２の電極部がはんだボールであって、前記第１の電極部の直径が前記第２の電極部よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の実装構造体。
5. 貫通孔と、電極端子とを備えた回路基板を用意する工程と、
   第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備えた電子部品を用意する工程と、
   前記第１の電極部がセルフアライン的に前記貫通孔との位置を補正しつつ、前記貫通孔内部に流し込まれる第１セルフアライン工程と、
   前記第１の電極部が前記貫通孔内部と一体的に嵌合するとともに、前記第２の電極部がセルフアライン的に前記電極端子との位置を補正しつつ、前記電極端子と接続し、前記電子部品を前記回路基板に実装させる第２セルフアライン工程と、
   を有することを特徴とする実装構造体の製造方法。
6. 貫通孔と、電極端子とを備えた回路基板と、
   第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備えた半導体素子と、
   前記第１の電極部は、前記回路基板と電子部品とを接続するとともに、前記貫通孔の少なくとも一部を埋め込み、
   前記第２の電極部は、前記電極端子と接続されることを特徴とする半導体装置。
7. 貫通孔と、電極端子とを備えた回路基板を用意する工程と、
   第１の電極部と、前記第１の電極部よりも高さが低く、前記第１の電極部の溶融温度以下の溶融点を有する第２の電極部とを備える半導体素子を用意する工程と、
   前記第１の電極部がセルフアライン的に前記貫通孔との位置を補正しつつ、前記貫通孔内部に流し込まれる第１セルフアライン工程と、
   前記第１の電極部が前記貫通孔内部と一体的に嵌合するとともに、前記第２の電極部がセルフアライン的に前記電極端子との位置を補正しつつ、前記電極端子と接続し、電子部品を前記回路基板に実装させる第２セルフアライン工程と、
   を有することを特徴とする半導体装置の製造方法。

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