JP2009049789A - 参照電圧生成回路及び参照電圧分配方法 - Google Patents

Abstract

【課題】多数のフリップフロップにクロックを供給するＣＭＬなどの定電流源に印加するための参照電圧を安定して生成する参照電圧生成回路を提供する。
【解決手段】定電流発生回路１５により定電流ＩＲＥＦが各クロックドライバ１２毎に発生して各配線１３を介して分配され、定電流ＩＲＥＦが同各クロックドライバ１２の内部の電流／電圧変換回路で参照電圧に変換されて当該クロックドライバ１２の定電流源に分配されて印加され、同定電流源に所定の定電流が流れて各クロックドライバ１２が動作する。これにより、ＬＳＩ１１内に各クロックドライバ１２が分散配置されていても、参照電圧に対する周辺からのノイズの影響が抑制されると共に、始めから参照電圧を分配する場合に必要だった強固なシールドも不要となり、ＬＳＩ１１の面積を大きくする必要がない。また、参照電圧のばらつきも低減される。
【選択図】図１

Description

この発明は、参照電圧生成回路及び参照電圧分配方法に係り、たとえば、多数のフリップフロップを有するＬＳＩ（Large Scale Integrated circuit、大規模集積回路）などに設けられ、同各フリップフロップにクロックを供給する非飽和型論理回路（ＣＭＬ、Current Mode Logic、又は、ＥＣＬ、Emitter Coupled Logic ）に含まれる定電流源に印加するための参照電圧を生成する場合に用いて好適な参照電圧生成回路及び参照電圧分配方法に関する。

多数のフリップフロップを有するＬＳＩでは、同各フリップフロップに分配供給されるクロックのタイミングのずれ（クロックスキュー）による同各フリップフロップの誤動作を防止する必要がある。この場合、図４に示すように、ＬＳＩ１の外部の図示しないクロック供給源から２分木方式によるクロック配線２を介して図示しない各フリップフロップへクロックが供給され、クロック遅延が等しくなることにより、クロックスキューが零となる。また、ＳｅｒＤｅｓ（Serialization/Deserialization 、サーデス）など、高速シリアル伝送では、高い周波数のクロックを必要とし、かつ、クロックのエッジのぶれ（クロックジッタ）が伝送のエラーレートに大きく影響するため、近年では、電源ノイズの影響を受けにくく、小振幅で高速動作が可能なＭＯＳトランジスタで構成されたＣＭＬ回路又はＥＣＬ回路がクロックドライバとして用いられている。

ＣＭＬ回路又はＥＣＬ回路は、参照電圧を必要とするアナログ回路であるが、ＬＳＩチップ内の広範囲にわたる領域で、このような参照電圧を必要とするアナログ回路をクロックドライバとして用いて各フリップフロップにクロックを分配供給する場合、同参照電圧を始めから電圧モードで分配すると、周辺からのクロストークや、回路自身から発生するノイズの影響を受けやすいという問題点がある他、ＬＳＩ内部の動作プロセス上のばらつきや、参照電圧の同ＬＳＩ内での勾配に対応できないという問題点がある。また、上記ノイズの影響を抑制する場合、強固なシールド配線が必要となるため、参照電圧を分配するためのハード構成の占有面積が大きくなるという問題点がある。

また、各クロックドライバに、レプリカ回路及びオペアンプで構成された帰還回路を設けて参照電圧を生成することが考えられ、この場合、ＬＳＩ内部の動作のばらつきがキャンセル可能になり、参照電圧の分配範囲も狭くできることから、周辺からのノイズなどの影響が少なくなることが期待できるが、各クロック信号ドライバに帰還回路を設ける必要があり、占有面積が大きくなるという問題点がある。また、独立した帰還回路のループがＬＳＩチップ内に複数存在することになり、各帰還系間は動作が異なる状態が発生しやすいため、クロックスキューやクロックジッタの発生要因となりやすいという問題点がある。

上記のＬＳＩの他、関連する技術としては、たとえば、特許文献１に記載されたものがある。
特許文献１に記載された差動出力ドライバでは、集積回路チップ内の１箇所に定電流発生回路が設けられ、同定電流発生回路から同チップ内の各ドライバへ参照電流が分配されて差動出力段が制御される。この場合、定電流発生回路から出力される参照電流が第１のカレントミラー回路に入力され、同第１のカレントミラー回路の出力電流が第２のカレントミラー回路に入力され、同第２のカレントミラー回路の出力電流が上記差動出力段に流れる。
特開平１０−０６５５１５号公報（第７頁、図３、図４）

しかしながら、上記の関連する技術では、次のような問題点があった。
すなわち、特許文献１に記載された差動出力ドライバでは、第２のカレントミラー回路の出力電流が差動出力段に流れるので、この発明とは、ハード構成が異なる。

この発明は、上述の事情に鑑みてなされたもので、クロックドライバのクロックスキューやクロックジッタが低減される参照電圧生成回路及び参照電圧分配方法を提供することを目的としている。

上記課題を解決するために、この発明は、所定の参照電圧が印加された状態で所定の動作を行う複数の電子回路に対し、前記各参照電圧を生成して印加する参照電圧生成回路に係り、前記各参照電圧に変換するための定電流を前記各電子回路毎に発生する１つの定電流発生回路と、前記各電子回路毎に設けられ、前記定電流発生回路で発生した前記各定電流を前記各参照電圧に変換して前記各電子回路に印加する複数の電流／電圧変換回路とから構成されていることを特徴としている。

この発明の構成によれば、定電流発生回路により、定電流が各電子回路毎に発生し、各電流／電圧変換回路により、同定電流発生回路で発生した各定電流が各参照電圧に変換されて各電子回路に印加されるので、同参照電圧のばらつきが発生せず、各電子回路で各参照電圧が安定して印加された状態で所定の動作を行うことができる。

定電流発生回路により定電流が各クロックドライバ毎に発生して各配線を介して分配され、定電流が同各クロックドライバの内部の電流／電圧変換回路で参照電圧に変換されて当該クロックドライバの定電流源に分配されて印加され、同定電流源に所定の定電流が流れることにより、ＣＭＬ又はＥＣＬなどの各クロックドライバを構成する差動増幅回路のトランジスタが非飽和領域で動作し、クロックスキュー及びジッタの発生が抑制される参照電圧生成回路及び参照電圧分配方法を提供する。

また、この発明では、複数の電子回路は、１つの集積回路内又は回路基板内に分散配置され、定電流発生回路は、各定電流を各電子回路毎に出力する複数の電流出力部を有し、各電流／電圧変換回路は、各電子回路の近傍又は内部にそれぞれ配置され、かつ、定電流発生回路の各電流出力部と各配線を介して１対１に接続されていることを特徴としている。これにより、各電子回路が集積回路内部に分散配置されていても、同集積回路内で参照電圧の勾配が発生せず、また、周辺からのクロストークや、回路自身から発生するノイズの影響を低減できるので、シールド配線が不要となるため、参照電圧を分配するためのハード構成の占有面積を低減できる。

また、この発明では、各電流出力部は、電流を出力するための第１のトランジスタと、同第１のトランジスタを飽和領域で動作させることにより、同第１のトランジスタから出力される電流を定電流に制御する電流制御手段とを有することを特徴としている。

また、この発明では、各電子回路は、非飽和型論理回路で構成され、同非飽和型論理回路は、参照電圧が印加されて所定の定電流が流れる定電流源と、同定電流源から流れる定電流により非飽和領域で動作する第２のトランジスタとを有することを特徴としている。

また、この発明では、集積回路内又は回路基板内には、複数の順序回路が設けられ、非飽和型論理回路は、定電流源に所定の定電流が流れる状態で所定のクロック配線を介して各順序回路にクロックを供給する構成とされていることを特徴としている。

図１は、この発明の一実施例である参照電圧生成回路が設けられているＬＳＩの要部の電気的構成を示す模式図である。
この例のＬＳＩ１１は、同図に示すように、クロックドライバ１２，１２，…，１２と、配線１３，１３，…，１３と、クロック配線１４と、定電流発生回路１５とを有している。各クロックドライバ１２は、ＬＳＩ１１内に分散配置され、所定の参照電圧が印加された状態で所定の動作を行う電子回路であり、特に、この実施例では、たとえばＣＭＬなどの非飽和型論理回路で構成され、同ＣＭＬは、同参照電圧が印加されて所定の定電流が流れる図示しない定電流源と、同定電流源から流れる定電流により非飽和領域で動作する図示しないトランジスタとを有している。

また、各クロックドライバ１２の内部には、定電流発生回路１５で発生した定電流を参照電圧に変換して上記定電流源に印加する図示しない電流／電圧変換回路が設けられている。また、各クロックドライバ１２の出力側には、たとえば、Ｈ−ｔｒｅｅ型の各クロック配線１４を介して図示しないフリップフロップ（順序回路）が接続され、各クロックドライバ１２のＣＭＬは、上記定電流源に定電流が流れる状態で同各クロック配線１４を介して同各フリップフロップにクロックを供給する。同各フリップフロップは、たとえば、ＬＳＩ１１の内部領域に設けられている。定電流発生回路１５は、ＬＳＩ１１内の略中央付近に配置され、各クロックドライバ１２の定電流源に印加する参照電圧に変換するための定電流を、図示しない電流出力部から同各クロックドライバ１２毎に発生する。同各電流出力部は、各配線１３を介して各クロックドライバ１２の上記電流／電圧変換回路と１対１に接続されている。

図２は、図１中の定電流発生回路１５の要部の電気的構成を示す回路図である。
この定電流発生回路１５は、同図２に示すように、バンドギャップリファレンス（ＢＧＲｅｆ）２１と、オペアンプ２２と、ｐＭＯＳ（ｐチャネル型ＭＯＳトランジスタ）２３₁ ，２３₂ ，…，２３_n （ｎ−１；クロックドライバ１２と同数）と、バイアス回路（ＢＩＡＳ）２４と、ｐＭＯＳ２５₁ ，２５₂ ，…，２５_n と、リファレンス抵抗２６とから構成されている。ｐＭＯＳ２５₂ ，…，２５_n のドレインには、図１中の各配線１３が接続されている。この定電流発生回路１５では、バンドギャップリファレンス２１により、周囲の温度変化に対して安定で高精度の基準電圧ｖｒが発生する。そして、リファレンス抵抗２６で電流量が規定されて発生した検出電圧ｖｄがオペアンプ２２にフィードバックされて基準電圧ｖｒと比較され、ｐＭＯＳ２３₁ ，２３₂ ，…，２３_n は、同オペアンプ２２によりゲート電圧が制御されて飽和領域で動作する。また、ｐＭＯＳ２５₁ ，２５₂ ，…，２５_n は、バイアス回路２４によりゲート電圧が制御されて飽和領域で動作する。これにより、定電流性が高められ、ｐＭＯＳ２３₂ ，…，２３_n の温度特性の変化の影響が出力側（すなわち、ｐＭＯＳ２５₂ ，…，２５_n のドレイン）に伝わりにくくなり、各定電流ＩＲＥＦが安定して出力される。

図３は、図１中の各クロックドライバ１２の要部の電気的構成を示す回路図である。
このクロックドライバ１２は、同図３に示すように、ｎＭＯＳ（ｎチャネル型ＭＯＳトランジスタ）３１，３２と、抵抗３３，３４と、ｎＭＯＳ３５，３６とから構成されている。このクロックドライバ１２では、ダイオード接続されたｎＭＯＳ３６に定電流発生回路１５から配線１３を介して定電流ＩＲＥＦが供給され、同定電流ＩＲＥＦが参照電圧ＶＲＥＦに変換される。そして、ｎＭＯＳ３５のゲート電極に参照電圧ＶＲＥＦが印加されて定電流が流れ、ｎＭＯＳ３１，３２は、この定電流により非飽和領域で動作する。ｎＭＯＳ３１のゲート電極に入力電圧ｖｉが与えられ、かつｎＭＯＳ３２のゲート電極に基準電圧ｖｇが与えられたとき、同入力電圧ｖｉが基準電圧ｖｇより高ければ、ｎＭＯＳ３１のドレイン電極から出力電圧ｖｊが出力される。なお、上記定電流発生回路１５、配線１３及びｎＭＯＳ３６により、参照電圧生成回路が構成されている。

次に、この例の参照電圧生成回路に用いられる参照電圧分配方法の処理内容について説明する。
この参照電圧生成回路では、定電流発生回路１５により、参照電圧ＶＲＥＦに変換するための定電流ＩＲＥＦが各クロックドライバ１２毎に発生して各配線１３を介して分配され、各定電流ＩＲＥＦが同各クロックドライバ１２の内部のダイオード接続されたｎＭＯＳ３６（電流／電圧変換回路）で参照電圧ＶＲＥＦに変換されて当該クロックドライバ１２のｎＭＯＳ３５（定電流源）のゲート電極に分配されて印加される。そして、ｎＭＯＳ３５には所定の定電流が流れ、ｎＭＯＳ３１，３２が非飽和領域で動作する。

各配線１３の配線長の上限は、図２中のｐＭＯＳ２５₂ ，…，２５_n のドレインから各クロックドライバ１２までの配線抵抗値によって決まる。すなわち、定電流発生回路１５の定電流性を確保するためには、図２中のｐＭＯＳ２３₂ ，…，２３_n 及びｐＭＯＳ２５₂ ，…，２５_n が飽和領域で動作する必要があるが、各配線１３の配線長が長くなると、同各配線１３の抵抗による電圧降下のため、ｐＭＯＳ２５₂ ，…，２５_n のドレインの電圧レベルが高くなり、やがてｐＭＯＳ２３₂ ，…，２３_n 及びｐＭＯＳ２５₂ ，…，２５_n の動作点が飽和領域から線形領域（非不飽和領域）に遷移し、定電流特性が保てなくなる。その境界値が各配線１３の配線抵抗値の上限値となる。この上限値は、ｐＭＯＳ２３₂ ，…，２３_n 及びｐＭＯＳ２５₂ ，…，２５_n の拡散長とゲート長との比によって決まるため、この比率を変化させることにより調整可能である。ｐＭＯＳ２３₂ ，…，２３_n 及びｐＭＯＳ２５₂ ，…，２５_n が飽和領域の範囲内で動作していれば、各配線１３の抵抗値が変化しても良い上、始めから参照電圧を分配する方法に比べてノイズに強いため、同各配線１３の抵抗値の上限を設定しておくことで、ＣＡＤ（Computer Aided Design ）などのツールを使った自動配線も可能である。

以上のように、この実施例では、定電流発生回路１５により定電流ＩＲＥＦが各クロックドライバ１２毎に発生して各配線１３を介して分配され、定電流ＩＲＥＦが同各クロックドライバ１２の内部のダイオード接続されたｎＭＯＳ３６（電流／電圧変換回路）で参照電圧ＶＲＥＦに変換されて当該クロックドライバ１２のｎＭＯＳ３５（定電流源）のゲート電極に分配されて印加され、ｎＭＯＳ３５に所定の定電流が流れてｎＭＯＳ３１，３２が非飽和領域で動作する。これにより、ＬＳＩ１１内に各クロックドライバ１２が分散配置されていても、参照電圧ＶＲＥＦに対する周辺からのノイズの影響が抑制されると共に、始めから参照電圧を分配する場合に必要だった強固なシールドも不要となり、ＬＳＩ１１の面積を大きくする必要がない。また、始めから参照電圧を分配する場合に比較して同参照電圧のばらつきも低減され、クロックスキュー及びジッタの発生が抑制される。

また、定電流発生回路１５の各電流出力部が各配線１３を介して各クロックドライバ１２の電流／電圧変換回路と１対１に接続されているので、各クロックドライバ１２に対する他のクロックドライバからのノイズの回り込みも防止される。また、各配線１３の抵抗値については、ｐＭＯＳ２３₂ ，…，２３_n 及びｐＭＯＳ２５₂ ，…，２５_n が飽和領域で動作する範囲内で自由度をもたせることができるため、配線層（厚み）、配線幅、配線長といった条件にも幅をもたせることができると共に、配線長合わせのような冗長配線が不要となり、配線に関わるハード構成が低減される。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記実施例では、図１中の各クロック配線１４がＨ−ｔｒｅｅ型に形成されているが、クロック配線の形状は任意で良い。また、各クロックドライバ１２の出力側に各クロック配線１４を介して接続されている各フリップフロップは、上記実施例ではＬＳＩ１１の内部領域に設けられているが、Ｉ／Ｏ領域に設けられていても良い。また、各配線１３の設計は、抵抗値の上限が設定されていれば、ＣＡＤなどのツールを使った自動配線に限らず、人手による設計でも良い。

また、上記実施例では、参照電圧生成回路は、ＬＳＩ１１内に設けられているが、任意の回路基板内に設けられていても良い。また、図２中のリファレンス抵抗２６は、ＬＳＩ１１に対して外付けでも良い。また、図２中の各ｐＭＯＳ及び図３中の各ｎＭＯＳは、それぞれ同等の機能を有するバイポーラトランジスタでも良い。また、図３中のｎＭＯＳ３６（電流／電圧変換回路）は、クロックドライバ１２の内部に設けられているが、同ｎＭＯＳ３６は、クロックドライバ１２の外部でかつｎＭＯＳ３５の近傍に設けられていても良い。また、図３中のクロックドライバ１２は、ＣＭＬとして構成されているが、ｎＭＯＳ３１，３２の各ドレイン電極にソースホロア又はエミッタホロワを接続することにより、ＥＣＬとして構成しても良い。また、図２の定電流発生回路１５では、バイアス回路２４、及びｐＭＯＳ２５₁ ，２５₂ ，…，２５_n を削除しても、上記実施例に準じた作用、効果が得られる。また、図２の定電流発生回路１５及び図３のクロックドライバ１２は、上記実施例の回路構成に限定されない。

この発明は、所定の参照電圧が印加された状態で所定の動作を行う複数の電子回路に対し、各参照電圧を生成して分配する場合全般に適用でき、特に、同各電子回路が広範囲に分散配置されている場合に効果的である。

この発明の一実施例である参照電圧生成回路が設けられているＬＳＩの要部の電気的構成を示す模式図である。 図１中の定電流発生回路１５の要部の電気的構成を示す回路図である。 図１中の各クロックドライバ１２の要部の電気的構成を示す回路図である。 ＬＳＩの構成を示す図である。

符号の説明

１１ ＬＳＩ（集積回路）
１２，１２，…，１２ クロックドライバ（電子回路）
１３，１３，…，１３ 配線
１４ クロック配線
１５ 定電流発生回路
２１ バンドギャップリファレンス（ＢＧＲｅｆ）（電流制御手段の一部）
２２ オペアンプ（電流制御手段の一部）
２３₁ ｐＭＯＳ（ｐチャネル型ＭＯＳトランジスタ）（電流制御手段の一部）
２３₂ ，…，２３_n ｐＭＯＳ（電流出力部の一部、第１のトランジスタ）
２４ バイアス回路（ＢＩＡＳ）（電流制御手段の一部）
２５₁ ｐＭＯＳ（電流制御手段の一部）
２５₂ ，…，２５_n ｐＭＯＳ（電流出力部の一部、第１のトランジスタ）
２６ リファレンス抵抗（電流制御手段の一部）
３１，３２ ｎＭＯＳ（ｎチャネル型ＭＯＳトランジスタ）（非飽和型論理回路の一部、第２のトランジスタ）
３３，３４ 抵抗（非飽和型論理回路の一部）
３５ ｎＭＯＳ（定電流源）
３６ ｎＭＯＳ（電流／電圧変換回路）

Claims (6)

1. 所定の参照電圧が印加された状態で所定の動作を行う複数の電子回路に対し、前記各参照電圧を生成して印加する参照電圧生成回路であって、
   前記各参照電圧に変換するための定電流を前記各電子回路毎に発生する１つの定電流発生回路と、
   前記各電子回路毎に設けられ、前記定電流発生回路で発生した前記各定電流を前記各参照電圧に変換して前記各電子回路に印加する複数の電流／電圧変換回路とから構成されていることを特徴とする参照電圧生成回路。
2. 前記複数の電子回路は、
   １つの集積回路内又は回路基板内に分散配置され、
   前記定電流発生回路は、
   前記各定電流を前記各電子回路毎に出力する複数の電流出力部を有し、
   前記各電流／電圧変換回路は、
   前記各電子回路の近傍又は内部にそれぞれ配置され、かつ、前記定電流発生回路の前記各電流出力部と各配線を介して１対１に接続されていることを特徴とする請求項１記載の参照電圧生成回路。
3. 前記各電流出力部は、
   電流を出力するための第１のトランジスタと、
   該第１のトランジスタを飽和領域で動作させることにより、該第１のトランジスタから出力される前記電流を前記定電流に制御する電流制御手段とを有することを特徴とする請求項２記載の参照電圧生成回路。
4. 前記各電子回路は、非飽和型論理回路で構成され、
   該非飽和型論理回路は、
   前記参照電圧が印加されて所定の定電流が流れる定電流源と、
   該定電流源から流れる前記定電流により非飽和領域で動作する第２のトランジスタとを有することを特徴とする請求項１、２又は３記載の参照電圧生成回路。
5. 前記集積回路内又は回路基板内には、複数の順序回路が設けられ、
   前記非飽和型論理回路は、
   前記定電流源に前記所定の定電流が流れる状態で所定のクロック配線を介して前記各順序回路にクロックを供給する構成とされていることを特徴とする請求項４記載の参照電圧生成回路。
6. 所定の参照電圧が印加された状態で所定の動作を行う複数の電子回路に対し、前記各参照電圧を生成して分配する参照電圧分配方法であって、
   前記各参照電圧に変換するための定電流を前記各電子回路毎に発生し、前記各定電流を前記各電子回路の近傍又は内部で前記各参照電圧に変換して当該電子回路に印加することを特徴とする参照電圧分配方法。

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