JP2009049057A - 半導体集積回路のレイアウト設計方法および半導体集積回路 - Google Patents

Abstract

【課題】パワーゲーティング回路を備えて、容易に電源配線を行うことができ、コストが削減される。
【解決手段】論理合成が行われ、論理合成結果から、被制御回路のセルが特定され、レベルシフタ１１およびトランジスタスイッチ１２を格子状に配列し、セルが配置される被制御領域１３が形成され、レベルシフタ１１およびトランジスタスイッチ１２に電源配線１４ａ，１４ｂがそれぞれ形成され、被制御領域１３にセルが配置されるようになる。これにより、被制御領域１３の消費電力の上限が一定となり、被制御回路のセルの配置や配線の自動化が容易になって、レイアウトの短ＴＡＴ化およびコストダウンを行うことができる。
【選択図】図１

Description

本発明は半導体集積回路のレイアウト設計方法および半導体集積回路に関し、特に電源の切り替えを行うレベルシフタと、切り替えられた電源を被制御回路に印加するトランジスタスイッチと、を備える多電源構造の半導体集積回路のレイアウト設計方法および半導体集積回路に関する。

半導体集積回路では、その消費電力を抑えるため、ある時間帯に動作していない部分の回路に対し電源の供給をオフにしてリーク電流を抑える「パワーゲーティング回路」が用いられている（その応用例として、例えば、特許文献１参照。）。パワーゲーティング回路の基本原理について以下に説明する。

図５は、パワーゲーティング回路を備える半導体集積回路の原理を示す模式図である。
図５は、リーク電流の抑制対象となる被制御回路１０３に対して、増幅回路１０１から出力された制御信号１０１ａを入力するＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタスイッチ１０２が接続されている。なお、ＣＭＯＳトランジスタスイッチ１０２には電圧Ｖ_Lの電源配線が形成されており、被制御回路１０３は電圧Ｖ_L以上の電圧で動作する。このようなパワーゲーティング回路１００によって、ＣＭＯＳトランジスタスイッチ１０２は、制御信号１０１ａによって、被制御回路１０３が動作していない時間帯には、電源の供給を行わないようにすることができ、不要なリーク電流を抑えて、消費電力を低減できる。

ところが、ＣＭＯＳトランジスタスイッチ１０２自体にもリーク電流は発生している。このため、さらに、ＣＭＯＳトランジスタスイッチ１０２のリーク電流も抑制することで、消費電力をより低減できる。その解決方法について以下に説明する。

図６は、パワーゲーティング回路を備える従来の半導体集積回路の模式図である。
図６のパワーゲーティング回路１００ａは、図５のパワーゲーティング回路１００に対して、ＣＭＯＳトランジスタスイッチ１０２を高耐圧ＣＭＯＳトランジスタスイッチ１０２ａとし、さらに、高耐圧ＣＭＯＳトランジスタスイッチ１０２ａに対して、レベルシフタ１０４を接続させて構成させている。

レベルシフタ１０４には、電圧Ｖ_Lと電圧Ｖ_H（＞Ｖ_L）との電源配線が形成されており、レベルシフタ１０４によって、入力された制御信号１０１ｂの電圧が電圧Ｖ_Hに上げられて出力される。

そして、高耐圧ＣＭＯＳトランジスタスイッチ１０２ａは、電圧Ｖ_Lよりも高い電圧Ｖ_Hで動作する。
このような構成のパワーゲーティング回路１００ａの動作原理は以下の通りである。まず、レベルシフタ１０４が、制御信号１０１ｂの電圧Ｖ_Lを上げて、電圧Ｖ_Hとして出力する。次に、高耐圧ＣＭＯＳトランジスタスイッチ１０２ａは、電圧Ｖ_Lでは動作しないが、電圧Ｖ_Hが供給されると、被制御回路１０３に電圧Ｖ_Hを供給することができる。以上のような動作原理によって、高耐圧ＣＭＯＳトランジスタスイッチ１０２ａによるリーク電流を抑制して、被制御回路１０３を動作させることができる。

次に、このようなパワーゲーティング回路１００ａを備える半導体集積回路のレイアウト設計方法の概略について説明する。
図７は、パワーゲーティング回路を備える従来の半導体集積回路の設計フローである。

［ステップＳ２０１］ 所望の半導体集積回路の仕様設計を行う。
［ステップＳ２０２］ ステップＳ２０１で決定した仕様を満たす回路に対して、ＲＴＬ（Register Transfer Level）記述を用いて機能を記述する。さらに、ＲＴＬ記述から論理合成を行って、ネットリストを自動生成させる。

［ステップＳ２０３］ ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などのメモリ、ＲＴＬ記述で新規設計したブロックなどの回路ブロックの配置位置を決定する。

［ステップＳ２０４］ 配置位置が決定された回路ブロックに対する電源配線を決定する。
［ステップＳ２０５］ 電源配線の決定後、レベルシフタ１０４および高耐圧ＣＭＯＳトランジスタスイッチ１０２ａを含めた全てのセルの配置位置を決定する。なお、フローチャート２００中では、便宜的に、“レベルシフタ”を“ＬＳ”と、“高耐圧ＣＭＯＳトランジスタスイッチ”を“ＳＷ”として表記している。

［ステップＳ２０６］ ステップＳ２０４で行った電源配線以外の配線を決定する。
このフローチャート２００により半導体集積回路のレイアウトが決定される。そして、この半導体集積回路のレイアウトを用いて半導体集積回路の製造工程へ進み、所望の半導体集積回路が製造される。

このようなフローチャート２００によって設計された半導体集積回路のレイアウトの配線模式図について以下に説明する。
図８は、パワーゲーティング回路を備える従来の半導体集積回路のレイアウトである。なお、フローチャート２００によって設計された半導体集積回路のレイアウト３００は、１例であって、セルや配線が異なるレイアウトが設計されることもある。

フローチャート２００によって設計された半導体集積回路のレイアウト３００は、レベルシフタ３０１およびトランジスタスイッチ３０２のセルが配置されており、図８の上下方向に電源配線３０３が、左右方向に電源配線３０４が形成されており、電源配線３０３，３０４から、さらに配線が枝分かれして、レベルシフタ３０１およびトランジスタスイッチ３０２に電源が供給される。
特開２００５−０８６８０５号公報

しかし、レベルシフタおよびトランジスタスイッチを備える半導体集積回路に対して電源供給を行うには高電圧の電源が必要となるため多電源となり、図８に示すように、電源配線や被制御回路のセルの配置領域が複雑となり、システムに処理要求を送ってから結果の出力が終了するまでの時間であるＴＡＴ（Turn Around Time）やセルの配置の煩雑さなどによる製造コストの増加が生じるという問題点があった。

本発明はこのような点に鑑みてなされたものであり、パワーゲーティング回路を備えて、容易に電源配線を行うことができ、コストが削減された半導体集積回路のレイアウト設計方法および半導体集積回路を提供することを目的とする。

本発明では上記課題を解決するために、電源の切り替えを行うレベルシフタ１１と、切り替えられた電源を被制御回路に印加するトランジスタスイッチ１２と、を備える多電源構造の半導体集積回路のレイアウト設計方法において、図１に示すように、論理合成を行う工程と、論理合成結果から、被制御回路のセルを特定する工程と、レベルシフタ１１およびトランジスタスイッチ１２を格子状に配列し、セルが配置される被制御領域１３を形成する工程と、レベルシフタ１１およびトランジスタスイッチ１２に電源配線１４ａ，１４ｂをそれぞれ形成する工程と、被制御領域１３にセルを配置する工程と、を有することを特徴とする半導体集積回路のレイアウト設計方法が提供される。

このような半導体集積回路のレイアウト設計方法によれば、論理合成が行われ、論理合成結果から、被制御回路のセルが特定され、レベルシフタおよびトランジスタスイッチをそれぞれが等しい面積の格子状に配列し、セルが配置される被制御領域が形成され、レベルシフタおよびトランジスタスイッチに電源配線がそれぞれ形成され、被制御領域にセルが配置されるようになる。

また、本発明では上記課題を解決するために、電源の切り替えを行うレベルシフタと、切り替えられた前記電源を被制御回路に印加するトランジスタスイッチと、を備える多電源構造の半導体集積回路において、前記レベルシフタおよび前記トランジスタスイッチが格子状に配列されてなる被制御領域と、前記レベルシフタおよび前記トランジスタスイッチに形成される電源配線と、論理合成結果から特定され、前記被制御領域に配置される前記被制御回路のセルと、を有することを特徴とする半導体集積回路が提供される。

このような半導体集積回路によれば、レベルシフタおよびトランジスタスイッチがそれぞれが等しい面積の格子状に配列されてなる被制御領域が形成され、レベルシフタおよびトランジスタスイッチに電源配線が形成され、論理合成結果から特定され、被制御領域に被制御回路のセルが配置されるようになる。

本発明では、論理合成を行い、論理合成結果から、被制御回路のセルを特定し、レベルシフタおよびトランジスタスイッチを等面積の格子状に配列し、セルが配置される被制御領域を形成し、レベルシフタおよびトランジスタスイッチに電源配線をそれぞれ形成し、被制御領域にセルを配置するようにした。このような設計フローを用いることで、被制御領域の消費電力の上限が一定となり、被制御回路のセルの配置や配線の自動化が容易になって、レイアウトの短ＴＡＴ化およびコストダウンを行うことができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
本発明では、異なる電源配線がそれぞれ形成されたレベルシフタとトランジスタスイッチとを規則的に配置させてなる領域に、電源がオン／オフされる被制御回路を配置した、パワーゲーティング回路を備える半導体集積回路を実現することによって、容易に電源配線を行うことができ、コストを抑えることができるものである。

以下、本発明の概要について説明する。
図１は、本発明における半導体集積回路の設計工程のフローチャートおよび半導体集積回路のレイアウト概略図である。

図１は、電源の切り替えを行うレベルシフタ１１と、切り替えられた電源を被制御回路に印加するトランジスタスイッチ１２と、を備える半導体集積回路のレイアウトの設計に関するフローチャート１０および半導体集積回路のレイアウト１０ａの模式図について示している。

本発明のフローチャート１０について、半導体集積回路のレイアウト１０ａを参照しながら、以下に説明する。
［ステップＳ１］ 半導体集積回路の設計を開始すると、まず、所望の半導体集積回路の仕様を満たす回路に対して、ＲＴＬ記述を用いて機能が記述され、ＲＴＬ記述から論理合成が行われる。

［ステップＳ２］ 論理合成の結果から、レベルシフタ１１とトランジスタスイッチ１２とによって電源がオン／オフされる被制御回路のセルを特定する。
［ステップＳ３］ レベルシフタ１１とトランジスタスイッチ１２とを格子状に配置するように決定する。そして、レベルシフタ１１とトランジスタスイッチ１２とが格子状に配置されてなす領域は、被制御回路のセルが配置される被制御領域１３となる。この時、被制御領域１３の数は、論理合成の結果から特定し、被制御領域１３に配置されるセルのグループ数以上になるように形成する。なお、フローチャート１０中では、便宜的に、“レベルシフタ”を“ＬＳ”と、“トランジスタスイッチ”を“ＳＷ”として表記している。

［ステップＳ４］ 被制御領域１３のセルの配置とともに、配列が決定したレベルシフタ１１上とトランジスタスイッチ１２上とに異なる電源配線１４ａ，１４ｂを形成するように決定する。なお、電源配線１４ａ，１４ｂはレベルシフタ１１上で交差し、レベルシフタ１１上のみに電源配線１４ｂを形成するようにする。

［ステップＳ５］ 被制御領域１３に特定したセルの配置を決定する。
このフローチャート１０により半導体集積回路のレイアウト１０ａが決定される。そして、この半導体集積回路のレイアウト１０ａを用いて半導体集積回路の製造工程へ進み、所望の半導体集積回路が製造される。

以上のように、格子状に規則正しくレベルシフタ１１とトランジスタスイッチ１２とを配列させてなる、被制御回路のセルが設置される被制御領域１３が形成され、レベルシフタ１１上とトランジスタスイッチ１２上とに異なる電源配線１４ａ，１４ｂが形成された半導体集積回路のレイアウト１０ａを利用して製造されたパワーゲーティング回路を備える半導体集積回路は、被制御領域の消費電力の上限が一定となり、被制御回路のセルの配置や配線の自動化が容易になって、レイアウトの短ＴＡＴ化およびコストダウンを行うことができる。

次に実施の形態について図面を参照して説明する。
本実施の形態でも本発明の概要と同様に、パワーゲーティング回路を備える半導体集積回路を製造するものである。

図２は、本実施の形態における半導体集積回路のレイアウトである。
半導体集積回路のレイアウト２０は、図２に示すように、レベルシフタ２１とトランジスタスイッチ２２とのセルが格子状に規則的に配列されて、被制御領域２３ａ，２３ｂ，２３ｃ，…が形成される。また、被制御領域２３ａ，２３ｂ，２３ｃ，…、には、レベルシフタ２１とトランジスタスイッチ２２とによって電源のオン／オフが行われる被制御回路のセルがそれぞれＮ_a個，Ｎ_b個，Ｎ_c個，…、がまとまって、グループＡ，Ｂ，Ｃ，…、として配置される。なお、グループＡ，Ｂ，Ｃ，…、の消費電力はＰ_a，Ｐ_b，Ｐ_c，…、である。

そして、格子状に配列されたレベルシフタ２１上とトランジスタスイッチ２２上とに電圧Ｖ_Lの電源配線２４と電圧Ｖ_H（＞Ｖ_L）の電源配線２５とが形成される。なお、レベルシフタ２１上で電源配線２４，２５が交差し、電源配線２５はレベルシフタ２１上のみに形成されている。以下に電源配線２４，２５の形成位置などについてさらに説明する。

図３は、本実施の形態における半導体集積回路のレイアウトの断面模式図である。
図３は、半導体集積回路のレイアウト２０にて電源配線２４，２５が交差するレベルシフタ２１で電源配線２４と平行に切断した半導体集積回路のレイアウトの断面模式図２０ａである。

これによれば、電源配線２４は、レベルシフタ２１上とトランジスタスイッチ２２上とに形成されて（紙面左右方向）、ビア配線２６によってレベルシフタ２１とトランジスタスイッチ２２とにそれぞれ接続している。一方、電源配線２５は、レベルシフタ２１上のみに形成されて（紙面垂直方向）、同様にビア配線２６によってレベルシフタ２１に接続している。

以上のような構成の半導体集積回路のレイアウト２０を利用して所望の半導体集積回路が製造される。
次に、半導体集積回路のレイアウト２０の設計工程について以下に説明する。

図４は、本実施の形態における半導体集積回路の設計工程のフローチャートである。
図４に示すフローチャート３０について、図２を参照しながら説明する。
［ステップＳ３１］ 半導体集積回路の製造を開始すると、まず、所望の半導体集積回路の仕様設計を行う。

［ステップＳ３２］ 所望の半導体集積回路の仕様が決定すると、その仕様を満たす回路の機能を、ＲＴＬ記述を用いて記述する。そして、論理合成ツールによりＲＴＬ記述が読み込まれると設計制約条件にしたがった論理回路・ネットリストが生成されて、ライブラリ３２ａに格納される。

［ステップＳ３３］ 生成された論理回路・ネットリストのライブラリ３２ａから、被制御回路のセルのまとまりごとに、グループＡ，Ｂ，Ｃ，…、と特定し、グループＡ，Ｂ，Ｃ，…、にそれぞれ特定されたセルの数Ｎ_a，Ｎ_b，Ｎ_c，…、をそれぞれ計数する。

［ステップＳ３４］ 生成された論理回路・ネットリストのライブラリ３２ａから、グループＡ，Ｂ，Ｃ，…、が、それぞれ消費電力Ｐ_a，Ｐ_b，Ｐ_c，…、であって、消費電力Ｐ_a，Ｐ_b，Ｐ_c，…、を満たすような被制御領域２３ａ，２３ｂ，２３ｃ，…、を形成するために、レベルシフタ２１とトランジスタスイッチ２２との駆動能力を決定する。

［ステップＳ３５］ 駆動能力が決定されたレベルシフタ２１とトランジスタスイッチ２２とを格子状に配列するように決定する。そして、消費電力Ｐ_a，Ｐ_b，Ｐ_c，…、を満たすような被制御領域２３ａ，２３ｂ，２３ｃ，…、が形成されるようになる。このとき、被制御領域２３ａ，２３ｂ，２３ｃ，…、の数は、グループＡ，Ｂ，Ｃ，…、の数よりも多くなるようにする。

なお、ステップＳ３４およびステップＳ３５におけるレベルシフタ２１とトランジスタスイッチ２２との駆動能力の決定は、以下のような理由による。すなわち、レベルシフタ２１とトランジスタスイッチ２２との駆動能力によって、レベルシフタ２１とトランジスタスイッチ２２との配置間隔の上限が決定する。そして、レベルシフタ２１とトランジスタスイッチ２２との配置間隔によって、被制御領域２３ａ，２３ｂ，２３ｃ，…、の面積とともに消費電力が決定され、上限は全て等しくなる。したがって、被制御領域２３ａ，２３ｂ，２３ｃ，…、の消費電力を被制御領域２３ａ，２３ｂ，２３ｃ，…、に配置されるセルのグループＡ，Ｂ，Ｃ，…、が満たすように、グループＡ，Ｂ，Ｃ，…、の消費電力Ｐ_a，Ｐ_b，Ｐ_c，…、を参照して、レベルシフタ２１とトランジスタスイッチ２２との駆動能力が決定され、格子状に配列される。

［ステップＳ３６］ レベルシフタ２１上とトランジスタスイッチ２２上とに、電源配線２４，２５を形成するように決定する。なお、既述の通り、レベルシフタ２１上で電源配線２４，２５が交差し、電源配線２５をレベルシフタ２１上のみに形成するようにする。

［ステップＳ３７］ 被制御領域２３ａ，２３ｂ，２３ｃ，…、に対して、ＲＯＭ、ＲＡＭなどのメモリ、ＲＴＬ記述で新規設計したブロックなどの回路ブロックの配置を決定する。

［ステップＳ３８］ レベルシフタ２１およびトランジスタスイッチ２２以外のセルの配置および配線を決定する。
このフローチャート３０により半導体集積回路のレイアウト２０が決定される。そして、この半導体集積回路のレイアウト２０を用いて半導体集積回路の製造工程へ進み、所望の半導体集積回路が製造される。

以上のように、格子状にレベルシフタ２１とトランジスタスイッチ２２とを配列してなる、被制御回路のセルがグループＡ，Ｂ，Ｃ，…、ごとに設置される被制御領域２３ａ，２３ｂ，２３ｃ，…、を形成し、レベルシフタ２１上とトランジスタスイッチ２２上とに異なる電源配線２４，２５を形成する半導体集積回路のレイアウト２０を利用して製造されたパワーゲーティング回路を備える半導体集積回路は、被制御回路の消費電力の上限が一定となり、被制御回路上のセルの配置や配線の自動化が容易になって、レイアウトの短ＴＡＴ化およびコストダウンを行うことができる。

（付記１） 電源の切り替えを行うレベルシフタと、切り替えられた前記電源を被制御回路に印加するトランジスタスイッチと、を備える多電源構造の半導体集積回路のレイアウト設計方法において、
論理合成を行う工程と、
論理合成結果から、前記被制御回路のセルを特定する工程と、
前記レベルシフタおよび前記トランジスタスイッチを格子状に配列し、前記セルが配置される被制御領域を形成する工程と、
前記レベルシフタおよび前記トランジスタスイッチに電源配線をそれぞれ形成する工程と、
前記被制御領域に前記セルを配置する工程と、
を有することを特徴とする半導体集積回路のレイアウト設計方法。

（付記２） 前記論理合成結果から、前記セルを特定し、さらに、前記レベルシフタおよび前記トランジスタスイッチの駆動能力を決定する工程を有し、前記駆動能力にしたがって、前記レベルシフタおよび前記トランジスタスイッチを格子状に配列し、前記被制御領域を形成する工程を有することを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。

（付記３） 前記被制御領域の面積が全て等しいことを特徴とする付記１又は２に記載の半導体集積回路のレイアウト設計方法。
（付記４） 前記被制御領域の数が前記セルのグループ数以上であることを特徴とする付記１乃至３のいずれか１項に記載の半導体集積回路のレイアウト設計方法。

（付記５） 電源の切り替えを行うレベルシフタと、切り替えられた前記電源を被制御回路に印加するトランジスタスイッチと、を備える多電源構造の半導体集積回路において、
前記レベルシフタおよび前記トランジスタスイッチが格子状に配列されてなる被制御領域と、
前記レベルシフタおよび前記トランジスタスイッチに形成される電源配線と、
論理合成結果から特定され、前記被制御領域に配置される前記被制御回路のセルと、
を有することを特徴とする半導体集積回路。

（付記６） 前記被制御領域の面積が全て等しいことを特徴とする付記５記載の半導体集積回路。
（付記７） 前記被制御領域の数が前記セルのグループ数以上であることを特徴とする付記５又は６に記載の半導体集積回路。

本発明における半導体集積回路の設計工程のフローチャートおよび半導体集積回路のレイアウト概略図である。 本実施の形態における半導体集積回路のレイアウトである。 本実施の形態における半導体集積回路のレイアウトの断面模式図である。 本実施の形態における半導体集積回路の設計工程のフローチャートである。 パワーゲーティング回路を備える半導体集積回路の原理を示す模式図である。 パワーゲーティング回路を備える従来の半導体集積回路の模式図である。 パワーゲーティング回路を備える従来の半導体集積回路の設計フローである。 パワーゲーティング回路を備える従来の半導体集積回路のレイアウトである。

符号の説明

１０ フローチャート
１０ａ 半導体集積回路のレイアウト
１１ レベルシフタ
１２ トランジスタスイッチ
１３ 被制御領域
１４ａ，１４ｂ 電源配線

Claims (5)

1. 電源の切り替えを行うレベルシフタと、切り替えられた前記電源を被制御回路に印加するトランジスタスイッチと、を備える多電源構造の半導体集積回路のレイアウト設計方法において、
   論理合成を行う工程と、
   論理合成結果から、前記被制御回路のセルを特定する工程と、
   前記レベルシフタおよび前記トランジスタスイッチを格子状に配列し、前記セルが配置される被制御領域を形成する工程と、
   前記レベルシフタおよび前記トランジスタスイッチに電源配線をそれぞれ形成する工程と、
   前記被制御領域に前記セルを配置する工程と、
   を有することを特徴とする半導体集積回路のレイアウト設計方法。
2. 前記論理合成結果から、前記セルを特定し、さらに、前記レベルシフタおよび前記トランジスタスイッチの駆動能力を決定する工程を有し、前記駆動能力にしたがって、前記レベルシフタおよび前記トランジスタスイッチを格子状に配列し、前記被制御領域を形成する工程を有することを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
3. 前記被制御領域の面積が全て等しいことを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト設計方法。
4. 前記被制御領域の数が前記セルのグループ数以上であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路のレイアウト設計方法。
5. 電源の切り替えを行うレベルシフタと、切り替えられた前記電源を被制御回路に印加するトランジスタスイッチと、を備える多電源構造の半導体集積回路において、
   前記レベルシフタおよび前記トランジスタスイッチが格子状に配列されてなる被制御領域と、
   前記レベルシフタおよび前記トランジスタスイッチに形成される電源配線と、
   論理合成結果から特定され、前記被制御領域に配置される前記被制御回路のセルと、
   を有することを特徴とする半導体集積回路。

Images