JP2009038375A - 半導体パッケージ装置及びその製造方法 - Google Patents
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Abstract
【課題】半導体パッケージ装置及びその製造方法を提供する。
【解決手段】活性面と非活性面とを有し、包装部によって保護される半導体チップと、半導体チップを搭載する基板と、その先端部が半導体チップの活性面と電気的に連結され、その後端部が基板まで延びるリードと、リードと基板とが電気的に相互連結されるように、リード後端部の終端面と基板との間に接合される接合材と、を備えてなり、リード後端部の終端面を含む一部を、基板面に対して起立させることを特徴とする半導体パッケージ装置である。これにより、接合部の電気的連結に対する信頼性を向上させ、表面実装時にソルダの湿潤性を改善し、同一規格の半導体パッケージ装置の多層化を容易にし、装置の占めるフットプリントを減らして高密度実装を可能にし、接合材(ソルダ)形状の制御を通じてリードの接合力や接合材の所要量を最適化しうる。
【選択図】図1
【解決手段】活性面と非活性面とを有し、包装部によって保護される半導体チップと、半導体チップを搭載する基板と、その先端部が半導体チップの活性面と電気的に連結され、その後端部が基板まで延びるリードと、リードと基板とが電気的に相互連結されるように、リード後端部の終端面と基板との間に接合される接合材と、を備えてなり、リード後端部の終端面を含む一部を、基板面に対して起立させることを特徴とする半導体パッケージ装置である。これにより、接合部の電気的連結に対する信頼性を向上させ、表面実装時にソルダの湿潤性を改善し、同一規格の半導体パッケージ装置の多層化を容易にし、装置の占めるフットプリントを減らして高密度実装を可能にし、接合材(ソルダ)形状の制御を通じてリードの接合力や接合材の所要量を最適化しうる。
【選択図】図1
Description
本発明は、半導体パッケージ装置及びその製造方法に係り、さらに詳細には、接合に対する信頼性を向上させる半導体パッケージ装置及びその製造方法に関する。
一般的に、微細回路が設計された半導体チップを実電子機器に実装して使用できるようにするため、プラスチック樹脂やセラミックなどの封止材を用いて封止するパッケージング工程は、半導体及び電子機器の最終製品化のための非常に重要な工程である。
このようなパッケージング工程を通じて製作される半導体パッケージ装置は、外部環境から内部の半導体チップを保護し、内部の半導体チップと機器部品との電気的な連結を可能にし、半導体チップの動作時に発生する熱を円滑に放出して、半導体チップの熱的、電気的性能に対する信頼性を確保せねばならない。
前記問題点を解決するための本発明の目的は、半導体チップの動作によるサーマルサイクリング環境下で接合部の電気的連結に対する信頼性を向上させ、表面実装時にソルダの湿潤性を改善し、同一規格の半導体パッケージ装置の多層化を容易にし、装置の占めるフットプリントを減らして高密度実装を可能にする半導体パッケージ装置及びその製造方法を提供することである。
前記目的を達成するための本発明の半導体パッケージ装置は、活性面と非活性面とを有し、包装部によって保護される半導体チップと、前記半導体チップを搭載する基板と、その先端部が前記半導体チップの活性面と電気的に連結され、その後端部が前記基板まで延びるリードと、前記リードと前記基板とが電気的に相互連結されるように、前記リード後端部の終端面と基板との間に接合される接合材と、を備えてなり、前記リード後端部の終端面を含む一部が前記基板面に対して起立していることを特徴とする。
また、本発明によれば、前記リードは、その先端部の一部が外部に露出されるほど折り返されて前記基板に実装される露出型リードフレームパッケージ型であることが可能である。
また、本発明によれば、前記半導体チップの載置されたダイパッドの一面が前記包装部の上方に露出され、前記半導体チップは、その活性面が前記基板と対向するように前記ダイパッドに設置されることが可能である。
また、本発明によれば、前記半導体チップは、複数のチップが多層に積層される積層構造であることが可能である。
また、本発明によれば、前記半導体チップは、ワイヤによって前記リードと電気的に連結されることが可能である。
また、本発明によれば、前記包装部は、前記半導体チップの一側とワイヤとを取り囲む形状に形成される樹脂材質の封止材であることが望ましい。
また、本発明によれば、前記リードの後端部は、本発明の複数の半導体パッケージ装置を重畳させて相互積層させるとき、上層半導体パッケージ装置のリード後端部が下層半導体パッケージ装置のリード後端部と相互干渉されず、接合されるように積層傾斜角が形成されることが可能である。
また、本発明によれば、前記リードの後端部は、本発明の複数の半導体パッケージ装置を重畳させて相互積層させるとき、上層半導体パッケージ装置のリード後端部が下層半導体パッケージ装置のリード後端部と相互干渉されず、接合されるように折曲られた積層段差が形成されることが可能である。
また、本発明によれば、本発明の複数の半導体パッケージ装置をN層に重畳させて相互積層させるとき、上層半導体パッケージ装置のリード接合部と下層半導体パッケージ装置のリード接合部とが電気的に相互連結されるように、前記上層半導体パッケージ装置のリード接合部と下層半導体パッケージ装置のリード接合部との間に接合される層間接合材をさらに含んでなることが可能である。
また、本発明によれば、前記接合材は、下面が前記基板の回路層に接触されるように平らであり、上面が前記リードの接合部を覆い包むように上方に突出した、全体的にその断面が上にやや長い半楕円形であることが可能である。
また、本発明によれば、前記接合材の断面左右形状は、前記リードの後端部の一面がソルダレジストの除去によって露出された回路層の位置によって、接合材の一部が前記リードの一面に他の背面より多く接合されることが可能である。
また、本発明によれば、前記リードの接合部は、接合性を向上させるように表面処理部が形成されることが可能である。
また、本発明によれば、前記表面処理部は、ゴールドコーティングされてなることが可能である。
また、本発明によれば、前記表面処理部は、凹凸加工処理されてなることが可能である。
また、本発明によれば、前記接合材の断面高さは、前記接合部の表面処理部の長さによって決定されることが可能である。
また、本発明によれば、前記リードの後端部は、前記リードの柔軟性を増大させて前記接合材に伝えられる衝撃やストレスを緩和できるように、その厚さまたは幅を縮小させた柔軟部が形成されることが可能である。
また、本発明によれば、前記リードの後端部は、所定角度で折曲られる少なくとも一つの折曲部が形成されることが可能である。
また、本発明によれば、前記リードの後端部は、その厚さまたは幅を補強する補強部が形成されることが可能である。
また、本発明によれば、前記基板に形成された回路層は、前記リードの接合部と噛み合うように対応する対応部が形成されることが可能である。
一方、前記目的を達成するための本発明の半導体パッケージ装置の製造方法は、活性面と非活性面とを有し、包装部によって保護される半導体チップを備える工程と、前記半導体チップを基板に搭載する工程と、前記基板上に接合材を備える工程と、その先端部が前記半導体チップの活性面と電気的に相互連結され、その後端部が前記基板まで延びるリードを備える工程と、前記リードと前記基板とが電気的に相互連結されるように、前記リードと基板との間に接合材を接合し、前記接合材と電気的に連結される前記リードの終端面を含む一部を、前記基板面に対して起立させる工程と、前記リードを基準にソルダレジストの除去によって露出された前記基板の回路層の相対的位置を調整して前記接合材の断面左右形状を決定する工程と、を含んでなることを特徴とする。
一方、前記目的を達成するための本発明の半導体パッケージ装置の製造方法は、活性面と非活性面とを有し、包装部によって保護される半導体チップを備える工程と、前記半導体チップを基板に搭載する工程と、前記基板上に接合材を備える工程と、その先端部が前記半導体チップの活性面と電気的に相互連結され、その後端部が前記基板まで延びるリードを備える工程と、前記リードと前記基板とが電気的に相互連結されるように、前記リードと基板との間に接合材を接合し、前記接合材と電気的に連結される前記リードの終端面を含む一部を、前記基板面に対して起立させる工程と、前記リードの接合部は、接合性を向上させるように表面処理され、前記接合部の表面処理された長さを調整して前記接合材の断面高さを決定する工程と、を含んでなることを特徴とする。
本発明の半導体パッケージ装置及びその製造方法によれば、サーマルサイクリング環境下における接合部の電気的連結に対する信頼性を向上させ、表面実装時にソルダの湿潤性を改善し、同一規格の半導体パッケージ装置の多層化を容易にし、装置の占めるフットプリントを減らして高密度実装を可能にし、接合材(ソルダ)形状の制御を通じてリードの接合力や接合材の所要量を最適化しうる。
以下、本発明の望ましい多様な実施形態による半導体パッケージ装置及びその製造方法を図面を参照して詳細に説明する。
まず、図1に示したように、本発明の望ましい一実施形態による半導体パッケージ装置10は、包装部1によって保護される半導体チップ2と、前記半導体チップ2を搭載する基板3と、リード7及び接合材8を備えてなる構成である。
ここで、前記リード7は、図2に示したように、その先端部4が前記半導体チップ2と電気的に相互連結され、その後端部5が前記基板まで延び、前記後端部5の終端面を含む一部、すなわち、前記接合材8によって接合される後端部5の接合部6が前記基板3の面に対して起立している1字状に形成される。
また、図1に示したように、前記リード7は、その先端部4が外部に露出されるほど折り返されて前記基板3に実装される露出型リードフレームパッケージ型であることが望ましい。
このような前記露出型リードフレームパッケージ型に製作される本発明の半導体パッケージ装置10は、図1に示したように、前記半導体チップ2が載置されたダイパッド9の一面が前記包装部1の上方に露出される。
ここで、前記半導体チップは、活性面と非活性面とを有するものであって、その活性面が前記基板3と対向するように前記ダイパッド9に設置される。
また、前記接合材8は、前記基板3と前記リード7の接合部6とが電気的に相互連結されるように、前記基板3と前記リード7の接合部6との間に接合されるものであって、電気的な連結及び堅固な固定が可能なハンダや金、銅、銀、アルミニウムなどその他の多様な材質の溶接材が適用される。
また、前記半導体チップ2は、複数のチップが多層に積層される積層構造であることが可能であり、ワイヤ91など多様な信号伝達装置を通じて前記リード7と電気的に連結されることが可能である。
また、前記包装部1には、前記半導体チップ2の一側とワイヤ91とを覆い包む形状に形成される樹脂材質の封止材やセラミックが適用されることが可能である。
したがって、本発明の望ましい一実施形態による半導体パッケージ装置10は、図2に示したように、前記リード7が先端部4、後端部5及び接合部6からなり、特に、前記接合材8と接触される前記後端部5の接合部6は、前記基板3の面に対して起立しているものであって、図3に示したように、前記半導体チップの動作によるサーマルサイクリング環境下において、もし、熱変形力Fが発生して前記基板3に反撥力Gが発生し、前記リード7にストレスが発生すれば、前記後端部5の接合部6が1字状に形成された本発明の前記リード7にリード変形力Kが発生する。
すなわち、このような前記リード変形力Kによって1字状に起立している本発明のリード7は、形態上前記熱変形力Fによる梃子作用によって弾性変形が容易に発生してストレスや衝撃を吸収し、このようなストレスや衝撃を遮断して、比較的脆弱な前記接合材8や基板3が破損・破断されることを事前に防止しうる。
特に、このようなリード7によって、前記接合部6の電気的連結に対する信頼性を向上させ、表面実装時にソルダの湿潤性を改善しうる。
一方、図4に示したように、前記接合材8は、下面が前記基板3の回路層11に接触されるように平らであり、上面が前記リード7の接合部6を覆い包むように上方に突出した全体的にその断面が上にやや長い半楕円形であることが望ましい。
ここで、このような前記接合材8は、全体的にその断面が上にやや長い半楕円形以外にも、図示していないが、円形、三角形、四角形、多角形、不規則型など非常に多様な形状に接合されることが可能である。
特に、このような前記接合材8の断面左右形状は、図5及び図6に例示したように、前記リード7を基準としたソルダレジスト12の除去によって露出された回路層11の相対的位置によって決定される。
すなわち、図5に示したように、例えば、前記リード7を基準として内側部分に接合材8を補強しようとすれば、露出された回路層11の位置を前記リード7を基準として内側に調整して装置の占めるフットプリントを最小化し、図6に示したように、例えば、前記リード7を基準として外側部分に接合材8を補強しようとすれば、露出された回路層11の位置を前記リード7を基準として外側に調整してさらに堅固な固定を可能にしうる。
したがって、図5及び図6に示したように、前記接合材8の一部が前記リード7の一面に他の背面より多く接合された構成が可能である。
一方、図7に示したように、本発明の半導体パッケージ装置10,20は、複数のパッケージ装置10,20を相互重畳させて相互積層させうるものであって、このとき、前記リード7の後端部5は、上層半導体パッケージ装置20のリード7の後端部5が下層半導体パッケージ装置10のリード7の後端部5と相互干渉されず、接合されるように積層傾斜角Aが形成されることが望ましい。
ここで、このような本発明の半導体パッケージ装置10,20を2層以上に重畳させて積層させるとき、上層半導体パッケージ装置20のリード7の接合部6と下層半導体パッケージ装置10のリード7の接合部6とが電気的に相互連結されるように、前記上層半導体パッケージ装置20のリード接合部6と下層半導体パッケージ装置10のリード7接合部6との間に層間接合材21が接合される。
このような前記層間接合材21は、前記上層リード7と下層リード7との電気的な連結はもとより、前記上層半導体パッケージ装置20を下層半導体パッケージ装置10に堅く固定させる役割を持つ。
ここで、このような前記層間接合材21には、電気的な連結及び堅い固定の可能なハンダや金、銀、銅、アルミニウム、その他の多様な材質の溶接材が適用される。
また、図14に示したように、前記リード7の後端部5は、本発明の複数の半導体パッケージ装置10,20を重畳させて相互積層させるとき、上層半導体パッケージ装置20のリード7後端部5が下層半導体パッケージ装置10のリード7後端部5と相互干渉されず、接合されるように折曲られた積層段差Dが形成されることも望ましい。
この場合にも、前記上層リード7と下層リード7との電気的な連結はもとより、前記上層半導体パッケージ装置20を下層半導体パッケージ装置10に堅く固定させるように、上層半導体パッケージ装置20のリード接合部6と下層半導体パッケージ装置10のリード7接合部6との間に層間接合材21が接合される。
したがって、同一規格の半導体パッケージ装置10,20の多層化(図面では、2層)を容易にし、高密度実装を可能にする。
一方、図8及び図9に示したように、前記リード7の接合部6は、接合性を向上させるように表面処理部13が形成されるものであって、前記表面処理部13は、導電性及びソルダの湿潤性が良好なゴールドコーティングされてなることが望ましい。
特に、図8及び図9に示したように、前記接合材8の断面高さH1,H2は、前記接合部6の表面処理部13の長さL1,L2により決定されうる。
すなわち、例えば、図8に示したように、前記表面処理部13の長さL1を長く形成して前記接合部8の断面高さH1を高く形成することによって、さらに堅い接合を可能にすることはもとより、図9に示したように、前記表面処理部13の長さL2を短く形成して前記接合部8の断面高さH2を低く形成することによって、接合部8の所要量を節減しうる。
一方、図10に示したように、前記表面処理部13は、前記接合材8の接合時に、相互間の結合力を向上させるように孔や溝、突起などの各種の凹凸14が加工処理されてなされることもある。
したがって、このような凹凸14の間に浸透した接合材8は、結合力が大きく増大して、前記リード7及び回路層11をさらに堅く固定させうる。
また、図11に示したように、前記リード7の後端部5は、前記リード7の柔軟性を増大させて前記接合材8に伝達される衝撃やストレスを緩和できるように、その厚さt1または幅を縮小させる柔軟部15が形成される。
また、図11に示したように、前記リード7の後端部5は、前記接合部6の剛性を増大させて前記接合材8との結合力を増大させるように、その厚さt2または幅を補強する補強部17が形成されることもある。
したがって、図11に例示された本発明の半導体パッケージ装置は、前記柔軟部15によって柔軟性が増大して、熱変形による繰り返し衝撃やストレスを大きく緩和させると同時に、前記補強部17によって結合力が増大して部品の破損や破断を防止しうる。
これ以外にも、図12に示したように、前記リード7の柔軟性を増大させるために前述した図11の柔軟部15の代わりに、前記接合材8に伝達される衝撃やストレスを緩和できるように、屈折角度Bで少なくとも折曲られる折曲部16が形成されることもある。
一方、図13に示したように、前記基板3に形成された回路層11は、前記リード7の接合部6と噛み合うように対応する対応部18が形成されることもある。
すなわち、前記リード7の接合部6は、前記回路層11の対応部18に噛み合い、このように噛み合った状態で前記接合材8が接合されるため、さらに堅い固定が可能で部品の破損や破断を防止しうる。
一方、本発明の望ましい一実施形態による半導体パッケージ装置の製造方法であって、図5及び図6に示したように、前述した半導体パッケージ装置を構成できるように、包装部1によって保護される半導体チップ2を備え、前記半導体チップ2を基板に搭載し、前記基板3上に接合材8を備え、前記リード7の一部を前記接合材8に挿入して起立しているように形成し、前記リード7を基準にソルダレジスト12の除去によって露出された前記基板3の回路層11の相対的位置を調整して、前記接合材8の断面左右形状を決定するか、または図8及び図9に示したよう、前記リード7の接合部6は、接合性を向上させるように表面処理され、前記接合部6の表面処理された長さL1,L2を調整して、前記接合材8の断面高さH1,H2を決定しうる。
したがって、このような本発明の多様な方法を適切に使用して所望の形態に接合材8を接合させうるため、ソルダ形状の円滑な制御が可能であり、このようなソルダ形状の制御を通じて、リード7の接合力や接合材8の所要量を最適化しうるという利点を持つ。
本発明は、前記実施形態に限定されず、本発明の思想を損なわない範囲内で当業者による変形が可能である。
したがって、本発明で権利を請求する範囲は、詳細な説明の範囲内に決定されるものではなく、特許請求の範囲及びその技術的思想によって限定される。
本発明は、電子機器関連の技術分野に適用可能である。
1 包装部
2 半導体チップ
3 基板
4 先端部
5 後端部
6 接合部
7 リード
8 接合材
9 ダイパッド
10,20 半導体パッケージ装置
11 回路層
12 ソルダレジスト
13 表面処理部
14 凹凸
15 柔軟部
16 折曲部
17 補強部
18 対応部
A 積層傾斜角
B 屈折角度
D 積層段差
H1,H2 高さ
L1,L2 長さ
t1,t2 厚さ
F 熱変形力
G 反撥力
K リード変形力
2 半導体チップ
3 基板
4 先端部
5 後端部
6 接合部
7 リード
8 接合材
9 ダイパッド
10,20 半導体パッケージ装置
11 回路層
12 ソルダレジスト
13 表面処理部
14 凹凸
15 柔軟部
16 折曲部
17 補強部
18 対応部
A 積層傾斜角
B 屈折角度
D 積層段差
H1,H2 高さ
L1,L2 長さ
t1,t2 厚さ
F 熱変形力
G 反撥力
K リード変形力
Claims (21)
- 活性面と非活性面とを有し、包装部によって保護される半導体チップと、
前記半導体チップを搭載する基板と、
その先端部が前記半導体チップの活性面と電気的に連結され、その後端部が前記基板まで延びるリードと、
前記リードと前記基板とが電気的に相互連結されるように、前記リードの後端部の終端面と基板との間に接合される接合材と、を備えてなり、
前記リードの後端部の終端面を含む一部が前記基板面に対して起立していることを特徴とする半導体パッケージ装置。 - 前記リードは、その先端部の一部が外部に露出されるほど折り返されて前記基板に実装される露出型リードフレームパッケージ型であることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記半導体チップが載置されたダイパッドの一面が前記包装部の上方に露出され、前記半導体チップは、その活性面が前記基板と対向するように前記ダイパッドに設置されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記半導体チップは、複数のチップが多層に積層される積層構造であることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記半導体チップは、ワイヤによって前記リードと電気的に連結されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記包装部は、前記半導体チップの一側とワイヤとを取り囲む形状に形成される樹脂材質の封止材であることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記リードの後端部は、本発明の複数の半導体パッケージ装置を重畳させて相互積層させるとき、上層半導体パッケージ装置のリード後端部が、下層半導体パッケージ装置のリード後端部と相互干渉されず、接合されるように積層傾斜角が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記リードの後端部は、本発明の複数の半導体パッケージ装置を重畳させて相互積層させるとき、上層半導体パッケージ装置のリード後端部が下層半導体パッケージ装置のリード後端部と相互干渉されず、接合されるように折曲られた積層端子が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 本発明の複数の半導体パッケージ装置をN層に重畳させて相互積層させるとき、上層半導体パッケージ装置のリード接合部と下層半導体パッケージ装置のリード接合部とが電気的に相互連結されるように、前記上層半導体パッケージ装置のリード接合部と下層半導体パッケージ装置のリード接合部との間に接合される層間接合材をさらに含んでなることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記接合材は、下面が前記基板の回路層に接触されるように平らであり、上面が前記リードの接合部を覆い包むように上方に突出した、全体的にその断面が上にやや長い半楕円形であることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記接合材の断面左右形状は、前記リードの後端部の一面がソルダレジストの除去によって露出された回路層の位置によって、接合材の一部が前記リードの一面に他の背面より多く接合されたことを特徴とする請求項1または10に記載の半導体パッケージ装置。
- 前記リードの接合部は、接合性を向上させるように表面処理部が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記表面処理部は、ゴールドコーティングされてなることを特徴とする請求項12に記載の半導体パッケージ装置。
- 前記表面処理部は、凹凸加工処理されてなることを特徴とする請求項12に記載の半導体パッケージ装置。
- 前記接合材の断面高さは、前記接合部の表面処理部の長さによって決定されることを特徴とする請求項1または12に記載の半導体パッケージ装置。
- 前記リードの後端部は、前記リードの柔軟性を増大させて前記接合材に伝えられる衝撃やストレスを緩和できるように、その厚さまたは幅を縮小させる柔軟部が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記リードの後端部は、所定角度で折曲られる少なくとも一つの折曲部が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記リードの後端部は、その厚さまたは幅を補強する補強部が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 前記基板に形成された回路層は、前記リードの接合部と噛み合うように対応する対応部が形成されることを特徴とする請求項1に記載の半導体パッケージ装置。
- 活性面と非活性面とを有し、包装部によって保護される半導体チップを備える工程と、
前記半導体チップを基板に搭載する工程と、
前記基板上に接合材を備える工程と、
その先端部が前記半導体チップの活性面と電気的に相互連結され、その後端部が前記基 板まで延びるリードを備える工程と、
前記リードと前記基板とが電気的に相互連結されるように、前記リードと基板との間に接合材を接合し、前記接合材と電気的に連結される前記リードの終端面を含む一部を、前記基板面に対して起立させる工程と、
前記リードを基準にソルダレジストの除去によって露出された前記基板の回路層の相対的位置を調整して前記接合材の断面左右形状を決定する工程と、を含んでなることを特徴とする半導体パッケージ装置の製造方法。 - 活性面と非活性面とを有し、包装部によって保護される半導体チップを備える工程と、
前記半導体チップを基板に搭載する工程と、
前記基板上に接合材を備える工程と、
その先端部が前記半導体チップの活性面と電気的に相互連結され、その後端部が前記基板まで延びるリードを備える工程と、
前記リードと前記基板とが電気的に相互連結されるように、前記リードと基板との間に接合材を接合し、前記接合材と電気的に連結される前記リードの終端面を含む一部を、前記基板面に対して起立させる工程と、
前記リードの接合部は、接合性を向上させるように表面処理され、前記接合部の表面処理された長さを調整して前記接合材の断面高さを決定する工程と、を含んでなることを特徴とする半導体パッケージ装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017504222A (ja) * | 2014-12-23 | 2017-02-02 | インテル・コーポレーション | パッケージオンパッケージ製品のための複数のリード線を用いた統合パッケージデザイン |
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