JP2009033641A - 信号遅延回路 - Google Patents
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Abstract
【課題】回路規模が小さく消費電流が少ない信号遅延回路の提供
【解決手段】圧縮回路３２は、入力信号ｎ１を例えば１４個単位で区切り、これを５ビットのデータに圧縮し、動作クロックｎ２の１４分の１のレートで圧縮データｎ５を生成する。低速動作シフトレジスタ３３は、圧縮回路３２からの圧縮データｎ５を、この圧縮データｎ５のデータ生成レートと同じく動作レートの１４分の１のレートで１６段分だけ遅延させた遅延圧縮信号ｎ６を生成する。伸張回路３４は、遅延圧縮信号ｎ６に基づいて圧縮データｎ５を元のデータに伸張する。
【選択図】 図３
【解決手段】圧縮回路３２は、入力信号ｎ１を例えば１４個単位で区切り、これを５ビットのデータに圧縮し、動作クロックｎ２の１４分の１のレートで圧縮データｎ５を生成する。低速動作シフトレジスタ３３は、圧縮回路３２からの圧縮データｎ５を、この圧縮データｎ５のデータ生成レートと同じく動作レートの１４分の１のレートで１６段分だけ遅延させた遅延圧縮信号ｎ６を生成する。伸張回路３４は、遅延圧縮信号ｎ６に基づいて圧縮データｎ５を元のデータに伸張する。
【選択図】 図３
Description
本発明は、信号遅延回路に関するものである。
図１３は、従来の信号遅延回路の構成を示すブロック図である。
従来の信号遅延回路２は、入力信号ｎ１を任意の時間Ｔだけ遅らせた信号ｎ７を生成する。この信号遅延回路２は、図１３に示すように、レジスタを直列にならべて構成したシフトレジスタが使用され、動作クロックｎ２により入力信号ｎ１を、１クロックずつ遅延させていた（例えば特許文献１参照）。
特開平８−２１２７９４号公報
従来の信号遅延回路２は、入力信号ｎ１を任意の時間Ｔだけ遅らせた信号ｎ７を生成する。この信号遅延回路２は、図１３に示すように、レジスタを直列にならべて構成したシフトレジスタが使用され、動作クロックｎ２により入力信号ｎ１を、１クロックずつ遅延させていた（例えば特許文献１参照）。
しかし、図１３に示す信号遅延回路２をシフトレジスタで構成した場合、レジスタは生成する遅延時間を動作クロックの周期で割った数分必要になる。動作クロック周波数が高速になると信号遅延回路２で用いる遅延生成用のシフトレジスタの個数が多くなってしまうという問題があった。また、このシフトレジスタは高速なクロックで動作する為、消費電力も大きいという問題があった。
そこで、本発明は、従来技術よりも回路規模と消費電力の削減効果を得られる信号遅延回路を提供することを目的とする。
そこで、本発明は、従来技術よりも回路規模と消費電力の削減効果を得られる信号遅延回路を提供することを目的とする。
本発明者は、前記課題を解決するために、入力信号が取り得る最大周波数と動作クロック周波数の関係によりデータが同じ値を連続する最低回数が決まることに着目した。
さらに、時間的に連続しているデータを最低連続回数より小さい単位Ｎで区切ることで、Ｎ個の中の最古データから最新データまで遷移する間のデータの変化点が１つ以下になり、これらのデータ群が取り得る状態は、２Ｎ通りとなるため、ｌｏｇ2（２Ｎ）以上で最小の整数Ｍビットに圧縮可能であることを見出し、これに基づいて以下のような本発明を完成させた。
さらに、時間的に連続しているデータを最低連続回数より小さい単位Ｎで区切ることで、Ｎ個の中の最古データから最新データまで遷移する間のデータの変化点が１つ以下になり、これらのデータ群が取り得る状態は、２Ｎ通りとなるため、ｌｏｇ2（２Ｎ）以上で最小の整数Ｍビットに圧縮可能であることを見出し、これに基づいて以下のような本発明を完成させた。
すなわち、第１の発明は、最高周波数ａでかつ１ビットの第１のデジタル信号を、周波数ｂの第１のクロックを用いてＴ時間遅延させる信号遅延回路であって、前記第１のデジタル信号にて同じデータが連続する最短の回数をＮ、ｌｏｇ2（２×Ｎ）以上の最小の整数をＭとしたときに、連続するＮ個の前記第１のデータ群を、第１のデータ群がとり得る（２×Ｎ）通りの状態に１対１に対応するように、Ｍビットの第２のデジタル信号に変換する圧縮回路と、少なくとも［Ｍ×｛（（Ｔ×ｂ）／Ｎ）−１｝］個のシフトレジスタを有し、前記第２のデジタル信号を、周波数（ｂ／Ｎ）の第２のクロックレートで、所定時間遅延させたＭビットの第３のデジタル信号を生成するレジスタ回路と、前記第３のデジタル信号を、１対１に対応する（２×Ｎ）通りの前記第１のクロックレートのＮ個連続する１ビットデータである第４のデジタル信号に変換する伸張回路と、を備えている。
第２の発明は、第１の発明において、前記圧縮回路は、前記第１のデジタル信号を（ｂ／ａ）／２以下の最大の整数であるＮビットの第１のパラレル信号に変換するシリアル／パラレル変換回路と、前記第１のパラレル信号がとり得る（２×Ｎ）通りの状態に１対１に対応するように、前記第１のパラレル信号をＭビットの前記第２のデジタル信号に変換する第１の変換回路と、を備えている。
第３の発明は、第１または第２の発明において、前記伸張回路は、前記第３のデジタル信号を、（２×Ｎ）通りの前記第１のパラレル信号に１対１に対応するように、Ｎビットの第２のパラレル信号に変換する第２の変換回路と、前記第２のパラレル信号を、前記第４のデジタル信号に変換するパラレル／シリアル変換回路と、を備えている。
第４の発明は、第１の発明において、前記圧縮回路は、前記第１のクロックで「０」から「（Ｎ−１）」までカウントするカウンタと、前記カウンタのカウント値が「０」の時に、前記第１のデジタル信号を取り込み、初期値として記憶する第１の初期値記憶レジスタと、前記カウント値が「１」から「（Ｎ−１）」の時に、前記初期値と前記第１のデジタル信号を比較し、前記第１のデジタル信号の値の変化時のカウント値を（Ｍ−１）ビットの波形データとして記憶する波形検出器とを備え、１ビットの前記初期値と前記（Ｍ−１）ビットの波形データとを前記第２のデジタル信号として出力する。
第５の発明は、第１または第２の発明において、前記伸張回路は、前記カウント値が「（Ｎ−１）」の時に、前記第３のデジタル信号の前記第２のデジタル信号の初期値の１ビットに対応するビットを取り込み、初期値として記憶する第２の初期値記憶レジスタと、前記カウント値が「０」から「（Ｎ−２）」の時に、前記第３のデジタル信号の前記第２のデジタル信号の波形データの（Ｍ−１）ビットに対応するビットに基づき、前記第３のデジタル信号の変化タイミングを生成する変化タイミング生成回路と、前記変化タイミングに基づき、前記初期値を反転させる反転回路とを備え、前記反転回路で反転させた初期値を前記第４のデジタル信号として出力する。
本発明は、以下の効果を奏することができる。
例えば、図１の信号遅延回路３１において記憶すべきデータを、データの最短連続数以下の整数Ｎ個単位のグループに分けるようにしたので、このグループを構成するＮ個のレジスタをｌｏｇ2（２Ｎ）以上で最小の整数個のレジスタ数に圧縮することで回路規模の削減効果が得られる。さらに、圧縮したデータを動作クロックのＮ分の１のレートで転送するようにしたので、単位時間あたりのレジスタの動作回数が減り、低消費電力の効果が得られる。
例えば、図１の信号遅延回路３１において記憶すべきデータを、データの最短連続数以下の整数Ｎ個単位のグループに分けるようにしたので、このグループを構成するＮ個のレジスタをｌｏｇ2（２Ｎ）以上で最小の整数個のレジスタ数に圧縮することで回路規模の削減効果が得られる。さらに、圧縮したデータを動作クロックのＮ分の１のレートで転送するようにしたので、単位時間あたりのレジスタの動作回数が減り、低消費電力の効果が得られる。
また、必要なシフトレジスタ段数ｍを、入力信号が取りえる最大周波数の時にシフトレジスタ中に存在するエッジの数ｎで割った値が、データの最短連続数となるため、（ｍ／ｎ）ビットのデータをｌｏｇ2（２ｍ／ｎ）ビットに圧縮でき、必要なシフトレジスタ段数ｍを圧縮単位毎に分割するとｍ／（ｍ／ｎ）よりｎ個の圧縮単位に区切ることができるので、ｎ×ｌｏｇ2（２ｍ／ｎ）個のレジスタで構成することができ、少ないレジスタ数で信号遅延回路を構成することができる。
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
図１は、本発明の信号遅延回路に係る第１実施形態の構成を示す。
この第１実施形態に係る信号遅延回路３１は、例えば、最大周波数４．９ＭＨｚの入力信号ｎ１を、動作クロック周波数１３８. ２４ＭＨｚを用いて、約１. ７２２μｓｅｃ遅延させる場合の適用例である。
図１の信号遅延回路３１は、入力されるデータを圧縮し、その圧縮データを元のデータに伸張するようにした点に特徴がある。そこで、その原理の説明のために必要である、圧縮すべきデータの単位数（圧縮データ単位数）Ｎと、圧縮後のデータ数Ｍの求め方について、図１および図２を参照して以下に説明する。
（第１実施形態）
図１は、本発明の信号遅延回路に係る第１実施形態の構成を示す。
この第１実施形態に係る信号遅延回路３１は、例えば、最大周波数４．９ＭＨｚの入力信号ｎ１を、動作クロック周波数１３８. ２４ＭＨｚを用いて、約１. ７２２μｓｅｃ遅延させる場合の適用例である。
図１の信号遅延回路３１は、入力されるデータを圧縮し、その圧縮データを元のデータに伸張するようにした点に特徴がある。そこで、その原理の説明のために必要である、圧縮すべきデータの単位数（圧縮データ単位数）Ｎと、圧縮後のデータ数Ｍの求め方について、図１および図２を参照して以下に説明する。
まず初めに、入力信号ｎ１を動作クロックｎ２で転送した時に、同じデータが連続する最短回数を求める。入力信号ｎ１が最大周波数４．９ＭＨｚのとき、入力信号ｎ１が同じ値を保持する時間は最短となりその時間幅は、入力信号ｎ１の入力最大周波数の半周期にあたる( １／４. ９ＭＨｚ) ／２〔ｓｅｃ〕の時間であることがわかる。この最短パルス幅の信号を１３８. ２４ＭＨｚの動作クロックｎ２で転送したとき、データの連続数は、( １３８. ２４ＭＨｚ／４. ９ＭＨｚ）／２以下にならないことがわかる。従って、( １３８. ２４ＭＨｚ／４. ９ＭＨｚ）／２以下の整数である１４が、同じデータが連続する最短回数となる。
一方、データの連続最短回数をＮとしたとき、データをＮ個の連続するグループ毎に区切ると、区切られたデータ群中の最古データから最新データに遷移する過程で、データが変化する回数は、１回もしくは０回となる。この時に区切られたデータ群が取り得る状態を、図２に示す。
一方、データの連続最短回数をＮとしたとき、データをＮ個の連続するグループ毎に区切ると、区切られたデータ群中の最古データから最新データに遷移する過程で、データが変化する回数は、１回もしくは０回となる。この時に区切られたデータ群が取り得る状態を、図２に示す。
図２では、Ｎ個に区切ったデータを転送された順番の古いものからｄ１、ｄ２と名付けていきＮ個中最新のデータをｄｎとしている。このときｄ１〜ｄｎのデータ群が取り得る状態はｓｔ（１）〜ｓｔ（２ｎ）で示されるように２Ｎ通りとなる。２Ｎ通りの状態しかとらないため、これらＮ個のデータは、ｌｏｇ2（２Ｎ）以上の最小の整数個の記憶素子に圧縮して記憶することができる。
この第１実施形態では、Ｎ＝１４とすることにしたので、１４ビットの連続するシフトレジスタが取り得る状態は２Ｎ＝２８通りとなり、ｌｏｇ2（２８）以上の最小の整数は５であるので、Ｍ＝５ビットに圧縮可能であることがわかる。
この第１実施形態では、Ｎ＝１４とすることにしたので、１４ビットの連続するシフトレジスタが取り得る状態は２Ｎ＝２８通りとなり、ｌｏｇ2（２８）以上の最小の整数は５であるので、Ｍ＝５ビットに圧縮可能であることがわかる。
図３は、以上のような条件の下で作成された信号遅延回路３１の構成例である。
この信号遅延回路３１は、図３に示すように、圧縮回路３２と、低速動作のシフトレジスタ３３と、伸張回路３４と、からなる。
ここで、圧縮回路３２および伸張回路３４は、動作クロックｎ２によって同期動作する。シフトレジスタ３３は、動作クロックｎ２をＮ分周させたＮ分周動作クロックｎ３によって同期動作する。
圧縮回路３２は、入力信号ｎ１を１４個単位で区切り、これを５ビットのデータに圧縮し、動作クロックｎ２の１４分の１のレートで圧縮データｎ５を生成する。シフトレジスタ３３は、圧縮データを動作クロックの１４分の１のレートで転送する５ビット１６段のシフトレジスタからなる。伸張回路３４は、遅延圧縮信号ｎ６に基づいて圧縮データｎ５を元のデータに伸張する。
この信号遅延回路３１は、図３に示すように、圧縮回路３２と、低速動作のシフトレジスタ３３と、伸張回路３４と、からなる。
ここで、圧縮回路３２および伸張回路３４は、動作クロックｎ２によって同期動作する。シフトレジスタ３３は、動作クロックｎ２をＮ分周させたＮ分周動作クロックｎ３によって同期動作する。
圧縮回路３２は、入力信号ｎ１を１４個単位で区切り、これを５ビットのデータに圧縮し、動作クロックｎ２の１４分の１のレートで圧縮データｎ５を生成する。シフトレジスタ３３は、圧縮データを動作クロックの１４分の１のレートで転送する５ビット１６段のシフトレジスタからなる。伸張回路３４は、遅延圧縮信号ｎ６に基づいて圧縮データｎ５を元のデータに伸張する。
図４は、図３に示す圧縮回路３２の具体的な構成例である。
圧縮回路３２は、図４に示すように、シリアル／パラレル変換器３６と、圧縮論理回路３７とからなる。
シリアル／パラレル変換器３６は、入力信号ｎ１をシリアル／パラレル変換して１４ビットのパラレルデータｎ１０を生成する。圧縮論理回路３７は、シリアル／パラレル変換器３６からのパラレルデータｎ１０を、パラレルデータｎ１０が取り得る２８通りの状態に１対１に対応する５ビットの圧縮データｎ５に変換する。
図４の圧縮回路３２は、シリアル／パラレル変換器３６を有するため、圧縮データを生成するのに動作クロックｎ２の１４周期分の時間を必要とし、動作クロックｎ２の１４分の１のレートで圧縮データｎ５を生成する。
圧縮回路３２は、図４に示すように、シリアル／パラレル変換器３６と、圧縮論理回路３７とからなる。
シリアル／パラレル変換器３６は、入力信号ｎ１をシリアル／パラレル変換して１４ビットのパラレルデータｎ１０を生成する。圧縮論理回路３７は、シリアル／パラレル変換器３６からのパラレルデータｎ１０を、パラレルデータｎ１０が取り得る２８通りの状態に１対１に対応する５ビットの圧縮データｎ５に変換する。
図４の圧縮回路３２は、シリアル／パラレル変換器３６を有するため、圧縮データを生成するのに動作クロックｎ２の１４周期分の時間を必要とし、動作クロックｎ２の１４分の１のレートで圧縮データｎ５を生成する。
図３の低速動作シフトレジスタ３３は、圧縮回路３２が動作レートの１４分の１のレートで生成する５ビットの圧縮データｎ５を、この圧縮データｎ５のデータ生成レートと同じく動作レートの１４分の１のレートで１６段分だけ遅延させた遅延圧縮信号ｎ６を生成する。
図１および図３の信号遅延回路３１において、遅延させたい時間は約１. ７２２μｓｅｃである。この遅延を動作クロックｎ２で動作するシフトレジスタで生成するためには、１. ７２２μｓｅｃ／（１／１３８．２４ＭＨｚ）より、およそ２３８段のレジスタが必要である。
図１および図３の信号遅延回路３１において、遅延させたい時間は約１. ７２２μｓｅｃである。この遅延を動作クロックｎ２で動作するシフトレジスタで生成するためには、１. ７２２μｓｅｃ／（１／１３８．２４ＭＨｚ）より、およそ２３８段のレジスタが必要である。
しかし、圧縮回路３２において動作クロックｎ２の１４周期分の遅延が生じるため、低速動作シフトレジスタ３３では、２３８−１４＝２２４によって動作クロックｎ２の２２４周期分の遅延を与えればよい。このため、低速動作シフトレジスタ３３は、１４ビット分の情報に相当する５ビットの信号を、動作クロックの１４分の１のレートで転送するので、２２４÷１４＝１６となり、レジスタによって１６段分の遅延を付与すればよい。
図５は、図３の伸張回路３４の具体的な構成例である。
伸張回路３４は、図５に示すように、伸張論理回路３８と、パラレル／シリアル変換器３９とからなる。
伸張論理回路３８は、圧縮データｎ５を低速動作シフトレジスタ３３で必要な時間分だけ遅延させた遅延圧縮信号ｎ６を入力とし、この遅延圧縮信号ｎ６を１対１に対応する１４ビットのパラレルデータｎ１１に変換する。パラレル／シリアル変換器３９は、伸張論理回路３８から出力される１４ビットのパラレルデータｎ１１を、シリアルデータである伸張データｎ７に変換する。
伸張回路３４は、図５に示すように、伸張論理回路３８と、パラレル／シリアル変換器３９とからなる。
伸張論理回路３８は、圧縮データｎ５を低速動作シフトレジスタ３３で必要な時間分だけ遅延させた遅延圧縮信号ｎ６を入力とし、この遅延圧縮信号ｎ６を１対１に対応する１４ビットのパラレルデータｎ１１に変換する。パラレル／シリアル変換器３９は、伸張論理回路３８から出力される１４ビットのパラレルデータｎ１１を、シリアルデータである伸張データｎ７に変換する。
（第２実施形態）
本発明の信号遅延回路に係る第２実施形態は、第１実施形態における回路規模をさらに小さくするために、図４、図５に示す圧縮回路３２および伸張回路３４を、図６、図１１に示す逐一圧縮回路４０および逐一伸張回路５０に置き換えたものである。
なお、この第２実施形態の他の部分の構成は、第１実施形態の構成と同様であるので、その説明は省略する。
図６は、第２実施形態における逐一圧縮回路４０の構成例を示す。
この逐一圧縮回路４０は、図示のように、カウンタ４１と、コンパレータ４２と、初期値記憶レジスタ４３と、データ変化点検出器４４と、を備えている。
本発明の信号遅延回路に係る第２実施形態は、第１実施形態における回路規模をさらに小さくするために、図４、図５に示す圧縮回路３２および伸張回路３４を、図６、図１１に示す逐一圧縮回路４０および逐一伸張回路５０に置き換えたものである。
なお、この第２実施形態の他の部分の構成は、第１実施形態の構成と同様であるので、その説明は省略する。
図６は、第２実施形態における逐一圧縮回路４０の構成例を示す。
この逐一圧縮回路４０は、図示のように、カウンタ４１と、コンパレータ４２と、初期値記憶レジスタ４３と、データ変化点検出器４４と、を備えている。
カウンタ４１は、「０」から「１３」まで＋１ずつ計数し、この計数値が「１３」に至ると「０」に遷移するカウント値ｎ１６を生成する。コンパレータ４２は、そのカウンタ４１の計数値が「０」か否かを判定し、「０」のときにその旨のデータロード信号ｎ４１を初期値記憶レジスタ４３に出力する。
初期値記憶レジスタ４３は、カウンタ４１のカウント値ｎ１６が「０」となってコンパレータ４２から信号ｎ４１が出力されたときに、入力信号ｎ１を取り込み、圧縮単位である１４個のシリアルデータ中で最古のデータとなる値を初期値ｎ１２として記憶する。データ変化点検出器４４は、入力信号ｎ１に係るデータを順次取り込み、そのデータが初期値ｎ１２と異なるデータがあれば、その異なったときのカウンタ４１のカウンタ値ｎ１６をデータ変化点情報ｎ４８として記憶する。
初期値記憶レジスタ４３は、カウンタ４１のカウント値ｎ１６が「０」となってコンパレータ４２から信号ｎ４１が出力されたときに、入力信号ｎ１を取り込み、圧縮単位である１４個のシリアルデータ中で最古のデータとなる値を初期値ｎ１２として記憶する。データ変化点検出器４４は、入力信号ｎ１に係るデータを順次取り込み、そのデータが初期値ｎ１２と異なるデータがあれば、その異なったときのカウンタ４１のカウンタ値ｎ１６をデータ変化点情報ｎ４８として記憶する。
次に、図６の逐一圧縮回路４０の動作の概要について、図８（ａ）および図９を参照して説明する。
カウンタ４１は、図８（ａ）に示すように、動作クロックｎ２が立ち上がるたびに計数動作を行い、そのカウント値ｎ１６が「０」から順に「１３」まで増加していき、これらの動作を繰り返す。また、圧縮対象である、１４個のシリアルデータＡ１〜Ａ１４からなる入力信号ｎ１は、動作クロックｎ２によって順に入力される。
カウンタ４１は、図８（ａ）に示すように、動作クロックｎ２が立ち上がるたびに計数動作を行い、そのカウント値ｎ１６が「０」から順に「１３」まで増加していき、これらの動作を繰り返す。また、圧縮対象である、１４個のシリアルデータＡ１〜Ａ１４からなる入力信号ｎ１は、動作クロックｎ２によって順に入力される。
いま、カウンタ４１のカウント値ｎ１６が「０」のときには、コンパレータ４２はそれが「０」であることを判定し、その旨の信号ｎ４１を初期記憶レジスタ４３に出力する。このため、初期記憶レジスタ４３は、圧縮単位である１４個のシリアルデータＡ１〜Ａ１４中で最古のデータＡ１となる値Ｂａを初期値ｎ１２として記憶し、これが出力される。この初期値ｎ１２である値Ｂａは、１ビットのデータである。
一方、シリアルデータＡ１〜Ａ１４は、データ変化点検出器４４に順に取り込まれていく。データ変化点検出器４４は、その取り込むシリアルデータＡ１〜Ａ１４の中に初期値ｎ１２と異なるデータがあれば、その異なったときのカウンタ４１のカウンタ値Ｂｂを、データ変化点情報ｎ４８として記憶する。そのデータ変化点情報ｎ４８は、４ビットのデータである。その後、カウンタ４１のカウント値ｎ１６が「１３」になると、データ変化点検出器４４は、その記憶しているカウンタ値Ｂｂを出力する。
これらの動作について、圧縮前のデータと圧縮後のデータとの対応関係をまとめると、図９に示すようになる。例えば状態「０２」のように、圧縮前のデータＡ１〜Ａ１４が「０００・・・００１」の場合には、圧縮後のデータは、初期値Ｂａの１ビットデータは「０」となり、４ビットのカウンタ値Ｂｂは「１３（１０進表示）」となる。
図７は、図６のデータ変化点検出器４４の構成例を示す。
このデータ変化点検出器４４は、図７に示すように、排他的論理和回路６１と、ゲート回路（アンド回路）６２と、コンパレータ６３と、コンパレータ６４と、データ変化点情報記憶レジスタ６５と、ゲート回路（アンド回路）６６と、コンパレータ６７と、レジスタ６８と、セレクタ６９と、を備えている。
なお、これらの構成要素のうち、順序回路は動作クロックｎ２により同期動作する。
図７は、図６のデータ変化点検出器４４の構成例を示す。
このデータ変化点検出器４４は、図７に示すように、排他的論理和回路６１と、ゲート回路（アンド回路）６２と、コンパレータ６３と、コンパレータ６４と、データ変化点情報記憶レジスタ６５と、ゲート回路（アンド回路）６６と、コンパレータ６７と、レジスタ６８と、セレクタ６９と、を備えている。
なお、これらの構成要素のうち、順序回路は動作クロックｎ２により同期動作する。
排他的論理和回路６１は、初期値ｎ１２のデータと、入力信号ｎ１のデータとを比較し、その両データが異なるときに「１」となる信号ｎ５３を生成してアンド回路６２に出力する。アンド回路６２は、コンパレータ６７からの出力信号ｎ５２が「１」のときに、排他的論理和回路６１の出力信号ｎ５３を通過させる。
コンパレータ６３は、カウンタ値ｎ１６が「０」であるか否かを判定し、「０」のときにその旨のリセット信号ｎ４１をデータ変化点情報記憶レジスタ６３に出力する。コンパレータ６４は、カウンタ値ｎ１６が「１３」であるか否かを判定し、「１３」のときにその旨の信号ｎ４２をアンド回路６６に出力する。
コンパレータ６３は、カウンタ値ｎ１６が「０」であるか否かを判定し、「０」のときにその旨のリセット信号ｎ４１をデータ変化点情報記憶レジスタ６３に出力する。コンパレータ６４は、カウンタ値ｎ１６が「１３」であるか否かを判定し、「１３」のときにその旨の信号ｎ４２をアンド回路６６に出力する。
データ変化点情報記憶レジスタ６５は、リセット信号ｎ４１によりカウント値ｎ１６が「０」にリセットされ、アンド回路６２からの波形検出タイミング信号ｎ５４が「１」になったときに、そのときのカウント値ｎ１６を取り込んで波形情報記憶信号ｎ５０として出力する。つまり、入力信号ｎ１の立ち上がりまたは立ち下がりが検出されたときには、そのときのカウント値ｎ１６を取り込んで記憶すると同時に、波形情報記憶信号ｎ５０として出力する。
一方、データ変化点情報記憶レジスタ６５は、波形検出タイミング信号ｎ５４が「０」のままのときには、波形情報記憶信号ｎ５０として「０」を出力する。つまり、入力信号ｎ１の立ち上がりまたは立ち下がりが検出されないときには、波形情報記憶信号ｎ５０として「０」を出力する。
アンド回路６６は、アンド回路６２からの波形検出タイミング信号ｎ５４が「１」であって、カウンタ値ｎ１６が「１３」のときに、選択信号ｎ５１をセレクタ６９に出力する。コンパレータ６７は、データ変化点情報記憶レジスタ６５からの波形情報記憶信号ｎ５０が「０」か否かを判定し、「０」のときには「１」からなるゲート信号ｎ５２を出力する。
アンド回路６６は、アンド回路６２からの波形検出タイミング信号ｎ５４が「１」であって、カウンタ値ｎ１６が「１３」のときに、選択信号ｎ５１をセレクタ６９に出力する。コンパレータ６７は、データ変化点情報記憶レジスタ６５からの波形情報記憶信号ｎ５０が「０」か否かを判定し、「０」のときには「１」からなるゲート信号ｎ５２を出力する。
レジスタ６８は、データとして「１３（４ビットの２値データ）」を記憶し、このデータをセレクタ６９に供給する。セレクタ６９は、データ変化点情報記憶レジスタ６５からの波形情報記憶信号ｎ５０とレジスタ６８からのデータとを、アンド回路６６からの選択信号ｎ５１によって選択的に出力し、この出力信号が４ビットのデータ変化点情報ｎ４８となる。
ここで、アンド回路６６、セレクタ６９などを設けるようにしたのは、カウント値ｎ１６が「１３」のときには、データ変化点情報記憶レジスタ６５からの波形情報記憶信号ｎ５０として「１３」を出力できないためである。
ここで、アンド回路６６、セレクタ６９などを設けるようにしたのは、カウント値ｎ１６が「１３」のときには、データ変化点情報記憶レジスタ６５からの波形情報記憶信号ｎ５０として「１３」を出力できないためである。
次に、図６および図７に示す逐一圧縮回路４０の動作の詳細について、図１０を参照して説明する。図１０に示すタイミングチャートは、（ａ）〜（ｃ）の３つの区間からなる。
図１０の区間（ａ）は、圧縮対象である１４個のデータ（入力信号ｎ１）が、すべて「０」である場合を示す。
図示のように、カウント値ｎ１６が「０」のときに、図６および図７のコンパレータ４２、６３から信号ｎ４１がそれぞれ出力される。これにより、図６に示す初期値記憶レジスタ４３が入力信号ｎ１である「０」を取り込んで記憶するとともに、図７に示すデータ変化点情報記憶レジスタ６５が初期値「０」にリセットされる。
図１０の区間（ａ）は、圧縮対象である１４個のデータ（入力信号ｎ１）が、すべて「０」である場合を示す。
図示のように、カウント値ｎ１６が「０」のときに、図６および図７のコンパレータ４２、６３から信号ｎ４１がそれぞれ出力される。これにより、図６に示す初期値記憶レジスタ４３が入力信号ｎ１である「０」を取り込んで記憶するとともに、図７に示すデータ変化点情報記憶レジスタ６５が初期値「０」にリセットされる。
その後、カウント値ｎ１６が「１」になると、初期値記憶レジスタ４３に記憶される初期値ｎ１２の「０」が出力され、データ変化点情報記憶レジスタ６５からの出力信号ｎ５０としてその初期値「０」が出力される。
この例では、入力信号ｎ１の１４個のデータがすべて「０」である。このため、カウンタ値ｎ１６が「１」〜「１３」までの間、入力信号ｎ１の「０」と初期値記憶レジスタ４３で取り込んだ初期値ｎ１２の「０」とが同じ値であり、初期値記憶レジスタ４３の出力ｎ１２とセレクタ６９からのデータ変化点情報ｎ４８に変化はない。
この例では、入力信号ｎ１の１４個のデータがすべて「０」である。このため、カウンタ値ｎ１６が「１」〜「１３」までの間、入力信号ｎ１の「０」と初期値記憶レジスタ４３で取り込んだ初期値ｎ１２の「０」とが同じ値であり、初期値記憶レジスタ４３の出力ｎ１２とセレクタ６９からのデータ変化点情報ｎ４８に変化はない。
そして、カウンタ値ｎ１６が「１３」のときに、後段の低速動作シフトレジスタ３３（図３参照）の初段入力信号ｎ５として１ビットの初期値ｎ１２として「０」を出力し、４ビットのデータ変化点情報ｎ４８として「０」を出力する。
図１０の区間（ｂ）は、圧縮対象の１４個のデータが、カウンタ値ｎ１６が「０」〜「１１」の間で「１」であり、カウンタ値ｎ１６が「１２」〜「１３」の間で「０」となる場合を示している。
図１０の区間（ｂ）は、圧縮対象の１４個のデータが、カウンタ値ｎ１６が「０」〜「１１」の間で「１」であり、カウンタ値ｎ１６が「１２」〜「１３」の間で「０」となる場合を示している。
図示のように、カウント値ｎ１６が「０」のときに、図６および図７のコンパレータ４３、６３から信号ｎ４１がそれぞれ出力される。これにより、図６に示す初期値記憶レジスタ４３が入力信号ｎ１の「１」を取り込んで記憶するとともに、図７に示すデータ変化点情報記憶レジスタ６５が初期値「０」にリセットされる。
その後、カウント値ｎ１６が「１」になると、初期値記憶レジスタ４３に記憶される初期値ｎ１２の「１」が出力され、データ変化点情報記憶レジスタ６５からの出力信号ｎ５０としてその初期値「０」が出力される。
その後、カウント値ｎ１６が「１」になると、初期値記憶レジスタ４３に記憶される初期値ｎ１２の「１」が出力され、データ変化点情報記憶レジスタ６５からの出力信号ｎ５０としてその初期値「０」が出力される。
そして、カウンタ値ｎ１６が「１２」のときに、入力信号ｎ１の「１」と初期値記憶レジスタ４３で取り込んだ初期値ｎ１２の「０」とが不一致となり、排他的論理和回路６１の出力信号ｎ５３が「１」となり、この時点でデータ変化点記憶レジスタ６５の出力信号ｎ５０の値が”０”である。このため、アンド回路６２の出力信号ｎ５４が「１」になり、データ変化点記憶レジスタ６５は、そのときのカウンタ値ｎ１６である「１２」を取り込む。
そして、カウンタ値ｎ１６が「１３」のときに、後段の低速動作シフトレジスタ３３の初段入力信号ｎ５として１ビットの初期値ｎ１２として「１」を出力し、４ビットのデータ変化点情報ｎ４８として「１２」を出力する。
図１０の区間（ｃ）は、圧縮対象の１４個のデータが、カウンタ値ｎ１６が「０」〜「１２」の間で「０」であり、カウンタ値ｎ１６が「１３」のときに「０」となる場合を示している。
図１０の区間（ｃ）は、圧縮対象の１４個のデータが、カウンタ値ｎ１６が「０」〜「１２」の間で「０」であり、カウンタ値ｎ１６が「１３」のときに「０」となる場合を示している。
この例は、カウント値ｎ１６が「０」〜「１２」までの期間の各部の動作は、区間（ａ）の場合の動作と同じであるが、カウント値ｎ１６が「１３」のときに、アンド回路６２の出力信号ｎ５４が「１」になる。
この時点では、データ変化点記憶レジスタ６５の出力信号ｎ５０は「０」であるが、カウント値ｎ１６が「１３」のときに、アンド回路６６からの選択信号ｎ５１が「１」になる。このため、セレクタ６９は、レジスタ６８に記憶されるデータである「１３」をデータ変化点情報ｎ４８として出力する。
この時点では、データ変化点記憶レジスタ６５の出力信号ｎ５０は「０」であるが、カウント値ｎ１６が「１３」のときに、アンド回路６６からの選択信号ｎ５１が「１」になる。このため、セレクタ６９は、レジスタ６８に記憶されるデータである「１３」をデータ変化点情報ｎ４８として出力する。
このため、カウンタ値ｎ１６が「１３」のときに、後段の低速動作シフトレジスタ３３の初段入力信号ｎ５として、１ビットの初期値ｎ１２として「０」を出力し、４ビットのデータ変化点情報ｎ４８として「１３」を出力する。
図４の圧縮回路３２で用いたシリアル／パラレル変換器３６では、圧縮単位のデータ数分の記憶素子が必要になる。しかし、図６の逐一圧縮回路４０では、入力信号ｎ１を逐一初期値と比較するので、圧縮対象のデータをすべて記憶する必要はなく、およそ圧縮後のレジスタ数程度で構成することができる。
図４の圧縮回路３２で用いたシリアル／パラレル変換器３６では、圧縮単位のデータ数分の記憶素子が必要になる。しかし、図６の逐一圧縮回路４０では、入力信号ｎ１を逐一初期値と比較するので、圧縮対象のデータをすべて記憶する必要はなく、およそ圧縮後のレジスタ数程度で構成することができる。
また、図４の圧縮回路３２で用いた圧縮論理回路３７は、圧縮単位のデータ分のビット数の入力から、圧縮後のビット数への変換を行う論理回路となるが、図６の逐一圧縮回路４０で用いる論理回路は、初期値の１ビットと逐一入力される１ビットの比較や、カウンタ値のビット数分の比較論理程度の構成で実現できるので、比較的少ない回路規模で構成できる。
図１１は、第２実施形態における逐一伸張回路５０の構成例を示す。
この逐一伸張回路５０は、図示のように、コンパレータ５１と、レジスタ５２と、レジスタ５３と、波形反転信号生成論理回路５４と、反転非反転セレクタ５５と、を備えている。なお、これらの構成要素のうち、順序回路は動作クロックｎ２により同期動作する。
コンパレータ５１は、図６に示すカウンタ４１のカウント値ｎ１６が「１３」か否かを判定し、「１３」のときにその旨のデータロード信号をレジスタ５２、５３にそれぞれ出力する。
この逐一伸張回路５０は、図示のように、コンパレータ５１と、レジスタ５２と、レジスタ５３と、波形反転信号生成論理回路５４と、反転非反転セレクタ５５と、を備えている。なお、これらの構成要素のうち、順序回路は動作クロックｎ２により同期動作する。
コンパレータ５１は、図６に示すカウンタ４１のカウント値ｎ１６が「１３」か否かを判定し、「１３」のときにその旨のデータロード信号をレジスタ５２、５３にそれぞれ出力する。
レジスタ５２は、カウンタ４１のカウント値ｎ１６が「１３」となってコンパレータ５１からその旨の信号が出力されるときに、逐一圧縮回路４０で生成した５ビットの圧縮データを低速動作レジスタ３３で遅延させた遅延圧縮信号ｎ６を、その遅延圧縮信号ｎ６のうち伸張対象となる初期値１ビットを記憶する。レジスタ５３は、伸張対象となるデータ変化点情報４ビットを取り込んで記憶する。
波形反転信号生成論理回路５４は、伸張対象のデータがすべて初期値と同じである場合には、「０」を生成する。一方、伸張データ中に初期値と異なる変化点（データの立ち上がり、またはデータの立ち下がり）がある場合には、その変化が発生するタイミングのカウント値をもつ伸張対象の波形変化タイミング情報ｎ４６に基づき、波形反転信号ｎ４９を生成する。
波形反転信号生成論理回路５４は、伸張対象のデータがすべて初期値と同じである場合には、「０」を生成する。一方、伸張データ中に初期値と異なる変化点（データの立ち上がり、またはデータの立ち下がり）がある場合には、その変化が発生するタイミングのカウント値をもつ伸張対象の波形変化タイミング情報ｎ４６に基づき、波形反転信号ｎ４９を生成する。
このために、波形反転信号生成論理回路５４は、図１１に示すように、コンパレータ５６と、デジタルコンパレータ５７と、ゲート回路５８と、を備えている。
コンパレータ５６は、レジスタ５３の出力信号ｎ４６が「０」か否かを判定し、「０」のときにＨレベルの信号を出力するようになっており、この出力信号をゲート回路５８の一方の入力端子に供給する。デジタルコンパレータ５７は、レジスタ５３の出力信号ｎ６（ｎ４６）とカウンタ４１のカウント値ｎ１６とを比較し、ｎ６＞ｎ１６またはｎ６＝ｎ１６の場合にＨレベルの信号を出力するようになっており、この出力信号をゲート回路５８の他方の入力端子に供給する。
反転非反転セレクタ５５は、伸張対象のデータ変化点情報ｎ４６から生成される波形反転信号ｎ４９に基づいて反転または非反転を制御（選択）し、これにより伸張信号ｎ７を生成して出力する。
コンパレータ５６は、レジスタ５３の出力信号ｎ４６が「０」か否かを判定し、「０」のときにＨレベルの信号を出力するようになっており、この出力信号をゲート回路５８の一方の入力端子に供給する。デジタルコンパレータ５７は、レジスタ５３の出力信号ｎ６（ｎ４６）とカウンタ４１のカウント値ｎ１６とを比較し、ｎ６＞ｎ１６またはｎ６＝ｎ１６の場合にＨレベルの信号を出力するようになっており、この出力信号をゲート回路５８の他方の入力端子に供給する。
反転非反転セレクタ５５は、伸張対象のデータ変化点情報ｎ４６から生成される波形反転信号ｎ４９に基づいて反転または非反転を制御（選択）し、これにより伸張信号ｎ７を生成して出力する。
次に、図１１の逐一伸張回路５０の動作の概要について、図８（ｂ）および図９を参照して説明する。
図６に示すカウンタ４１は、図８（ｂ）に示すように、動作クロックｎ２が立ち上がるたびに計数動作を行い、そのカウント値ｎ１６が「０」から順に「１３」まで増加していき、これらの動作を繰り返す。
レジスタ５２は、カウント値ｎ１６が「１３」のときに、遅延圧縮信号ｎ６のうち、初期値Ｂａを遅延させた１ビットのデータを取り込み、カウンタ値ｎ１６が「１３」になるまでその取り込んだデータを保持し、保持するデータを初期値ｎ４５として出力する。
図６に示すカウンタ４１は、図８（ｂ）に示すように、動作クロックｎ２が立ち上がるたびに計数動作を行い、そのカウント値ｎ１６が「０」から順に「１３」まで増加していき、これらの動作を繰り返す。
レジスタ５２は、カウント値ｎ１６が「１３」のときに、遅延圧縮信号ｎ６のうち、初期値Ｂａを遅延させた１ビットのデータを取り込み、カウンタ値ｎ１６が「１３」になるまでその取り込んだデータを保持し、保持するデータを初期値ｎ４５として出力する。
また、レジスタ５３は、カウント値ｎ１６が「１３」のときに、遅延圧縮信号ｎ６のうち、データ変化点情報Ｂｂを遅延させた４ビットのデータを取り込み、カウンタ値ｎ１６が「１３」になるまでその取り込んだデータを保持し、保持するデータを波形変化タイミング情報ｎ４６として出力する。
波形反転信号生成論理回路５４は、４ビットのデータｎ４６を４ビットのカウント値ｎ１６と比較し、波形変化タイミング情報ｎ４６がカウント値ｎ１６を上回るタイミングで、その旨の波形反転信号ｎ４９を出力する。
波形反転信号生成論理回路５４は、４ビットのデータｎ４６を４ビットのカウント値ｎ１６と比較し、波形変化タイミング情報ｎ４６がカウント値ｎ１６を上回るタイミングで、その旨の波形反転信号ｎ４９を出力する。
反転非反転セレクタ５５は、レジスタ５２から出力される初期値ｎ４５の「Ｂａ」と、波形反転信号生成論理回路５４から出力される波形反転信号ｎ４９とに基づき、圧縮データを伸張する。これにより、圧縮データが伸張されて、伸張された１４個のデータＡ１〜Ａ１４を得ることができる。
これらの動作について、圧縮後のデータと伸張後のデータとの対応関係をまとめると、図９に示すようになる。例えば状態「１６」のように、圧縮データの初期値Ｂａの１ビットデータが「１」で、その４ビットのカウンタ値Ｂｂが「１３（１０進表示）」の場合には、伸張後のデータＡ１〜Ａ１４は「１１１・・・１１０」となる。
これらの動作について、圧縮後のデータと伸張後のデータとの対応関係をまとめると、図９に示すようになる。例えば状態「１６」のように、圧縮データの初期値Ｂａの１ビットデータが「１」で、その４ビットのカウンタ値Ｂｂが「１３（１０進表示）」の場合には、伸張後のデータＡ１〜Ａ１４は「１１１・・・１１０」となる。
次に、図１１に示す逐一伸張回路５０の動作の詳細について、図１２を参照して説明する。図１２に示すタイミングチャートは、（ａ）〜（ｃ）の３つの区間からなる。
図１２の区間（ａ）は、遅延後の遅延圧縮信号ｎ６が、初期値として１ビットの「０」を持ち、波形変化タイミング情報として伸張されるデータがすべて初期値と同じであることを示す４ビットの「０」を持つ場合を示している。
図１２の区間（ａ）に示すように、動作クロックｎ２が立ち上がるたびに計数動作を行い、そのカウント値ｎ１６が「０」から順に「１３」まで増加していき、これらの動作を繰り返す。
図１２の区間（ａ）は、遅延後の遅延圧縮信号ｎ６が、初期値として１ビットの「０」を持ち、波形変化タイミング情報として伸張されるデータがすべて初期値と同じであることを示す４ビットの「０」を持つ場合を示している。
図１２の区間（ａ）に示すように、動作クロックｎ２が立ち上がるたびに計数動作を行い、そのカウント値ｎ１６が「０」から順に「１３」まで増加していき、これらの動作を繰り返す。
レジスタ５２は、カウント値ｎ１６が「１３」のときに、遅延圧縮信号ｎ６のうち、１ビットのデータｎ４５である「０」を取り込み、カウンタ値ｎ１６が「１３」になるまでそのデータｎ４５を保持する。また、レジスタ５３は、カウント値ｎ１６が「１３」のときに、遅延圧縮信号ｎ６のうち、４ビットのデータｎ４６である「０」を取り込み、カウンタ値ｎ１６が「１３」になるまでそのデータｎ４６を保持する。
波形反転信号生成論理回路５４は、レジスタ５３に保持される４ビットのデータｎ４６を４ビットのカウント値ｎ１６と比較し、データｎ４６がカウント値ｎ１６を上回るタイミングで、その旨の波形反転信号ｎ４９を出力する。しかし、この例ではデータｎ４６が「０」のため、波形反転信号ｎ４９が出力されることはない。
このため、反転非反転セレクタ５５は、カウント値ｎ１６が「０」〜「１３」の間に、常に、レジスタ５２の保持するデータｎ４５の「０」を、伸張後のデータｎ７として出力する。これにより、圧縮データが伸張されて、伸張された１４個のデータｎ７を得ることができる。
このため、反転非反転セレクタ５５は、カウント値ｎ１６が「０」〜「１３」の間に、常に、レジスタ５２の保持するデータｎ４５の「０」を、伸張後のデータｎ７として出力する。これにより、圧縮データが伸張されて、伸張された１４個のデータｎ７を得ることができる。
図１２の区間（ｂ）は、遅延圧縮信号ｎ６が、初期値として１ビットの「１」を持ち、波形変化タイミング情報として伸張されるデータがカウント値ｎ１６の「１２」で反転することを示す４ビットの「１２」を持つ場合を示している。
このため、レジスタ５２にはその初期値の「１」が取り込まれて保持され、その保持される「１」が初期値ｎ４５として出力される。また、レジスタ５３には４ビットのデータの「１２」が取り込まれて保持され、その保持される「１２」が波形変化タイミング情報ｎ４６として出力される。
このため、レジスタ５２にはその初期値の「１」が取り込まれて保持され、その保持される「１」が初期値ｎ４５として出力される。また、レジスタ５３には４ビットのデータの「１２」が取り込まれて保持され、その保持される「１２」が波形変化タイミング情報ｎ４６として出力される。
この例では波形変化タイミング情報ｎ４６が「１２」のため、波形反転信号生成論理回路５４は、カウント値ｎ１６が「１２」のときに、波形反転信号ｎ４９を出力する。このため、反転非反転セレクタ５５は、カウント値ｎ１６が「０」〜「１１」の間は、伸張対象の初期値ｎ４５の値「１」を、カウント値ｎ１６が「１２」〜「１３」の間は、伸張対象の初期値ｎ４５を反転した値の「０」を、伸張後のデータｎ７として出力する。
図１２の区間（ｃ）は、遅延圧縮信号ｎ６が、初期値として１ビットの「０」を持ち、波形変化タイミング情報として伸張されるデータがカウント値ｎ１６の「１３」で反転することを示す４ビットの「１３」を持つ場合を示している。
このため、レジスタ５２にはその初期値の「０」が取り込まれて保持され、その保持される「０」が初期値ｎ４５として出力される。また、レジスタ５３には４ビットのデータの「１３」が取り込まれて保持され、その保持される「１３」が波形変化タイミング情報ｎ４６として出力される。
このため、レジスタ５２にはその初期値の「０」が取り込まれて保持され、その保持される「０」が初期値ｎ４５として出力される。また、レジスタ５３には４ビットのデータの「１３」が取り込まれて保持され、その保持される「１３」が波形変化タイミング情報ｎ４６として出力される。
この例では波形変化タイミング情報ｎ４６が「１３」のため、波形反転信号生成論理回路５４は、カウント値ｎ１６が「１３」のときに、波形反転信号ｎ４９を出力する。このため、反転非反転セレクタ５５は、カウント値ｎ１６が「０」〜「１２」の間は、伸張対象の初期値ｎ４５の値「０」を、カウント値ｎ１６が「１３」ときは、伸張対象の初期値ｎ４５を反転した値の「１」を、伸張後のデータｎ７として出力する。
図５の伸張回路３４におけるパラレル／シリアル変換器３９では、圧縮単位のデータ数分の記憶素子が必要になるが、図１１の逐一伸張回路５０では、圧縮データとカウント値から逐一伸張データを生成していくので、圧縮後のデータのビット数程度のレジスタで構成できる。
また、図５の伸張回路３４で用いた伸張論理回路３８は、圧縮データのビット数から、圧縮単位のデータ分のビット数への変換を行う論理回路になるが、図１１の逐一伸張回路５０で用いる論理回路は、初期値やカウンタ値のビット数程度の比較論理で回路を構成できる。
また、図５の伸張回路３４で用いた伸張論理回路３８は、圧縮データのビット数から、圧縮単位のデータ分のビット数への変換を行う論理回路になるが、図１１の逐一伸張回路５０で用いる論理回路は、初期値やカウンタ値のビット数程度の比較論理で回路を構成できる。
上述のように構成される第１実施形態、第２実施形態では、低速動作シフトレジスタ３３（図３参照）を、動作クロック周波数の１４分の１のレートで動作する５ビット×１６段＝８０個の記憶素子（レジスタ）で構成できる。このとき、毎秒あたり記憶素子が動作する回数は、（８０×１３８. ２４ＭＨｚ）／１４≒０. ７９〔Ｇ回／秒〕となる。一方、低速動作シフトレジスタ３３をシフトレジスタで構成した場合、動作クロック周波数で動作する２２４段のレジスタが必要となるため、毎秒あたりの動作回数は２２４×１３８. ２４ＭＨｚ≒３０. ９６６〔Ｇ回／秒〕となる。結果として、低速動作シフトレジスタ３３において、２２４個の記憶素子を８０個の記憶素子で構成できる回路規模削減効果と、消費電力は記憶素子の動作率に比例することから、｛１−（０. ７９／３０. ９６６｝≒９７〔％〕の消費電力を削減する効果が得られる。
この発明の信号遅延回路をデジタル信号処理回路等で利用する場合に、好適である。
３１ 信号遅延回路
３２ 圧縮回路
３３ 低速動作シフトレジスタ
３４ 伸張回路
３６ シリアル／パラレル変換器
３７ 圧縮論理回路
３８ 伸張論理回路
３９ パラレル／シリアル変換器
４０ 逐一圧縮回路
４１ カウンタ
４３ 初期値記憶レジスタ
４４ データ変化点検出器
５２、５３ レジスタ
５４ 波形反転信号生成論理回路
５５ 反転非反転セレクタ
３２ 圧縮回路
３３ 低速動作シフトレジスタ
３４ 伸張回路
３６ シリアル／パラレル変換器
３７ 圧縮論理回路
３８ 伸張論理回路
３９ パラレル／シリアル変換器
４０ 逐一圧縮回路
４１ カウンタ
４３ 初期値記憶レジスタ
４４ データ変化点検出器
５２、５３ レジスタ
５４ 波形反転信号生成論理回路
５５ 反転非反転セレクタ
Claims (5)
- 最高周波数ａでかつ１ビットの第１のデジタル信号を、周波数ｂの第１のクロックを用いてＴ時間遅延させる信号遅延回路であって、
前記第１のデジタル信号にて同じデータが連続する最短の回数をＮ、ｌｏｇ2（２×Ｎ）以上の最小の整数をＭとしたときに、連続するＮ個の前記データ群である第１のデータ群を、第１のデータ群がとり得る（２×Ｎ）通りの状態に１対１に対応するように、Ｍビットの第２のデジタル信号に変換する圧縮回路と、
少なくとも［Ｍ×｛（（Ｔ×ｂ）／Ｎ）−１｝］個のシフトレジスタを有し、前記第２のデジタル信号を、周波数（ｂ／Ｎ）の第２のクロックレートで、所定時間遅延させたＭビットの第３のデジタル信号を生成するレジスタ回路と、
前記第３のデジタル信号を、１対１に対応する（２×Ｎ）通りの前記第１のクロックレートのＮ個連続する１ビットデータである第４のデジタル信号に変換する伸張回路と、
を備えることを特徴とする信号遅延回路。 - 前記圧縮回路は、
前記第１のデジタル信号を（ｂ／ａ）／２以下の最大の整数であるＮビットの第１のパラレル信号に変換するシリアル／パラレル変換回路と、
前記第１のパラレル信号がとり得る（２×Ｎ）通りの状態に１対１に対応するように、前記第１のパラレル信号をＭビットの前記第２のデジタル信号に変換する第１の変換回路と、
を備えることを特徴とする請求項１に記載の信号遅延回路。 - 前記伸張回路は、
前記第３のデジタル信号を、（２×Ｎ）通りの前記第１のパラレル信号に１対１に対応するように、Ｎビットの第２のパラレル信号に変換する第２の変換回路と、
前記第２のパラレル信号を、前記第４のデジタル信号に変換するパラレル／シリアル変換回路と、
を備えることを特徴とする請求項１または請求項２に記載の信号遅延回路。 - 前記圧縮回路は、
前記第１のクロックで「０」から「（Ｎ−１）」までカウントするカウンタと、
前記カウンタのカウント値が「０」の時に、前記第１のデジタル信号を取り込み、初期値として記憶する第１の初期値記憶レジスタと、
前記カウント値が「１」から「（Ｎ−１）」の時に、前記初期値と前記第１のデジタル信号を比較し、前記第１のデジタル信号の値の変化時のカウント値を（Ｍ−１）ビットの波形データとして記憶する波形検出器とを備え、
１ビットの前記初期値と前記（Ｍ−１）ビットの波形データとを前記第２のデジタル信号として出力することを特徴とする請求項１に記載の信号遅延回路。 - 前記伸張回路は、
前記カウント値が「（Ｎ−１）」の時に、前記第３のデジタル信号の前記第２のデジタル信号の初期値の１ビットに対応するビットを取り込み、初期値として記憶する第２の初期値記憶レジスタと、
前記カウント値が「０」から「（Ｎ−２）」の時に、前記第３のデジタル信号の前記第２のデジタル信号の波形データの（Ｍ−１）ビットに対応するビットに基づき、前記第３のデジタル信号の変化タイミングを生成する変化タイミング生成回路と、
前記変化タイミングに基づき、前記初期値を反転させる反転回路とを備え、
前記反転回路で反転させた初期値を前記第４のデジタル信号として出力することを特徴とする請求項１または請求項２に記載の信号遅延回路。
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