JP2009033022A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
【課題】抵抗素子の抵抗値バラツキを低減する。
【解決手段】半導体層3の上面に溝5a,5b,5cが形成されている。半導体層3の上面に、溝5a,5b,5cの深さよりも小さい厚みで形成された上層抵抗体7a,7bが形成されている。半導体層3の溝5a,5b,5cの底部に、上層抵抗層7a,7bと同じ厚みで形成された下層抵抗体9a,9b,9cが形成されている。上層抵抗体7a,7bと下層抵抗体9a,9b,9cが直列に接続されて抵抗素子を形成している。溝5a,5b,5cは半導体層3の上面に対して垂直な側壁をもつ。上層抵抗体7a,7bと下層抵抗体9a,9b,9cは、半導体層3への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつ。
【選択図】図1
【解決手段】半導体層3の上面に溝5a,5b,5cが形成されている。半導体層3の上面に、溝5a,5b,5cの深さよりも小さい厚みで形成された上層抵抗体7a,7bが形成されている。半導体層3の溝5a,5b,5cの底部に、上層抵抗層7a,7bと同じ厚みで形成された下層抵抗体9a,9b,9cが形成されている。上層抵抗体7a,7bと下層抵抗体9a,9b,9cが直列に接続されて抵抗素子を形成している。溝5a,5b,5cは半導体層3の上面に対して垂直な側壁をもつ。上層抵抗体7a,7bと下層抵抗体9a,9b,9cは、半導体層3への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつ。
【選択図】図1
Description
本発明は半導体装置及びその製造方法に関し、特に抵抗素子を含む半導体装置及びその製造方法に関するものである。
MOSFET(metal oxide semiconductor field effect transistor)等の能動素子と、抵抗素子、容量素子等の受動素子を同一基板上に形成し、これらの素子をメタル配線で接続することにより形成されるアナログ集積回路において、近年、高精度化、特に抵抗素子の抵抗値バラツキ抑制の要求がある。
抵抗素子の抵抗値バラツキを低減する方法として、例えば抵抗素子のパターン加工精度を向上させる方法がある。抵抗素子のパターン加工精度の向上を図る方法として、抵抗素子が上層抵抗体と下層抵抗体からなる2層構造であり、下層抵抗体が上層抵抗体に対して自己整合的に形成されて画定されており、かつ、上層抵抗体と下層抵抗体が直列に接続されているものがある(例えば特許文献1〜6を参照。)。
このような構造にすることにより、加工バラツキにより、例えば上層抵抗体の幅が大きくなって抵抗値が低下する場合には、下層抵抗体の幅が小さくなって抵抗値が増加する方向に作用する。したがって、この従来技術のように、上層抵抗体及び下層抵抗体を直列に接続すると、加工バラツキに起因する抵抗値の変化が相殺され、抵抗値のバラツキを低減することができる。
上層抵抗体及び下層抵抗体が直列に接続されてなる抵抗素子を備えた従来の半導体装置において、上層抵抗体が形成されている膜と下層抵抗体が形成されている膜は別々に形成された膜である。例えば、特許文献1に開示された抵抗素子を形成するための製造方法では、下地絶縁膜上に不純物イオンを含有していないポリシリコン膜又はアモルファスシリコン膜からなる下層抵抗体用パターンと、その下層抵抗体用パターンの上面に絶縁膜を形成し、さらに絶縁膜上にポリシリコン膜又はアモルファスシリコン膜からなる上層抵抗体用パターンを形成している。その後、上層抵抗体用パターンをマスクにして、下層抵抗体用パターン上の絶縁膜の一部を選択的に除去し、上層抵抗体用パターン及び下層抵抗体用パターンに不純物イオンの導入を行なって、上層抵抗体用パターンに上層抵抗体を形成し、同時に下層抵抗体用パターンに自己整合的に下層抵抗体を形成する工程を含んでいる。
このように従来の半導体装置では、下層抵抗体と上層抵抗体を同じ材料であるポリシリコン膜又はアモルファスシリコン膜で形成している場合であっても、これらの半導体膜は同時に形成したものではなく、下層抵抗体用の薄膜を形成した後に、その上面に上層抵抗体用の薄膜を形成している。それぞれの半導体膜形成の際のプロセス条件(温度やガス、圧力など)を同じにすることにより、同じ膜質の半導体膜が形成されるはずであるが、先に形成される下層抵抗体用の半導体膜は後に形成される上層抵抗体用の半導体膜に比べて、多くの熱履歴を経ることになるので、下層抵抗体用の半導体膜と上層抵抗体用の半導体膜で膜質(微結晶や多結晶の結晶粒の大きさなど)が相違することとなる。
このように膜質の異なる抵抗体用の半導体膜を用いているので、抵抗値や温度安定性、印加電圧による抵抗値変動などに違いが生じ、抵抗値バラツキの原因になるという不具合があった。
さらに上層抵抗体と下層抵抗体を個別に形成すること自体、製造工程が長大化するという問題があった。
さらに上層抵抗体と下層抵抗体を個別に形成すること自体、製造工程が長大化するという問題があった。
本発明は、抵抗素子を含む半導体装置及びその製造方法において、抵抗素子の抵抗値バラツキをより低減できる半導体装置及びその製造方法を提供することを目的とするものである。
本発明にかかる半導体装置は、抵抗素子を含む半導体装置であって、半導体層と、前記半導体層の上面に形成された1本以上の溝と、上記半導体層の上面に上記溝の深さよりも小さい厚みで形成された上層抵抗体と、上記半導体層の上記溝の底部に上記上層抵抗層と同じ厚みで形成された下層抵抗体を備え、上記上層抵抗体と上記下層抵抗体が直列に接続されて抵抗素子を形成しており、上記溝は上記半導体層の上面に対して垂直な側壁をもち、上記上層抵抗体と上記下層抵抗体は、上記半導体層への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつものである。
本発明の半導体装置において、上記溝の側壁に絶縁膜が形成されており、上記上層抵抗層、上記下層抵抗層間の上記溝の側壁の上記半導体層部分には上記上層抵抗層及び上記下層抵抗層と同じ導電型の不純物イオンが導入されていない例を挙げることができる。
また、上記半導体層は上記上層抵抗体及び上記下層抵抗体の部分を除いて不純物イオンを含んでいない例を挙げることができる。
また、上記半導体層は第1導電型であり、上記上層抵抗体及び上記下層抵抗体は第2導電型である例を挙げることができる。
また、上記半導体層は第1導電型であり、上記上層抵抗体及び上記下層抵抗体は第2導電型である例を挙げることができる。
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている例を挙げることができる。
本発明にかかる半導体装置の製造方法は、抵抗素子を含む半導体装置の製造方法であって、以下の工程(A)〜(C)をその順に含む。
(A)半導体層の上面に、上記半導体層の上面に対して垂直な側壁をもつ溝を1本以上形成する溝形成工程、
(B)上記半導体層に上方から上記半導体層の上面に対して垂直方向に不純物イオンを、その分布が上記溝の深さよりも浅くなる加速エネルギーでイオン注入して、上記半導体層の上面に上記溝の深さよりも小さい厚みで上層抵抗体を形成し、上記半導体層の上記溝の底部に上記上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程、
(C)上記半導体層上に層間絶縁膜を形成し、上記上層抵抗体及び上記下層抵抗体を直列に接続するための接続孔を上記層間絶縁膜に形成し、上記接続孔内及び上記層間絶縁膜上に導電性材料を形成して上記上層抵抗体と上記下層抵抗体を直列に接続して抵抗素子を形成する配線工程。
(A)半導体層の上面に、上記半導体層の上面に対して垂直な側壁をもつ溝を1本以上形成する溝形成工程、
(B)上記半導体層に上方から上記半導体層の上面に対して垂直方向に不純物イオンを、その分布が上記溝の深さよりも浅くなる加速エネルギーでイオン注入して、上記半導体層の上面に上記溝の深さよりも小さい厚みで上層抵抗体を形成し、上記半導体層の上記溝の底部に上記上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程、
(C)上記半導体層上に層間絶縁膜を形成し、上記上層抵抗体及び上記下層抵抗体を直列に接続するための接続孔を上記層間絶縁膜に形成し、上記接続孔内及び上記層間絶縁膜上に導電性材料を形成して上記上層抵抗体と上記下層抵抗体を直列に接続して抵抗素子を形成する配線工程。
本発明の半導体装置の製造方法において、上記溝形成工程(A)と上記抵抗層形成工程(B)の間に、上記溝の側壁に絶縁膜を形成する側壁絶縁膜形成工程(A’)を含むようにしてもよい。
また、上記半導体層として不純物イオンを含んでいないものを用いる例を挙げることができる。
また、上記半導体層として第1導電型のものを用い、上記上層抵抗体及び上記下層抵抗体として第2導電型のものを形成する例を挙げることができる。
また、上記半導体層として第1導電型のものを用い、上記上層抵抗体及び上記下層抵抗体として第2導電型のものを形成する例を挙げることができる。
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている例を挙げることができる。
本発明の半導体装置では、抵抗素子を構成する上層抵抗体と下層抵抗体は、上層抵抗体と下層抵抗体が形成される半導体層への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつので、上層抵抗体と下層抵抗体は同一の半導体層に形成され、まったく同じ膜質をもっている。したがって、上層抵抗体と下層抵抗体は、抵抗値や温度安定性、印加電圧による抵抗値変動などの特性が同じになる。これにより、上層抵抗体及び下層抵抗体を形成するための溝の加工バラツキに起因する抵抗値の変動を相殺することができ、抵抗素子の抵抗値バラツキを低減することができる。
また、上層抵抗体の厚みは上記溝の深さよりも小さいので、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
また、上層抵抗体の厚みは上記溝の深さよりも小さいので、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
本発明の半導体装置において、上記溝の側壁に絶縁膜が形成されており、上層抵抗層、下層抵抗層間の上記溝の側壁の半導体層部分には上層抵抗層及び下層抵抗層と同じ導電型の不純物イオンが導入されていないようにすれば、上層抵抗体と下層抵抗体を半導体層内で短絡するのを防止できる。また、上記溝の側壁に形成された絶縁膜は、上層抵抗体と下層抵抗体を形成するために半導体層へ不純物イオン注入を行なう際に、溝側壁からの半導体層への不純物イオンの注入を防止する膜として機能する。
また、半導体層は上層抵抗体及び下層抵抗体の部分を除いて不純物イオンを含んでいないようにすれば、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
また、上記半導体層は第1導電型であり、上記上層抵抗体及び上記下層抵抗体は第2導電型であるようにしても、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されているようにすれば、既存の半導体装置製造技術を用いて、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を容易に形成することができる。
本発明の半導体装置の製造方法では、半導体層の上面に、半導体層の上面に対して垂直な側壁をもつ溝を1本以上形成する溝形成工程(A)、半導体層に上方から半導体層の上面に対して垂直方向に不純物イオンを、その分布が上記溝の深さよりも浅くなる加速エネルギーでイオン注入して、半導体層の上面に上記溝の深さよりも小さい厚みで上層抵抗体を形成し、半導体層の上記溝の底部に上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程(B)、半導体層上に層間絶縁膜を形成し、上層抵抗体及び下層抵抗体を直列に接続するための接続孔を層間絶縁膜に形成し、接続孔内及び層間絶縁膜上に導電性材料を形成して上層抵抗体と下層抵抗体を直列に接続して抵抗素子を形成する配線工程(C)をその順に含むようにしたので、本発明の半導体装置の抵抗素子を形成することができる。また、溝形成工程(A)で上記溝の側壁を半導体層の上面に対して垂直に形成し、抵抗層形成工程(B)で不純物イオン注入を半導体層の上面に対して垂直方向から行なっているので、溝の側壁から半導体層へ不純物イオンが導入されるのを抑制し、上層抵抗体と下層抵抗体を半導体層内で短絡するのを防止できる。
本発明の半導体装置の製造方法において、溝形成工程(A)と抵抗層形成工程(B)の間に、上記溝の側壁に絶縁膜を形成する側壁絶縁膜形成工程(A’)を含むようにすれば、抵抗層形成工程(B)で上層抵抗体と下層抵抗体を形成するために半導体層へ不純物イオン注入を行なう際に、側壁絶縁膜形成工程(A’)で形成された絶縁膜が上記溝の側壁からの半導体層への不純物イオンの注入を防止するので、上層抵抗体と下層抵抗体を半導体層内で短絡するのを防止できる。
また、上記半導体層として不純物イオンを含んでいないものを用いるようにすれば、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
また、上記半導体層として第1導電型のものを用い、上記上層抵抗体及び上記下層抵抗体として第2導電型のものを形成するようにしても、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されているようにすれば、既存の半導体装置製造技術を用いて、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を容易に形成することができる。
図1は半導体装置の一実施例の抵抗素子部分を概略的に示す図であり、(A)は平面図、(B)は(A)のA−A’位置での断面図、(C)は(A)のB−B’位置での断面図である。図1を参照しながら半導体装置の一実施例を説明する。
例えば半導体基板上に形成された絶縁膜からなる絶縁性基板1上に、不純物イオンが導入されていないノンドープのポリシリコン膜(半導体層)3が形成されている。ポリシリコン膜3の上面に、少なくとも1つ以上の並行な溝、ここでは3本の溝5a,5b,5cが形成されている。溝5a,5b,5cの深さは同じであり、溝5a,5b,5cの底部はポリシリコン膜3と絶縁性基板1の界面までは達していない。また、溝5a,5b,5cはポリシリコン膜3の上面に対して垂直な側壁と水平な底面を備えている。
溝5a,5b間及び溝5b,5c間のポリシリコン膜3表面部分(ここをメサ部と呼ぶこととする)にN型不純物イオン又はP型不純物イオンによる不純物層でできた上層抵抗体7a,7bが形成されている。溝5a,5b,5cの底部にN型不純物イオン又はP型不純物イオンによる不純物層でできた下層抵抗体9a,9b,9cが形成されている。抵抗体7a,7b,9a,9b,9cは、メサ部の表面、溝5a,5b,5cの底部の表面から一定の深さをもって形成されており、抵抗体7a,7b,9a,9b,9cは互いに分離して形成されている。抵抗体7a,7b,9a,9b,9cは同一のイオン注入工程により同時に形成されたものであり、同じ種類の不純物イオンをもち、かつ同じ不純物イオン濃度をもつ。
抵抗体7a,7b,9a,9b,9cの両端部に、抵抗体7a,7b,9a,9b,9cに比べて高濃度の不純物イオンを含有する高濃度不純物層11が形成されている。抵抗体7a,7b,9a,9b,9cの両端部にそれぞれ設けられた高濃度不純物層11は、メサ部の表面、溝5a,5b,5cの底部の表面から一定の深さをもって形成されており、互いに分離して形成されている。
絶縁性基板1上にポリシリコン膜3を覆って層間絶縁膜13が形成されている。層間絶縁膜13には、高濃度不純物層11上の所定位置で接続孔15が形成されている。接続孔15内に導電性材料17が埋め込まれている。導電性材料17上及び層間絶縁膜13上に導電性材料からなるメタル配線19が形成されている。抵抗体9a、7a、9b、7b、9cは高濃度不純物層11、導電性材料17及びメタル配線19を介して直列に接続されて、抵抗素子が形成されている。
図2は、製造方法の一実施例であって図1に示した半導体装置の製造工程を説明するための工程断面図である。図1及び図2を参照しながら製造方法の一実施例を説明する。
(1)絶縁性基板1上に不純物を含まないポリシリコン膜を形成し、そのポリシリコン膜をフォトリソグラフィ工程及びエッチング工程を経てパターニングし、ポリシリコン膜3を形成する(図2(A)参照)。
(2)フォトリソグラフィ工程及びエッチング工程を経てポリシリコン膜3に溝5a,5b,5cを形成する(図2(B)参照)。溝5a,5b,5cの幅Lと、溝と溝の間隔(すなわちメサ部の幅)Sは、等しいことが望ましい。この時、溝5a,5b,5cの深さは、その底部がポリシリコン膜3と絶縁性基板1の界面までは達しない状態にする。さらに溝5a,5b,5cの側壁は垂直であることが好ましい。
(3)矢印に示すように、ポリシリコン膜3の上面に対して垂直方向にポリシリコン膜3に不純物イオンを注入する。ポリシリコン膜3の溝5a,5b,5cの底部表面、及びメサ部表面に、抵抗体7a,7b,9a,9b,9cを形成する。抵抗体7a,7b,9a,9b,9cの深さは、溝5a,5b,5cの深さよりも浅く形成し、かつ、溝5a,5b,5cの底部から絶縁性基板1までの距離よりも浅く形成する(図2(C)参照)。
(4)フォトリソグラフィ工程により、溝5a,5b,5cの両端部及びメサ部の両端部(高濃度不純物層11の形成領域)のみに開口をもつフォトレジストパターンを形成し、そのレジストパターンをマスクにして、ポリシリコン膜3の上面に対して垂直方向にポリシリコン膜3(抵抗体7a,7b,9a,9b,9cの両端部)に不純物イオンを注入する。これにより、抵抗体7a,7b,9a,9b,9cの両端部に、比較的濃度の濃い高濃度不純物層11を形成する。高濃度不純物層11の深さは、溝5a,5b,5cの深さよりも浅く形成し、かつ、溝5a,5b,5cの底部から絶縁性基板1までの距離よりも浅く形成する。その後、レジストパターンを除去する(図2(D)参照)。図1のA−A’断面図で示した領域は、図2(C)で示したままの状態である。
(5)通常の半導体装置製造工程に従い、層間絶縁膜13を形成した後、抵抗体7a,7b,9a,9b,9cをメタル配線と接続するための接続孔15を層間絶縁膜13に形成する。接続孔15は、抵抗体7a,7b,9a,9b,9cの両端部に形成された高濃度不純物層11上に形成する(図2(E)参照)。
(6)通常の半導体装置製造工程に従い、接続孔15内に導電性材料17を埋め込む。導電性材料17上及び層間絶縁膜13上に導電性材料からなるメタル配線19を形成し、抵抗体9a、7a、9b、7b、9cを高濃度不純物層11、導電性材料17及びメタル配線19を介して直列に接続して抵抗素子を形成する(図1参照)。
図1に示した抵抗素子では、上層抵抗体7a,7bと下層抵抗体9a,9b,9cは、ポリシリコン膜3への不純物イオン注入によって同時に形成されたものである。したがって、抵抗体7a,7b,9a,9b,9cは同じ抵抗率をもつ。さらに、抵抗体7a,7b,9a,9b,9cは、同一のポリシリコン膜3に形成され、まったく同じ膜質をもっているので、抵抗値や温度安定性、印加電圧による抵抗値変動などの特性が同じになる。これにより、抵抗体7a,7b,9a,9b,9cを形成するための溝5a,5b,5cの加工バラツキに起因する抵抗値の変動を相殺することができ、抵抗素子の抵抗値バラツキを低減することができる。
さらに、上層抵抗体7a,7bの厚みは溝5a,5b,5cの深さよりも小さいので、上層抵抗体7a,7bと下層抵抗体9a,9b,9cをポリシリコン膜3内で短絡させることなく、抵抗体9a、7a、9b、7b、9cを直列に接続した抵抗素子を形成できる。
上記実施例では、半導体層としてポリシリコン膜3を用いたが、半導体層の結晶状態はこれに限らず、アモルファスシリコンなどでもよい。また、ポリシリコン膜3は不純物イオンを含まないノンドープのものとしたが、ポリシリコン膜3にN型不純物イオンを導入し、抵抗体7a,7b,9a,9b,9c及び高濃度不純物層11としてP型不純物イオンの不純物層からなるものを形成してもよい。またその逆導電型でもよい。
また、不純物イオンとしては、リン、ヒ素などのN型不純物イオンや、ボロン、BF2などのP型不純物イオンなどを用いる。
また、不純物イオンとしては、リン、ヒ素などのN型不純物イオンや、ボロン、BF2などのP型不純物イオンなどを用いる。
また、溝5a,5b,5cの幅Lとメサ部の幅Sは等しいことが望ましいが、フォトリソグラフィ工程やエッチング工程におけるバラツキや誤差などにより、溝5a,5b,5cの幅Lの方が広くなったり、逆にメサ部幅Sが広くなったりしまうことも考えられる。しかしながら、前述のように、溝5a,5b,5c及びメサ部に形成された抵抗体7a,7b,9a,9b,9cを直列に接続して使用する場合、溝5a,5b,5cの底部の下層抵抗体9a,9b,9cがメサ部の上層抵抗体7a,7bに対して自己整合的に形成されて画定されているので、寸法バラツキによる抵抗値の変化が相殺され、抵抗素子の抵抗値のバラツキを低減することができる。
図2(A)で示したポリシリコン膜3の膜厚をT、図2(B)で示した溝5a,5b,5cの深さをD、図2(C)で示した抵抗体7a,7b,9a,9b,9cの深さをR、図(D)で示した高濃度不純物層11の深さをGとすると、
R<D かつ R<T−D
G<D かつ G<T−D
なる関係が成り立つように、膜厚や不純物層深さを設計すればよい。
R<D かつ R<T−D
G<D かつ G<T−D
なる関係が成り立つように、膜厚や不純物層深さを設計すればよい。
ところで、図2(C)及び図2(D)を参照して説明した工程(3),(4)では、不純物イオンをポリシリコン膜3の上面に対して垂直に注入することにより、溝5a,5b,5cの底部及びメサ部に不純物層を形成しているが、溝5a,5b,5cの側壁にわずかながら不純物イオンが入り込むことがある。これは図2(B)を参照して説明した工程(2)でのエッチング工程において、溝5a,5b,5cの側壁を垂直にエッチングする際に、加工精度の問題やエッチングばらつきなどの影響により、溝5a,5b,5cの側壁にわずかにテーパーがついてしまうことがあるためである。また、たとえ溝5a,5b,5cの側壁が垂直にエッチング加工されたとしても、溝5a,5b,5cの側壁の微小な凸部に不純物イオンが注入されてしまうこともあり、更には注入角度そのものにもバラツキがあり、イオン注入角度も垂直からずれることが考えられる。
このように溝5a,5b,5cの側壁にイオンが注入されると、溝5a,5b,5cの底部に形成された不純物層と、メサ部に形成された不純物層との間に、溝5a,5b,5cの側壁の不純物イオン注入層を介してポリシリコン膜3内で電気的に短絡状態になってしまう不具合がある。
このような不具合を防止するための実施例を以下に説明する。
このような不具合を防止するための実施例を以下に説明する。
図3は半導体装置の他の実施例の抵抗素子部分を概略的に示す図であり、(A)は平面図、(B)は(A)のA−A’位置での断面図、(C)は(A)のB−B’位置での断面図である。図1と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この半導体装置の実施例では、溝5a,5b,5cの側壁及び底面を含むポリシリコン膜3の表面に絶縁膜21が形成されている。その他の部分は図1を参照して説明した実施例と同じである。
絶縁膜21の材料として、例えばシリコン酸化膜やシリコン窒化膜を挙げることができる。絶縁膜21を形成する時期は、ポリシリコン膜3に溝5a,5b,5cの形成工程(図2(B)参照)の後であって、抵抗体7a,7b,9a,9b,9cを形成するためのイオン注入工程(図2(C)参照)の前である。絶縁膜21の膜厚は、抵抗体7a,7b,9a,9b,9cを形成するためのイオン注入工程及び高濃度不純物層11を形成するためのイオン注入工程において、メサ部の上面及び溝5a,5b,5cの底面で注入イオン種が充分に突き抜けるだけの膜厚であればよい。これにより、図4に示すように、絶縁膜21を介して抵抗体7a,7b,9a,9b,9cを形成するための不純物イオンをポリシリコン膜3に注入することができる。
図5は半導体装置のさらに他の実施例の抵抗素子部分を概略的に示す図であり、(A)は平面図、(B)は(A)のA−A’位置での断面図、(C)は(A)のB−B’位置での断面図である。図1と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この半導体装置の実施例では、溝5a,5b,5cの側壁及びポリシリコン膜3の側壁に絶縁膜23が形成されている。その他の部分は図1を参照して説明した実施例と同じである。
絶縁膜23の材料として、例えばシリコン酸化膜やシリコン窒化膜を挙げることができる。絶縁膜23を形成する時期は、ポリシリコン膜3に溝5a,5b,5cの形成工程(図2(B)参照)の後であって、抵抗体7a,7b,9a,9b,9cを形成するためのイオン注入工程(図2(C)参照)の前である。絶縁膜23の形成方法は、溝5a,5b,5cの側壁及び底面を含むポリシリコン膜3の表面に絶縁膜を形成した後、エッチバック処理を施して、ポリシリコン膜3の上面及び溝5a,5b,5cの底面の絶縁膜を除去する方法を挙げることができる。絶縁膜23の膜厚は、抵抗体7a,7b,9a,9b,9cを形成するためのイオン注入工程及び高濃度不純物層11を形成するためのイオン注入工程において、溝5a,5b,5cの側壁からポリシリコン膜3内部へ向かう注入イオン種が突き抜けない膜厚であればよい。図6に示すように、ポリシリコン膜3において抵抗体7a,7b,9a,9b,9cを形成する位置には絶縁膜23は形成されていないので、絶縁膜23の膜厚にかかわらず、抵抗体7a,7b,9a,9b,9cを形成するための不純物イオンをポリシリコン膜3に注入することができる。
図3及び図5に示した実施例においては、抵抗体7a,7b,9a,9b,9cを形成するためのイオン注入工程の前に、絶縁膜21又は23を形成しておくことにより、溝5a,5b,5cの側壁からポリシリコン膜3内部へ向かう不純物イオンは絶縁膜21又は23中に留まることとなり、ポリシリコン膜3には不純物イオンは到達しない。これにより、溝5a,5b,5cの側壁からポリシリコン膜3内へ不純物イオンが導入されるのを防止することができ、上層抵抗体7a,7bと下層抵抗体9a,9b,9cのポリシリコン膜3内での短絡を防ぐことができる。
上記実施例では、抵抗素子は絶縁性基板11上に形成されたポリシリコン膜3に形成されているが、抵抗素子が形成される半導体層は単結晶シリコン層であってもよい。
図7は半導体装置のさらに他の実施例の抵抗素子部分を概略的に示す図であり、(A)は平面図、(B)は(A)のA−A’位置での断面図、(C)は(A)のB−B’位置での断面図である。図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
例えばP型半導体基板25の表面に素子分離絶縁膜27が形成されて抵抗素子の形成領域が画定されている。素子分離絶縁膜27で囲まれた領域の半導体基板25の表面に、少なくとも1つ以上の並行な溝、ここでは3本の溝5a,5b,5cが形成されている。
溝5a,5b間及び溝5b,5c間のポリシリコン膜3表面部分(メサ部)にN型不純物イオンによる不純物層でできた上層抵抗体7a,7bが形成されている。溝5a,5b,5cの底部にN型不純物イオンによる不純物層でできた下層抵抗体9a,9b,9cが形成されている。抵抗体7a,7b,9a,9b,9cの両端部にN型不純物イオンによる不純物層でできた高濃度不純物層11が形成されている。
抵抗体7a,7b,9a,9b,9c上、高濃度不純物層11上及び素子分離絶縁膜27上に層間絶縁膜13が形成されている。層間絶縁膜13には、高濃度不純物層11上の所定位置で接続孔15が形成されている。接続孔15内に導電性材料17が埋め込まれている。導電性材料17上及び層間絶縁膜13上に導電性材料からなるメタル配線19が形成されている。抵抗体9a、7a、9b、7b、9cは高濃度不純物層11、導電性材料17及びメタル配線19を介して直列に接続されて、抵抗素子が形成されている。
この実施例の製造工程は、図1及び図2を参照して説明した製造工程に対し、溝5a,5b,5c、抵抗体9a、7a、9b、7b、9c及び高濃度不純物層11を形成する対象をポリシリコン膜3からP型半導体基板25に替えることにより、同様に形成することができる。
この実施例の抵抗素子では、上層抵抗体7a,7bと下層抵抗体9a,9b,9cは、P型半導体基板25への不純物イオン注入によって同時に形成されたものである。したがって、抵抗体7a,7b,9a,9b,9cは同じ抵抗率をもつ。さらに、抵抗体7a,7b,9a,9b,9cは、同一のP型半導体基板25に形成され、まったく同じ膜質をもっているので、抵抗値や温度安定性、印加電圧による抵抗値変動などの特性が同じになる。これにより、抵抗体7a,7b,9a,9b,9cを形成するための溝5a,5b,5cの加工バラツキに起因する抵抗値の変動を相殺することができ、抵抗素子の抵抗値バラツキを低減することができる。
また、図3、図5にそれぞれ示した実施例と同様に、溝5a,5b,5cの側壁に絶縁膜を形成するようにすれば、図3、図5にそれぞれ示した実施例と同様の作用及び効果を得ることができる。
また、図7に示した実施例では、P型半導体基板25を用いているが、N型半導体基板を用い、抵抗体及び高濃度不純物層をP型不純物層によって形成するようにしてもよい。
また、図7に示した実施例では、P型半導体基板25を用いているが、N型半導体基板を用い、抵抗体及び高濃度不純物層をP型不純物層によって形成するようにしてもよい。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
3 ポリシリコン膜(半導体層)
5a,5b,5c 溝
7a,7b 上層抵抗体
9a,9b,9c 下層抵抗体
21,23 絶縁膜
25 P型半導体基板(半導体層)
5a,5b,5c 溝
7a,7b 上層抵抗体
9a,9b,9c 下層抵抗体
21,23 絶縁膜
25 P型半導体基板(半導体層)
Claims (10)
- 抵抗素子を含む半導体装置において、
半導体層と、前記半導体層の上面に形成された1本以上の溝と、前記半導体層の上面に前記溝の深さよりも小さい厚みで形成された上層抵抗体と、前記半導体層の前記溝の底部に前記上層抵抗層と同じ厚みで形成された下層抵抗体を備え、
前記上層抵抗体と前記下層抵抗体が直列に接続されて抵抗素子を形成しており、
前記溝は前記半導体層の上面に対して垂直な側壁をもち、
前記上層抵抗体と前記下層抵抗体は、前記半導体層への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつことを特徴とする半導体装置。 - 前記溝の側壁に絶縁膜が形成されており、前記上層抵抗層、前記下層抵抗層間の前記溝の側壁の前記半導体層部分には前記上層抵抗層及び前記下層抵抗層と同じ導電型の不純物イオンが導入されていない請求項1に記載の半導体装置。
- 前記半導体層は前記上層抵抗体及び前記下層抵抗体の部分を除いて不純物イオンを含んでいない請求項1又は2に記載の半導体装置。
- 前記半導体層は第1導電型であり、前記上層抵抗体及び前記下層抵抗体は第2導電型である請求項1又は2に記載の半導体装置。
- 前記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている請求項1から4のいずれか一項に記載の半導体装置。
- 抵抗素子を含む半導体装置の製造方法において、
以下の工程(A)〜(C)をその順に含むことを特徴とする半導体装置の製造方法。
(A)半導体層の上面に、前記半導体層の上面に対して垂直な側壁をもつ溝を1本以上形成する溝形成工程、
(B)前記半導体層に上方から前記半導体層の上面に対して垂直方向に不純物イオンを、その分布が前記溝の深さよりも浅くなる加速エネルギーでイオン注入して、前記半導体層の上面に前記溝の深さよりも小さい厚みで上層抵抗体を形成し、前記半導体層の前記溝の底部に前記上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程、
(C)前記半導体層上に層間絶縁膜を形成し、前記上層抵抗体及び前記下層抵抗体を直列に接続するための接続孔を前記層間絶縁膜に形成し、前記接続孔内及び前記層間絶縁膜上に導電性材料を形成して前記上層抵抗体と前記下層抵抗体を直列に接続して抵抗素子を形成する配線工程。 - 前記溝形成工程(A)と前記抵抗層形成工程(B)の間に、前記溝の側壁に絶縁膜を形成する側壁絶縁膜形成工程(A’)を含む請求項6に記載の製造方法。
- 前記半導体層として不純物イオンを含んでいないものを用いる請求項6又は7に記載の製造方法。
- 前記半導体層として第1導電型のものを用い、前記上層抵抗体及び前記下層抵抗体として第2導電型のものを形成する請求項6又は7に記載の製造方法。
- 前記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている請求項6から9のいずれか一項に記載の製造方法。
Priority Applications (1)
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