JP2009032326A - 半導体試験装置およびその診断方法 - Google Patents

Abstract

【課題】メモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能な半導体試験装置を実現する。
【解決手段】ＤＵＴの試験パターンが格納されているメモリから出力される試験パターンを用いてＤＵＴの試験を行う半導体試験装置において、メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている試験パターンを診断済みエリアに移動させた後に未診断エリアを診断するメモリ制御部を備える。
【選択図】 図１

Description

本発明は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）の試験パターンが格納されるメモリを有し、このメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置に関し、特にメモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能な半導体試験装置に関する。

半導体試験装置は、ＤＵＴであるＩＣ（Integrated Circuit）またはＬＳＩ（Large Scale Integration）にパターンと呼ばれる信号を入力し、ＤＵＴからの出力信号を期待値パターンと比較することにより、良否を判定する。

半導体試験装置での試験時間は、試験対象となるデバイスを製造する半導体メーカの利益に影響する。すなわち、限られた時間においては試験時間が長くなれば試験可能なデバイス数は少なくなり、試験時間が短くなれば試験可能なデバイス数は多くなる。一方、デバイスの不良を検出するために試験項目はあまり削れず、試験時間の短縮は困難となっている場合が多い。このような状況においては、半導体試験装置の稼働率を上げることが重要となっている。

従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。

特開２０００−２９２５０１号公報

図３はこのような従来の半導体試験装置を示す構成ブロック図である。図３において、記憶部１はハードディスク等で構成され、ＤＵＴの試験に使用される試験パターンが格納される。演算制御部２はＣＰＵ（Central Processing Unit）等で構成され、メモリ検査手段３はＢＩＳＴ（Built-In Self-Test）回路等で構成される。ＢＩＳＴ回路とは自動的に試験パターンを生成し、被試験対象であるメモリデバイスにこの試験パターンを書き込み、メモリデバイスから読み出したデータを試験（期待値）パターンと比較することにより、メモリデバイスの検査を行う回路である。

メモリ検査手段３はメモリ制御部３０に実装される。メモリ４は期待値パターンが格納されるメモリデバイスで、このメモリ４とメモリ制御部３０は試験パターン格納部４０を構成する。アドレス発生部５はメモリ４およびＤＵＴ１００に出力するアドレスを発生させる。比較部６はコンパレータおよびＰＡＳＳ／ＦＡＩＬの判定を行う判定回路等で構成される。

記憶部１の出力端子は演算制御部２の一方の入出力端子に相互に接続され、演算制御部２の他方の入出力端子はメモリ制御部３０の入出力端子に相互に接続される。メモリ制御部３０のアドレス出力端子はメモリ４の一方のアドレス入力端子に接続され、メモリ制御部３０のデータ入出力端子はメモリ４のデータ入出力端子に接続される。

アドレス発生部５の一方の出力端子はＤＵＴ１００のアドレス入力端子に接続され、アドレス発生部５の他方の出力端子はメモリ４の他方のアドレス入力端子に接続される。メモリ４のデータ出力端子は比較部６の一方の入力端子に接続され、ＤＵＴ１００のデータ出力端子は比較部６の他方の入力端子に接続される。比較部６の出力、すなわち、ＰＡＳＳ／ＦＡＩＬ信号はフェイルメモリ（図示せず）等の内部回路で使用される。

メモリ４およびメモリ制御部３０は試験パターン格納部４０を構成している。記憶部１、演算制御部２、アドレス発生部５、比較部６および試験パターン格納部４０は半導体試験装置５０を構成している。

図３に示す従来例の動作を図４を用いて説明する。図４はメモリ４の診断を説明する説明図である。ＤＵＴ１００の試験開始前に演算制御部２は記憶部１から試験パターンを読み出し、この試験パターンを試験パターン格納部４０へ送信する。試験パターン格納部４０のメモリ制御部３０は受信した試験パターンをメモリ４に順次書き込む。

なお、図３に示す従来例ではＤＵＴ１００はＲＯＭ（Read Only Memory）デバイスとし、データが予め書き込まれているものとする。また、メモリ４に書き込まれる試験パターンはＤＵＴ１００から出力されるデータと比較するための期待値パターンとする。

試験が開始されると、テストプログラムに基づいてアドレス発生部５からアドレスがメモリ４およびＤＵＴ１００へ出力される。ＤＵＴ１００は入力されたアドレスに格納されているデータを順次出力する。同様に、メモリ４も入力されたアドレスに格納されている期待値パターンを順次出力する。

比較部６は、ＤＵＴ１００からの出力データとメモリ４からの期待値データを比較し、一致している時はＰＡＳＳを出力し、一致していない時はＦＡＩＬを出力する。ＰＡＳＳまたはＦＡＩＬは、信号の論理レベルで示される。例えば、ＰＡＳＳの時は”０”（ローレベル）となり、ＦＡＩＬの時は”１”（ハイレベル）となる。

以上が半導体試験装置５０の主な動作の概要であるが、半導体試験装置５０は各部の機能のチェックをするために定期的に診断を行う。その１つに試験パターンを格納するメモリのメモリ診断がある。

図４において、メモリ４は４つの領域、すなわち、エリア１、エリア２、エリア３およびエリア４に分割され、エリア１〜エリア４には試験パターンａ〜試験パターンｄがそれぞれ格納されている。メモリ４のメモリ診断は、診断プログラムやユーザからのコマンド入力により、演算制御部２がメモリ診断手段３に診断開始信号を出力して開始される。

図４（ａ）に示すようにメモリ診断手段３は、まず、エリア１の領域に診断用のデータを書き込む。そして、メモリ診断手段３はメモリ４のエリア１からデータを読み出し、書き込んだ診断用データと比較する。もし、読み出したデータと診断用データが一致すればＰＡＳＳとし、読み出したデータと診断用データが一致しなければＦＡＩＬとする。

同様に、図４（ｂ）に示すようにメモリ診断手段３は、エリア２の領域に診断用のデータを書き込む。メモリ診断手段３はメモリ４のエリア２からデータを読み出し、書き込んだ診断用データと比較し、一致または不一致の判定をする。

そして、図４（ｃ）に示すようにメモリ診断手段３は、エリア３の領域に診断用のデータを書き込む。メモリ診断手段３はメモリ４のエリア３からデータを読み出し、書き込んだ診断用データと比較し、一致または不一致の判定をする。

最後に、図４（ｄ）に示すようにメモリ診断手段３は、エリア４の領域に診断用のデータを書き込む。メモリ診断手段３はメモリ４のエリア４からデータを読み出し、書き込んだ診断用データと比較し、一致または不一致の判定をする。

この結果、メモリ診断手段３がメモリ４に診断用データを書き込んだ後にデータを読み出し、この読み出したデータと書き込んだ診断用データを比較してがデータが一致するか否かの診断を全領域行うことにより、メモリ４の動作をチェックすることができるので、半導体試験装置５０の故障を早期に発見することが可能になる。

近年、ＤＵＴ１００となるメモリデバイスは大容量化が進み、それに伴い、メモリ４の容量も大きくなってきている。すなわち、メモリ４にロードする試験パターンも膨大になり、この試験パターンのロードに要する時間も長時間となっている。

図３及び図４に示す従来例では、メモリ４のメモリ診断を実行することにより、メモリ４には診断パターンが上書きされてしまうので、メモリ４に格納されている試験パターンが全て消えてしまう。このため、診断後には、メモリ４に全ての試験パターンを再ロードしなければならない。

上述のように試験パターンは膨大であり、全ての試験パターンを再ロードするには長時間を要すると共にロード中は試験を行うことができないので、半導体試験装置の稼働率が下がるという問題点があった。
従って本発明が解決しようとする課題は、メモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能な半導体試験装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴの試験パターンが格納されているメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置において、
前記メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている前記試験パターンを診断済みエリアに移動させた後に前記未診断エリアを診断するメモリ制御部を備えたことを特徴とする。

請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記メモリ制御部が、
前記診断を行うメモリ診断手段と、前記試験パターンを移動させるパターン移動手段とから構成されることを特徴とする。

請求項３記載の発明は、
ＤＵＴの試験パターンが格納されているメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置の診断方法であって、
前記メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている前記試験パターンを診断済みエリアに移動させるステップと、このステップの後に前記未診断エリアを診断するステップとを備えたことを特徴とする。

本発明によれば次のような効果がある。
請求項１および請求項２の発明によれば、ＤＵＴの試験パターンが格納されているメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置において、前記メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている前記試験パターンを診断済みエリアに移動させた後に前記未診断エリアを診断するメモリ制御部を備えたことにより、再ロードする試験パターンが従来と比較して少なくなるので、メモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能になる。

請求項３の発明によれば、ＤＵＴの試験パターンが格納されているメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置の診断方法であって、前記メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている前記試験パターンを診断済みエリアに移動させるステップと、このステップの後に前記未診断エリアを診断するステップとを備えたことにより、再ロードする試験パターンが従来と比較して少なくなるので、メモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置の一実施例を示す構成ブロック図であり、図３と共通する部分には同一の符号を付けている。

図１において、パターン移動手段７は演算制御部２からの信号により、メモリ４のデータの格納場所を高速に移動させる。メモリ診断手段３およびパターン移動手段７はメモリ制御部３１を構成している。

演算制御部２の他方の入出力端子はメモリ制御部３１の入出力端子に相互に接続される。メモリ制御部３１のアドレス出力端子はメモリ４の一方のアドレス入力端子に接続され、メモリ制御部３１のデータ入出力端子はメモリ４のデータ入出力端子に接続される。その他の接続に関しては、図３に示す従来例と同じため、説明を省略する。

メモリ４およびメモリ制御部３１は試験パターン格納部４１を構成している。記憶部１、演算制御部２、アドレス発生部５、比較部６および試験パターン格納部４１は半導体試験装置５１を構成している。

図１に示す実施例の動作を図２を用いて説明する。図２はメモリ４の診断を説明する説明図である。図２において、図４に示す従来例と同様に、メモリ４は４つの領域、すなわち、エリア１、エリア２、エリア３およびエリア４に分割され、エリア１〜エリア４には試験パターンａ〜試験パターンｄがそれぞれ格納されている。メモリ４のメモリ診断は、診断プログラムやユーザからのコマンド入力により、演算制御部２がメモリ診断手段３に診断開始信号を出力して開始される。

図２（ａ）に示すようにメモリ診断手段３は、まず、エリア１の領域に診断用のデータを書き込む。そして、メモリ診断手段３はメモリ４のエリア１からデータを読み出し、書き込んだ診断用データと比較する。もし、読み出したデータと診断用データが一致すればＰＡＳＳとし、読み出したデータと診断用データが一致しなければＦＡＩＬとする。

そして、図２（ｂ）に示すようにパターン移動手段７は、未診断エリアであるエリア２に格納されている試験パターンｂを診断済みエリアであるエリア１に移動させる。移動後に、メモリ診断手段３は、エリア１と同様にエリア２の診断を実行する。

図２（ｃ）に示すようにパターン移動手段７は、未診断エリアであるエリア３に格納されている試験パターンｃを診断済みエリアであるエリア２に移動させる。移動後に、メモリ診断手段３は、エリア１と同様にエリア３の診断を実行する。

同様に、図２（ｄ）に示すようにパターン移動手段７は、未診断エリアであるエリア４に格納されている試験パターンｄを診断済みエリアであるエリア３に移動させる。移動後に、メモリ診断手段３は、エリア１と同様にエリア４の診断を実行する。

最後に、図２（ｅ）に示すようにパターン移動手段７は、試験パターンｄをエリア３からエリア４に、試験パターンｃをエリア２からエリア３に、試験パターンｂをエリア１からエリア２に順次移動させる。移動後に、演算制御部２は記憶部１から試験パターンａを読み出し、試験パターン格納部４１へ送信する。試験パターン格納部４１のメモリ制御部３１は受信した試験パターンａをメモリ４に順次書き込む。

この結果、メモリ診断手段３が４分割されたメモリ４の領域のうちエリア１を診断し、パターン移動手段７が未診断エリアであるエリア２に格納されている試験パターンｂをエリア１に移動させる。同様に、エリア２の診断→試験パターンｃをエリア２に移動→エリア３の診断→試験パターンｄをエリア３に移動→エリア４の診断を順次行う。そして、試験パターンｄをエリア４に、試験パターンｃをエリア３に、試験パターンｂをエリア２に順次移動させ、試験パターンａをエリア１に再ロードすることにより、再ロードする試験パターンは従来の１／４となるので、メモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能になる。

なお、図１に示す実施例においてメモリ４を４つのエリアに分割して診断を行っているが、必ずしもこのように限定される必要はなく、分割するエリアは複数あればよい。しかし、分割数を増やせば、再ロードする試験パターンの容量が減るので、再ロードにかかる時間を短縮し、稼働率をさらに上げることが可能になる。

また、図１に示す実施例においてメモリ４に格納される試験パターンは期待値パターンのみとなっているが、必ずしもこのように限定される必要はなく、例えば、ＤＵＴ１００に対して出力するドライバパターンでもよい。この場合、メモリ４の出力はドライバ（図示せず）に入力され、ドライバからＤＵＴ１００に信号が出力される。

また、図２に示す実施例においてメモリ４のエリア１からエリア４まで順次診断を行っているが、必ずしもこの順番で診断を行う必要はなく、未診断エリアに格納されている試験パターンを診断済みエリアに移動させて診断を行えばよい。

さらに、図２に示す実施例において診断開始時にメモリ４のエリア１を診断しているが、まず始めにエリア２に格納されている試験パターンｂをエリア１に移動し、その後、実施例と同様にエリア２からエリア４の診断を順次実行してもよい。この場合、試験パターンｂ〜ｄをエリア２〜４に戻した後に、エリア１を診断し、この診断後に試験パターンａをエリア１に再ロードする。

本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。 メモリの診断を説明する説明図である。 従来の半導体試験装置を示す構成ブロック図である。 メモリの診断を説明する説明図である。

符号の説明

１ 記憶部
２ 演算制御部
３ メモリ診断手段
４ メモリ
５ アドレス発生部
６ 比較部
７ パターン移動手段
３０，３１ メモリ制御部
４０，４１ 試験パターン格納部
５０，５１ 半導体試験装置
１００ ＤＵＴ

Claims (3)

1. ＤＵＴの試験パターンが格納されているメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置において、
   前記メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている前記試験パターンを診断済みエリアに移動させた後に前記未診断エリアを診断するメモリ制御部を備えたことを特徴とする半導体試験装置。
2. 前記メモリ制御部が、
   前記診断を行うメモリ診断手段と、
   前記試験パターンを移動させるパターン移動手段とから構成される
   請求項１記載の半導体試験装置。
3. ＤＵＴの試験パターンが格納されているメモリから出力される前記試験パターンを用いて前記ＤＵＴの試験を行う半導体試験装置の診断方法であって、
   前記メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている前記試験パターンを診断済みエリアに移動させるステップと、
   このステップの後に前記未診断エリアを診断するステップと
   を備えたことを特徴とする半導体試験装置の診断方法。

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