JP2009021904A - Level shift circuit - Google Patents

Level shift circuit Download PDF

Info

Publication number
JP2009021904A
JP2009021904A JP2007184007A JP2007184007A JP2009021904A JP 2009021904 A JP2009021904 A JP 2009021904A JP 2007184007 A JP2007184007 A JP 2007184007A JP 2007184007 A JP2007184007 A JP 2007184007A JP 2009021904 A JP2009021904 A JP 2009021904A
Authority
JP
Japan
Prior art keywords
voltage
voltage transistor
transistor
low
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007184007A
Other languages
Japanese (ja)
Other versions
JP4957422B2 (en
Inventor
Nobuaki Tsuji
信昭 辻
Hirokata Kawai
博賢 川合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP2007184007A priority Critical patent/JP4957422B2/en
Priority to KR1020080057442A priority patent/KR101006136B1/en
Publication of JP2009021904A publication Critical patent/JP2009021904A/en
Application granted granted Critical
Publication of JP4957422B2 publication Critical patent/JP4957422B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a level shift circuit strong against a channel-length-modulation effect without needing a low-voltage source for protecting a low-voltage transistor. <P>SOLUTION: This level shift circuit 100 includes a constant current circuit 30, a current mirror circuit 60, and a first diode part 40 arranged between a high-voltage transistor NH1 and the ground. The level shift circuit also includes a low-voltage transistor N1, a latch circuit 20 for supplying a high power voltage VH to a high-voltage transistor NH2 in response to its turning on/off, and a second diode part serially connected between the drain of the low-voltage transistor N1 and the ground. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、レベルシフト回路に関する。   The present invention relates to a level shift circuit.

特許文献１に記載されているように、レベルシフト回路を、耐圧特性の高い高電圧トランジスタと、耐圧特性の低い低電圧トランジスタとを組み合わせて構成する場合がある。一般に、高電圧トランジスタは耐圧性に優れるが動作が遅く、低電圧トランジスタは高電圧には耐えられないが動作が速いため、高電圧供給部分に高電圧トランジスタを用い、信号入力部分に低電圧トランジスタが用いられる。これにより高速に動作するレベルシフト回路を構成することができる。   As described in Patent Document 1, the level shift circuit may be configured by combining a high voltage transistor with high breakdown voltage characteristics and a low voltage transistor with low breakdown voltage characteristics. In general, a high voltage transistor is excellent in withstand voltage but operates slowly, and a low voltage transistor cannot withstand high voltage but operates quickly. Therefore, a high voltage transistor is used for a high voltage supply portion and a low voltage transistor is used for a signal input portion. Is used. As a result, a level shift circuit that operates at high speed can be configured.

図２は、そのようなレベルシフト回路２００の例を示す回路図である。図中で「Ｎｎ」は低電圧用ＮチャネルＦＥＴを示し（ただし、ｎは識別用の符号）、「ＨＮｎ」は高電圧用ＮチャネルＦＥＴを示し、「ＨＰｎ」は高電圧用ＰチャネルＦＥＴを示すものとする。本図の例では、高電圧電源ＶＨ（例えば、２４Ｖ）と、低電圧電源ＶＬ（例えば、３．３Ｖ）が供給され、入力端子Ｉｎに入力される低電圧信号を高電圧信号に変換し、出力端子Ｏｕｔから反転信号を取り出せるようになっている。   FIG. 2 is a circuit diagram showing an example of such a level shift circuit 200. In the figure, “Nn” indicates a low-voltage N-channel FET (where n is an identification code), “HNn” indicates a high-voltage N-channel FET, and “HPn” indicates a high-voltage P-channel FET. Shall be shown. In the example of this figure, a high voltage power supply VH (for example, 24 V) and a low voltage power supply VL (for example, 3.3 V) are supplied, and a low voltage signal input to the input terminal In is converted into a high voltage signal. An inverted signal can be taken out from the output terminal Out.

ここで、ゲートで入力信号を受ける低電圧トランジスタＮ１のドレインには、Ａ点の電圧がかかる。本レベルシフト回路２００は、このＡ点の電圧が低電圧トランジスタＮ１の耐圧値を超えないように構成されており、以下のような動作を行なう。   Here, a voltage at point A is applied to the drain of the low-voltage transistor N1 that receives the input signal at the gate. The level shift circuit 200 is configured such that the voltage at the point A does not exceed the withstand voltage value of the low voltage transistor N1, and performs the following operation.

すなわち、入力信号がローレベルの時は、低電圧トランジスタＮ１がオフ状態となる。この時、高電圧用トランジスタＨＮ２は、低電圧トランジスタＮ２およびＮ３で構成される定電流回路９０に電流を流すため、能動状態にある。このため、高電圧電源ＶＨからトランジスタＨＰ３、ＨＮ２、およびＮ２を介して電流（例えば、１０μＡ）が流れる。このとき、トランジスタＨＰ３のドレイン、すなわち、出力端子Ｏｕｔは高電圧電源ＶＨ近辺の電圧となる。なお、トランジスタＨＰ３およびＨＰ４はラッチ回路２０を構成しており、トランジスタＨＰ３およびＨＰ４は、一方がオン状態のとき他方がオフ状態となる。   That is, when the input signal is at a low level, the low voltage transistor N1 is turned off. At this time, the high-voltage transistor HN2 is in an active state because a current flows through the constant current circuit 90 formed by the low-voltage transistors N2 and N3. Therefore, a current (for example, 10 μA) flows from the high voltage power supply VH via the transistors HP3, HN2, and N2. At this time, the drain of the transistor HP3, that is, the output terminal Out becomes a voltage near the high voltage power supply VH. Transistors HP3 and HP4 constitute latch circuit 20, and when one of transistors HP3 and HP4 is on, the other is off.

一方、入力信号がハイレベル（例えば、３．３Ｖ）の時は、低電圧トランジスタＮ１がオン状態となり、高電圧用トランジスタＨＮ２もオン状態になる。これにより、高電圧用トランジスタＨＰ３のドレイン、すなわち、出力端子Ｏｕｔは０Ｖに落ち、高電圧用トランジスタＨＰ４がオン状態となる。   On the other hand, when the input signal is at a high level (eg, 3.3 V), the low voltage transistor N1 is turned on and the high voltage transistor HN2 is also turned on. As a result, the drain of the high voltage transistor HP3, that is, the output terminal Out drops to 0V, and the high voltage transistor HP4 is turned on.

ここで、高電圧用トランジスタＨＰ１は、常時定電流（例えば、１０μＡ）が流れるようにゲート電圧が設定されている。また、高電圧用トランジスタＨＮ１およびＨＮ２はカレントミラー回路を構成している。これにより、高電圧用トランジスタＨＮ２のソース電圧、すなわち、Ａ点の電圧が常時ＨＮ１のソース電圧と同一となり、低電圧電源ＶＬ（例えば、３．３Ｖ）が保持される。これにより、低電圧トランジスタＮ１が保護されるようになっている。
特開２００６−１９８１５号公報 Here, the gate voltage of the high voltage transistor HP1 is set so that a constant current (for example, 10 μA) always flows. The high voltage transistors HN1 and HN2 constitute a current mirror circuit. As a result, the source voltage of the high-voltage transistor HN2, that is, the voltage at the point A is always the same as the source voltage of HN1, and the low voltage power supply VL (eg, 3.3 V) is maintained. Thereby, the low voltage transistor N1 is protected.
JP 2006-19815 A

従来のレベルシフト回路２００は、出力電圧を生成する高電圧源ＶＨに加え、低電圧トランジスタを保護するために低電圧源ＶＬを用いなければならないため、回路構成が複雑になる。また、ＦＥＴの飽和領域では、ドレイン電圧の増加によってドレイン側の空乏層が伸び実効的なチャネル長が短くなり電流が増加するチャネル長変調効果がある。このため、高電圧トランジスタＨＮ２のドレイン電圧が高くなると、チャネル長変調効果によって、Ａ点の電圧が上がってしまい、低電圧トランジスタＮ１を充分保護できないといった問題があった。   The conventional level shift circuit 200 has a complicated circuit configuration because the low voltage source VL must be used to protect the low voltage transistor in addition to the high voltage source VH that generates the output voltage. Also, in the saturation region of the FET, there is a channel length modulation effect in which the depletion layer on the drain side extends due to an increase in drain voltage, the effective channel length is shortened, and the current is increased. For this reason, when the drain voltage of the high voltage transistor HN2 is increased, the voltage at the point A increases due to the channel length modulation effect, and the low voltage transistor N1 cannot be sufficiently protected.

本発明は、このような状況を鑑みてなされたものであり、低電圧トランジスタを保護するための低電圧源を不要とするとともに、チャネル長変調効果に強いレベルシフト回路を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a level shift circuit that eliminates the need for a low-voltage source for protecting a low-voltage transistor and has a strong channel length modulation effect. To do.

上記課題を解決するため、本発明に係るレベルシフト回路は、低振幅の入力信号を、高振幅の出力信号に変換するものであって、一定の大きさの第１電流を生成する定電流生成部と、前記第１電流が供給される第１の高電圧トランジスタと、前記第１の高電圧トランジスタとゲートが接続され前記第１電流に比例した大きさの第２電流を出力する第２の高電圧トランジスタとを有するカレントミラー部と、前記第１の高電圧トランジスタと第１電源電圧との間に直列に接続されたｎ（ｎは２以上の自然数）個の第１ダイオードと、ゲートに前記入力信号が供給され、ソースに前記第１電源電圧が供給され、ドレインが前記第２の高電圧トランジスタのソースに接続され、前記第２の高電圧トランジスタよりも耐圧が低い低電圧トラジスタと、前記低電圧トランジスタがオフ状態のときに、前記第２の高電圧トランジスタのドレインに第２電源電圧を供給する一方、前記低電圧トランジスタがオン状態のときに、前記第２の高電圧トランジスタのドレインへ供給する前記第２電源電圧を遮断する電圧供給部と、前記低電圧トランジスタのドレインと前記第１電源電圧との間に直列に接続されたｎ個の第２ダイオードとを備え、前記出力信号を前記第２の高電圧トランジスタのドレインから取り出し、前記第２電流が前記ｎ個の第２ダイオードを流れたときの電圧降下が、前記低電圧トランジスタの耐圧よりも小さいことを特徴とする。   In order to solve the above problems, a level shift circuit according to the present invention converts a low-amplitude input signal into a high-amplitude output signal, and generates a constant current of a constant current. A first high-voltage transistor to which the first current is supplied, a second high-current transistor connected to the gate of the first high-voltage transistor and a second current having a magnitude proportional to the first current. A current mirror having a high voltage transistor, n (n is a natural number of 2 or more) first diodes connected in series between the first high voltage transistor and the first power supply voltage, and a gate; A low-voltage transistor that is supplied with the input signal, is supplied with the first power supply voltage to a source, has a drain connected to a source of the second high-voltage transistor, and has a lower withstand voltage than the second high-voltage transistor; When the low voltage transistor is in the off state, the second power supply voltage is supplied to the drain of the second high voltage transistor, while when the low voltage transistor is in the on state, the drain of the second high voltage transistor A voltage supply unit for cutting off the second power supply voltage supplied to the power supply, and n second diodes connected in series between the drain of the low voltage transistor and the first power supply voltage, Is extracted from the drain of the second high-voltage transistor, and the voltage drop when the second current flows through the n second diodes is smaller than the withstand voltage of the low-voltage transistor.

このレベルシフト回路によれば、第１の高電圧トランジスタに与えられるバイアスは、ｎ個のダイオードによって与えられる。したがって、別途、電源を用意する必要がなくなるので、構成を簡素化できる。また、低電圧トランジスタがオン状態の場合、ｎ個の第２ダイオードはオフ状態となり、低電圧トランジスタがオフ状態の場合、ｎ個の第２ダイオードはオン状態となる。このとき、第２の高電圧トランジスタはゲート接地として動作し、そのソース電圧は、ｎ個の第２ダイオードによって規定される。したがって、第２の高電圧トランジスタのチャネル長変調効果によって、低電圧トランジスタのドレイン電圧が上昇することがない。よって、低電圧トランジスタは、ｎ個の第２ダイオードによって確実に保護される。なお、トランジスタの耐圧とは、ドレインとソースとの間に印加される電圧であって、トランジスタを故障させだけの電圧の意味である。   According to this level shift circuit, the bias applied to the first high voltage transistor is provided by n diodes. Therefore, it is not necessary to prepare a separate power source, and the configuration can be simplified. In addition, when the low voltage transistor is in an on state, the n second diodes are in an off state, and when the low voltage transistor is in an off state, the n second diodes are in an on state. At this time, the second high voltage transistor operates as a gate ground, and its source voltage is defined by n second diodes. Therefore, the drain voltage of the low voltage transistor does not increase due to the channel length modulation effect of the second high voltage transistor. Thus, the low voltage transistor is reliably protected by the n second diodes. Note that the withstand voltage of the transistor is a voltage applied between the drain and the source, and means a voltage that causes the transistor to malfunction.

電圧供給部の具体的な態様としては、前記低電圧トランジスタがオン状態のときにオフ状態となり、前記低電圧トランジスタがオン状態のときにオフ状態となり、一方の端子に第２電源電圧が供給され、前記他方の端子と前記第２の高電圧トランジスタのドレインとが接続されるスイッチを備えることが好ましい。このスイッチは、例えば、高電圧トランジスタで構成される。   As a specific mode of the voltage supply unit, when the low voltage transistor is in an on state, the voltage supply unit is in an off state, and when the low voltage transistor is in an on state, the low voltage transistor is in an off state, and the second power supply voltage is supplied to one terminal. It is preferable that a switch for connecting the other terminal to the drain of the second high voltage transistor is provided. This switch is composed of, for example, a high voltage transistor.

さらに、前記ｎ個の第１ダイオードと前記ｎ個の第２ダイオードは、同一の電気的特性を備え、前記第２の高電圧トランジスタよりも耐圧が低いトランジスタをダイオード接続して構成することが好ましい。   Further, the n first diodes and the n second diodes are preferably configured by diode-connecting transistors having the same electrical characteristics and lower withstand voltage than the second high voltage transistor. .

本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るレベルシフト回路１００の構成を示す回路図である。本図において「Ｎｎ」は低電圧用ＮチャネルＦＥＴを示し（ただし、ｎは識別用の符号）、「ＨＮｎ」は高電圧用ＮチャネルＦＥＴを示し、「ＨＰｎ」は高電圧用ＰチャネルＦＥＴを示すものとする。また、図２の各部に対応する部分は同一の符号を付している。本実施形態において、レベルシフト回路１００は、高電圧電源ＶＨ（例えば、２４Ｖ）が供給され、低電圧の入力信号ＩＮ１およびＩＮ２を高電圧の出力信号ＯＵＴ１およびＯＵＴ２に変換する。なお、入力信号ＩＮ２は入力信号ＩＮ１の論理レベルを反転したものであり、出力信号ＯＵＴ２は出力信号ＯＵＴ１の論理レベルを反転したものである。   Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a level shift circuit 100 according to the present embodiment. In this figure, “Nn” indicates a low-voltage N-channel FET (where n is an identification code), “HNn” indicates a high-voltage N-channel FET, and “HPn” indicates a high-voltage P-channel FET. Shall be shown. Moreover, the part corresponding to each part of FIG. 2 attaches | subjects the same code | symbol. In the present embodiment, the level shift circuit 100 is supplied with a high voltage power supply VH (for example, 24 V), and converts the low voltage input signals IN1 and IN2 into high voltage output signals OUT1 and OUT2. The input signal IN2 is obtained by inverting the logic level of the input signal IN1, and the output signal OUT2 is obtained by inverting the logic level of the output signal OUT1.

本図に示すようにレベルシフト回路１００は、ゲートに入力信号ＩＮ１が供給され、ソースが接地された低電圧トランジスタＮ１を備える。低電圧トランジスタＮ１のドレインには高電圧トランジスタＨＮ２のソースが接続されている。高電圧トランジスタＨＮ２のドレインには、高電圧トランジスタＨＰ３およびＨＰ４を含んで構成されるラッチ回路２０を介して高電圧電源ＶＨが供給され、出力信号ＯＵＴ１が取り出される。高電圧トランジスタＨＰ３およびＨＰ４は、一方がオン状態のとき、他方がオフ状態となるスイッチとして機能する。レベルシフト回路１００の基本的な動作は、入力信号ＩＮ１がローレベル（０Ｖ）の時は、低電圧トランジスタＮ１がオフ状態となり、出力信号ＯＵＴ１は高電圧電源ＶＨ近辺となる。一方、入力信号ＩＮ１がハイレベル(例えば、３．３Ｖ)のときは、低電圧トランジスタＮ１がオン状態となり、出力信号ＯＵＴ１は０Ｖとなる。   As shown in the figure, the level shift circuit 100 includes a low voltage transistor N1 whose gate is supplied with an input signal IN1 and whose source is grounded. The source of the high voltage transistor HN2 is connected to the drain of the low voltage transistor N1. The high voltage power supply VH is supplied to the drain of the high voltage transistor HN2 through the latch circuit 20 including the high voltage transistors HP3 and HP4, and the output signal OUT1 is taken out. The high voltage transistors HP3 and HP4 function as switches that are turned off when one is turned on. The basic operation of the level shift circuit 100 is that when the input signal IN1 is at a low level (0 V), the low voltage transistor N1 is turned off, and the output signal OUT1 is in the vicinity of the high voltage power supply VH. On the other hand, when the input signal IN1 is at a high level (eg, 3.3V), the low voltage transistor N1 is turned on and the output signal OUT1 is 0V.

ラッチ回路２０は、入力信号ＩＮ１がハイレベルの時、高電圧トランジスタＨＰ３はオフ状態、高電圧トランジスタＨＰ４はオン状態となり、入力信号ＩＮ１がローレベルの時、高電圧トランジスタＨＰ３はオン状態、高電圧トランジスタＨＰ４はオフ状態となるように構成されている。ラッチ回路２０は、高電圧トランジスタＨＮ２に高電圧電源ＶＨを供給するか遮断するかを制御する電圧供給部として機能する。また、入出力回路７０は、高電圧トランジスタＨＮ２、低電圧トランジスタＮ１、および第２ダイオード部５０を含み、これらと同様に動作する。   In the latch circuit 20, when the input signal IN1 is at a high level, the high voltage transistor HP3 is turned off and the high voltage transistor HP4 is turned on. When the input signal IN1 is at a low level, the high voltage transistor HP3 is turned on. The transistor HP4 is configured to be turned off. The latch circuit 20 functions as a voltage supply unit that controls whether the high voltage power supply VH is supplied to or cut off from the high voltage transistor HN2. The input / output circuit 70 includes a high voltage transistor HN2, a low voltage transistor N1, and a second diode unit 50, and operates in the same manner.

レベルシフト回路１００において、Ａ点の電圧を制御する回路として、定電流回路３０、第１ダイオード部４０および第２ダイオード部５０が設けられている。第１ダイオード部４０は、ダイオード接続された低電圧トランジスタＮ７およびＮ８が縦続接続されて構成される。第１ダイオード部４０の一端は接地され、他端はＢ点に接続される。ダイオード接続された低電圧トランジスタの電圧降下は、例えば、約０．６Ｖで、最大でも１Ｖ程度である。このため、Ｂ点の電圧は、約１．２Ｖとなり、最大でも２Ｖ程度となる。   In the level shift circuit 100, a constant current circuit 30, a first diode unit 40, and a second diode unit 50 are provided as circuits for controlling the voltage at the point A. The first diode section 40 is configured by cascading diode-connected low voltage transistors N7 and N8. One end of the first diode section 40 is grounded, and the other end is connected to the point B. The voltage drop of the diode-connected low voltage transistor is, for example, about 0.6V, and about 1V at the maximum. For this reason, the voltage at the point B is about 1.2V, which is about 2V at the maximum.

第２ダイオード部５０は、ダイオード接続された低電圧トランジスタＮ１０およびＮ１１が縦続接続されて構成される。第２ダイオード部５０の一端はＨＮ２のソースに接続され、他端は接地されている。ここで、第１ダイオード部４０を構成するＮ７およびＮ８と、第２ダイオード部５０を構成するＮ１０およびＮ１１とは電気特性が揃えられている。なお、第１ダイオード部４０および第２ダイオード部５０は、低電圧トランジスタを２段接続することで構成したが、段数を変更したり、他の回路を用いてもよい。   The second diode section 50 is configured by cascading diode-connected low voltage transistors N10 and N11. One end of the second diode section 50 is connected to the source of HN2, and the other end is grounded. Here, N7 and N8 constituting the first diode part 40 and N10 and N11 constituting the second diode part 50 have the same electrical characteristics. In addition, although the 1st diode part 40 and the 2nd diode part 50 were comprised by connecting two steps of low voltage transistors, you may change a stage number or may use another circuit.

定電流回路３０は、高電圧トランジスタＨＰ１と図示せぬ定電圧回路から構成される。高電圧トランジスタＨＰ１は、ソースが高電圧電源ＶＨに接続され、常時、定電流Ｉｂ（例えば、１０μＡ）が流れるように定電圧回路によってゲート電圧が設定されている。
また、カレントミラー回路６０は、高電圧トランジスタＨＮ１およびＨＮ２を備える。高電圧トランジスタＨＮ１は、そのソースが第１ダイオード部４０とＢ点で接続される。また、高電圧トランジスタＨＮ１はゲートとドレインが接続され、さらに、高電圧トランジスタＨＮ２と共通のゲート電圧（Ｃ点の電圧）となる。このため、高電圧トランジスタＨＮ１と高電圧トランジスタＨＮ２とでカレントミラー回路を構成することになる。これにより、ゲート接地で接続された高電圧トランジスタＨＮ２のドレイン−ソース間には、電流Ｉｂをコピーした電流Ｉａが流れることになる。第１ダイオード部４０と第２ダイオード部５０とは同じ特性を有しているため、入力信号ＩＮ１がローレベルで低電圧トランジスタＮ１がオフ状態の時は、点Ａと点Ｂとは同電位となる。なお、電流Ｉａは電流Ｉｂに比例した大きさの電流値が流れるように設定してもよい。 The constant current circuit 30 includes a high voltage transistor HP1 and a constant voltage circuit (not shown). The source of the high voltage transistor HP1 is connected to the high voltage power supply VH, and the gate voltage is set by the constant voltage circuit so that the constant current Ib (for example, 10 μA) always flows.
The current mirror circuit 60 includes high voltage transistors HN1 and HN2. The source of the high voltage transistor HN1 is connected to the first diode portion 40 at the point B. The high voltage transistor HN1 has a gate and a drain connected to each other, and further has a gate voltage common to the high voltage transistor HN2 (voltage at point C). For this reason, the high voltage transistor HN1 and the high voltage transistor HN2 constitute a current mirror circuit. As a result, a current Ia obtained by copying the current Ib flows between the drain and source of the high voltage transistor HN2 connected with the gate ground. Since the first diode unit 40 and the second diode unit 50 have the same characteristics, when the input signal IN1 is at a low level and the low-voltage transistor N1 is in an off state, the point A and the point B have the same potential. Become. The current Ia may be set such that a current value having a magnitude proportional to the current Ib flows.

ここで、低電圧トランジスタＮ１のドレインには、Ａ点の電圧がかかる。本レベルシフト回路１００は、このＡ点の電圧が低電圧トランジスタＮ１の耐圧値を超えないように構成されており、以下のような動作を行なう。なお、低電圧トランジスタＮ１の耐圧値は、第２ダイオード部５０の最大電圧降下値より大きいものとする。   Here, the voltage at point A is applied to the drain of the low voltage transistor N1. The level shift circuit 100 is configured such that the voltage at the point A does not exceed the withstand voltage value of the low voltage transistor N1, and performs the following operation. It is assumed that the withstand voltage value of the low voltage transistor N1 is larger than the maximum voltage drop value of the second diode unit 50.

入力信号がハイレベル（例えば、３．３Ｖ）の時は、低電圧トランジスタＮ１がオン状態となり、Ａ点は０Ｖとなる。これにより、高電圧トランジスタＨＮ２もオン状態になり、オフ状態の高電圧トランジスタＨＰ３のドレインの電圧、すなわち、出力信号ＯＵＴ１のレベルは０Ｖに落ちる。このとき、低電圧トランジスタＮ１に高電圧が印加されることはない。   When the input signal is at a high level (for example, 3.3V), the low voltage transistor N1 is turned on and the point A becomes 0V. As a result, the high voltage transistor HN2 is also turned on, and the voltage of the drain of the high voltage transistor HP3 in the off state, that is, the level of the output signal OUT1 falls to 0V. At this time, a high voltage is not applied to the low voltage transistor N1.

入力信号がハイレベルからローレベルに遷移すると、低電圧トランジスタＮ１がオフ状態となる。すると、高電圧トランジスタＨＰ３と高電圧トランジスタＨＰ４との状態が切り替わって、高電圧トランジスタＨＰ３がオン状態になり、高電圧電源ＶＨから、高電圧トランジスタＨＰ３→高電圧トランジスタＨＮ２→第２ダイオード部５０の経路で電流（例えば、１０μＡ）が流れる。このとき、高電圧トランジスタＨＰ３のドレインの電圧、すなわち、出力信号ＯＵＴ１のレベルは高電圧電源ＶＨ近辺の電圧となる。Ａ点は、第２ダイオード部５０に電流Ｉａが流れるため、約１．２Ｖとなり最大でも２Ｖ程度となる。したがって、低電圧トランジスタＮ１を高電圧から保護することができる。また、高電圧トランジスタＨＮ２のソース電圧は、第２ダイオード部５０により上昇を食い止めることができる。したがって、チャネル長変調効果によって電流Ｉａが増加し、点Ａの電圧が上昇することがない。よって、高電圧トランジスタＨＮ２の飽和領域の電気特性が、チャネル長変調効果によって電流が増加する傾向があっても、低電圧トランジスタＮ１を保護することができる。
なお、上述した実施形態において、ｎチャネルのトランジスタとｐチャネルのトランジスタとを入れ替え、電源電位の関係を逆転させてもよい。 When the input signal transitions from the high level to the low level, the low voltage transistor N1 is turned off. Then, the state of the high voltage transistor HP3 and the high voltage transistor HP4 is switched, and the high voltage transistor HP3 is turned on. From the high voltage power supply VH, the high voltage transistor HP3 → the high voltage transistor HN2 → the second diode unit 50. A current (eg, 10 μA) flows through the path. At this time, the drain voltage of the high voltage transistor HP3, that is, the level of the output signal OUT1 becomes a voltage in the vicinity of the high voltage power supply VH. Since the current Ia flows through the second diode portion 50, the point A is about 1.2V and is about 2V at the maximum. Therefore, the low voltage transistor N1 can be protected from a high voltage. Further, the source voltage of the high voltage transistor HN2 can be prevented from rising by the second diode unit 50. Therefore, the current Ia increases due to the channel length modulation effect, and the voltage at the point A does not increase. Therefore, even if the electric characteristics of the saturation region of the high voltage transistor HN2 tend to increase due to the channel length modulation effect, the low voltage transistor N1 can be protected.
Note that in the above-described embodiment, the n-channel transistor and the p-channel transistor may be interchanged to reverse the relationship between the power supply potentials.

本実施形態のレベルシフト回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level shift circuit of this embodiment. 従来のレベルシフト回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional level shift circuit.

符号の説明Explanation of symbols

２０…ラッチ回路、３０…定電流回路、４０…第１ダイオード部、５０…第２ダイオード部、６０…カレントミラー回路、７０…入出力回路、１００…レベルシフト回路。 DESCRIPTION OF SYMBOLS 20 ... Latch circuit, 30 ... Constant current circuit, 40 ... 1st diode part, 50 ... 2nd diode part, 60 ... Current mirror circuit, 70 ... Input-output circuit, 100 ... Level shift circuit.

Claims (3)

低振幅の入力信号を、高振幅の出力信号に変換するレベルシフト回路であって、
一定の大きさの第１電流を生成する定電流生成部と、
前記第１電流が供給される第１の高電圧トランジスタと、前記第１の高電圧トランジスタとゲートが接続され前記第１電流に比例した大きさの第２電流を出力する第２の高電圧トランジスタとを有するカレントミラー部と、
前記第１の高電圧トランジスタと第１電源電圧との間に直列に接続されたｎ（ｎは２以上の自然数）個の第１ダイオードと、
ゲートに前記入力信号が供給され、ソースに前記第１電源電圧が供給され、ドレインが前記第２の高電圧トランジスタのソースに接続され、前記第２の高電圧トランジスタよりも耐圧が低い低電圧トラジスタと、
前記低電圧トランジスタがオフ状態のときに、前記第２の高電圧トランジスタのドレインに第２電源電圧を供給する一方、前記低電圧トランジスタがオン状態のときに、前記第２の高電圧トランジスタのドレインへ供給する前記第２電源電圧を遮断する電圧供給部と、
前記低電圧トランジスタのドレインと前記第１電源電圧との間に直列に接続されたｎ個の第２ダイオードとを備え、
前記出力信号を前記第２の高電圧トランジスタのドレインから取り出し、
前記第２電流が前記ｎ個の第２ダイオードを流れたときの電圧降下が、前記低電圧トランジスタの耐圧よりも小さい、
ことを特徴とするレベルシフト回路。 A level shift circuit that converts a low-amplitude input signal into a high-amplitude output signal,
A constant current generator that generates a first current of a constant magnitude;
A first high-voltage transistor to which the first current is supplied; and a second high-voltage transistor that has a gate connected to the first high-voltage transistor and outputs a second current having a magnitude proportional to the first current. A current mirror having
N (n is a natural number of 2 or more) first diodes connected in series between the first high-voltage transistor and a first power supply voltage;
The input signal is supplied to the gate, the first power supply voltage is supplied to the source, the drain is connected to the source of the second high voltage transistor, and the breakdown voltage is lower than that of the second high voltage transistor. When,
When the low voltage transistor is in an off state, a second power supply voltage is supplied to the drain of the second high voltage transistor, while when the low voltage transistor is in an on state, the drain of the second high voltage transistor A voltage supply unit for cutting off the second power supply voltage to be supplied to
N second diodes connected in series between the drain of the low voltage transistor and the first power supply voltage;
Taking the output signal from the drain of the second high voltage transistor;
A voltage drop when the second current flows through the n second diodes is smaller than a withstand voltage of the low-voltage transistor;
A level shift circuit characterized by that. 前記電圧供給部は、前記低電圧トランジスタがオン状態のときにオフ状態となり、前記低電圧トランジスタがオン状態のときにオフ状態となり、一方の端子に第２電源電圧が供給され、前記他方の端子と前記第２の高電圧トランジスタのドレインとが接続されるスイッチを備えることを特徴とする請求項１に記載のレベルシフト回路。   The voltage supply unit is turned off when the low voltage transistor is turned on, turned off when the low voltage transistor is turned on, the second power supply voltage is supplied to one terminal, and the other terminal 2. The level shift circuit according to claim 1, further comprising a switch connected to the drain of the second high voltage transistor. 前記ｎ個の第１ダイオードと前記ｎ個の第２ダイオードは、同一の電気的特性を備え、前記第２の高電圧トランジスタよりも耐圧が低いトランジスタをダイオード接続して構成したことを特徴とする請求項１または２に記載のレベルシフト回路。
The n first diodes and the n second diodes are configured by diode-connecting transistors having the same electrical characteristics and lower withstand voltage than the second high-voltage transistor. The level shift circuit according to claim 1 or 2.
JP2007184007A 2007-07-13 2007-07-13 Level shift circuit Expired - Fee Related JP4957422B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007184007A JP4957422B2 (en) 2007-07-13 2007-07-13 Level shift circuit
KR1020080057442A KR101006136B1 (en) 2007-07-13 2008-06-18 Level shift circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007184007A JP4957422B2 (en) 2007-07-13 2007-07-13 Level shift circuit

Publications (2)

Publication Number Publication Date
JP2009021904A true JP2009021904A (en) 2009-01-29
JP4957422B2 JP4957422B2 (en) 2012-06-20

Family

ID=40361117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007184007A Expired - Fee Related JP4957422B2 (en) 2007-07-13 2007-07-13 Level shift circuit

Country Status (2)

Country Link
JP (1) JP4957422B2 (en)
KR (1) KR101006136B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117526708A (en) * 2024-01-04 2024-02-06 无锡恒芯微科技有限公司 High-low voltage conversion circuit and lithium battery protection system

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101483038B1 (en) * 2012-05-23 2015-01-20 한양대학교 에리카산학협력단 Voltage level shifter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294662A (en) * 1997-04-18 1998-11-04 Nec Corp Output buffer circuit
JP2002190731A (en) * 2000-12-22 2002-07-05 Fujitsu Ltd Level shift circuit and semiconductor device
JP2003309463A (en) * 2002-04-15 2003-10-31 Mitsubishi Electric Corp Level shift circuit
JP2004072829A (en) * 2002-08-01 2004-03-04 Renesas Technology Corp Semiconductor integrated circuit and power supply circuit
JP2006019815A (en) * 2004-06-30 2006-01-19 Yamaha Corp Level shift circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4249597B2 (en) 2003-11-13 2009-04-02 新日本無線株式会社 Level shift circuit
JP4559826B2 (en) * 2003-12-18 2010-10-13 パナソニック株式会社 Level shift circuit
JP2006295252A (en) 2005-04-05 2006-10-26 Matsushita Electric Ind Co Ltd Level shift circuit and device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294662A (en) * 1997-04-18 1998-11-04 Nec Corp Output buffer circuit
JP2002190731A (en) * 2000-12-22 2002-07-05 Fujitsu Ltd Level shift circuit and semiconductor device
JP2003309463A (en) * 2002-04-15 2003-10-31 Mitsubishi Electric Corp Level shift circuit
JP2004072829A (en) * 2002-08-01 2004-03-04 Renesas Technology Corp Semiconductor integrated circuit and power supply circuit
JP2006019815A (en) * 2004-06-30 2006-01-19 Yamaha Corp Level shift circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117526708A (en) * 2024-01-04 2024-02-06 无锡恒芯微科技有限公司 High-low voltage conversion circuit and lithium battery protection system
CN117526708B (en) * 2024-01-04 2024-03-22 无锡恒芯微科技有限公司 High-low voltage conversion circuit and lithium battery protection system

Also Published As

Publication number Publication date
KR101006136B1 (en) 2011-01-07
JP4957422B2 (en) 2012-06-20
KR20090007210A (en) 2009-01-16

Similar Documents

Publication Publication Date Title
JP3152867B2 (en) Level shift semiconductor device
KR101652824B1 (en) Output driver for wide range supply voltages
US20060097769A1 (en) Level shift circuit and semiconductor circuit device including the level shift circuit
JP6176826B2 (en) Fully complementary self-biased differential receiver with starter circuit
JP4958434B2 (en) Voltage selection circuit
JP5845112B2 (en) Switch circuit
US10186958B2 (en) Input-output circuits
WO2015182175A1 (en) Driver circuit
JP2004260242A (en) Voltage level shifter
JP5389762B2 (en) Level shift circuit
JP4957422B2 (en) Level shift circuit
JP4810338B2 (en) Level conversion bus switch
KR102112794B1 (en) Switching circuits
JP7396774B2 (en) logic circuit
JP2006295252A (en) Level shift circuit and device
JP2003198358A (en) Level shift circuit
JP2788890B2 (en) Level shift circuit
JPH0846508A (en) Cmos level shift circuit
US20190319613A1 (en) Buffer circuit
JP2008134687A (en) Voltage generating circuit
JP6610223B2 (en) Semiconductor integrated circuit
JP2006352726A (en) Output buffer circuit
JP4356836B2 (en) Level shift circuit
KR100770445B1 (en) Current mode logic - complimentary metal oxide semiconductor converter
US10763849B2 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100520

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120305

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4957422

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees