JP4249597B2 - Level shift circuit - Google Patents

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本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路に関するものである。   The present invention relates to a level shift circuit that converts a voltage level of an input signal and outputs the converted signal.

図２に第１の従来例のレベルシフト回路の回路図を示す。なお、以下の説明ではＰＭＯＳトランジスタは「ＭＰ＊」で、ＮＭＯＳトランジスタは「ＭＮ＊」で表すこととする。「＊」は番号である。図２において、トランジスタＭＰ９，ＭＮ５からなる第１のインバータ１の出力側とトランジスタＭＰ１０，ＭＮ６からなる第２のインバータ２の入力側との共通接続点のノードＮ３は、トランジスタＭＮ３’を介してラッチ回路３ＡのノードＮ１に接続され、また第２のインバータ２の出力側のノードＮ４は、トランジスタＭＮ４’を介してラッチ回路３ＡのノードＮ２に接続されている。ラッチ回路３Ａはゲートとドレインが互いにクロス接続されたトランジスタＭＰ７，ＭＰ８からなる。インバータ１，２の電源電圧はＶＤＤ１，ＶＳＳ１であり、ラッチ回路３Ａの電源電圧はＶＤＤ２，ＶＳＳ１である。但し、ＶＤＤ２＞ＶＤＤ１である。   FIG. 2 shows a circuit diagram of the level shift circuit of the first conventional example. In the following description, the PMOS transistor is represented by “MP *” and the NMOS transistor is represented by “MN *”. “*” Is a number. In FIG. 2, the node N3 at the common connection point between the output side of the first inverter 1 composed of the transistors MP9 and MN5 and the input side of the second inverter 2 composed of the transistors MP10 and MN6 is latched via the transistor MN3 ′. The node N4 on the output side of the second inverter 2 is connected to the node N1 of the latch circuit 3A via the transistor MN4 ′. The latch circuit 3A includes transistors MP7 and MP8 whose gates and drains are cross-connected to each other. The power supply voltages of the inverters 1 and 2 are VDD1 and VSS1, and the power supply voltage of the latch circuit 3A is VDD2 and VSS1. However, VDD2> VDD1.

このレベルシフト回路では、信号入力端子ＩＮの電圧がＶＤＤ１になれば、ノードＮ３の電圧がＶＳＳ１、ノードＮ４の電圧がＶＤＤ１になって、ノードＮ１の電圧がＶＤＤ２、ノードＮ２の電圧がＶＳＳ１になる。また、信号入力端子ＩＮの電圧がＶＳＳ１になれば、ノードＮ３の電圧がＶＤＤ１、ノードＮ４の電圧がＶＳＳ１になって、ノードＮ１の電圧がＶＳＳ１、ノードＮ２の電圧がＶＤＤ２になる。このように、入力端子ＩＮに入力する信号の高電圧側をＶＤＤ１→ＶＤＤ２にレベルシフトして信号出力端子ＯＵＴから出力する。   In this level shift circuit, when the voltage at the signal input terminal IN becomes VDD1, the voltage at the node N3 becomes VSS1, the voltage at the node N4 becomes VDD1, the voltage at the node N1 becomes VDD2, and the voltage at the node N2 becomes VSS1. . When the voltage at the signal input terminal IN becomes VSS1, the voltage at the node N3 becomes VDD1, the voltage at the node N4 becomes VSS1, the voltage at the node N1 becomes VSS1, and the voltage at the node N2 becomes VDD2. Thus, the high voltage side of the signal input to the input terminal IN is level-shifted from VDD1 to VDD2 and output from the signal output terminal OUT.

図３は第２の従来例のレベルシフト回路の回路図である（例えば、特許文献１参照）。このレベルシフト回路は、トランジスタＭＰ７，ＭＮ３からなるインバータと、トランジスタＭＰ８，ＭＮ４からなるインバータとをノードＮ１とＮ２の間に逆並列接続して構成したラッチ回路３を備えている。そして、そのラッチ回路３のノードＮ１とインバータ１，２の間のノードＮ３との間をキャパシタＣ１で接続し、ラッチ回路３のノードＮ２とインバータ２の出力側のノードＮ４の間をキャパシタＣ２で接続したものである。これらインバータ１，２は図２と同じである。   FIG. 3 is a circuit diagram of a level shift circuit of a second conventional example (see, for example, Patent Document 1). This level shift circuit includes a latch circuit 3 in which an inverter composed of transistors MP7 and MN3 and an inverter composed of transistors MP8 and MN4 are connected in antiparallel between nodes N1 and N2. The node N1 of the latch circuit 3 and the node N3 between the inverters 1 and 2 are connected by a capacitor C1, and the node N2 of the latch circuit 3 and the node N4 on the output side of the inverter 2 are connected by a capacitor C2. Connected. These inverters 1 and 2 are the same as those in FIG.

このレベルシフト回路では、ノードＮ３とＮ１、ノードＮ４とＮ２の電圧がそれぞれキャパシタＣ１，Ｃ２により容量性結合されるので、信号入力端子ＩＮの電圧がＶＤＤ１になれば、ノードＮ３，Ｎ４はそれぞれＶＳＳ１，ＶＤＤ１となるが、ノードＮ１，Ｎ２はそれぞれＶＤＤ２，ＶＳＳ２になる。また、信号入力端子ＩＮの電圧がＶＳＳ１になれば、ノードＮ３，Ｎ４はそれぞれＶＤＤ１，ＶＳＳ１となるが、ノードＮ１，Ｎ２はそれぞれＶＳＳ２，ＶＤＤ２になる。これは、安定状態ではキャパシタＣ１、Ｃ２の一方には｜ＶＤＤ２−ＶＤＤ１｜の電圧が充電され、他方には｜ＶＳＳ２−ＶＳＳ１｜の電圧が充電されており、ノードＮ３，Ｎ４の電圧の反転によりこれが反転されるからである。   In this level shift circuit, the voltages of the nodes N3 and N1 and the nodes N4 and N2 are capacitively coupled by the capacitors C1 and C2, respectively. Therefore, when the voltage of the signal input terminal IN becomes VDD1, the nodes N3 and N4 are respectively VSS1. , VDD1, but nodes N1 and N2 become VDD2 and VSS2, respectively. When the voltage of the signal input terminal IN becomes VSS1, the nodes N3 and N4 become VDD1 and VSS1, respectively, but the nodes N1 and N2 become VSS2 and VDD2, respectively. In the stable state, one of the capacitors C1 and C2 is charged with a voltage of | VDD2-VDD1 |, and the other is charged with a voltage of | VSS2-VSS1 |, and the voltages of the nodes N3 and N4 are inverted. This is because it is reversed.

図４は第３の従来例のレベルシフト回路の回路図である（例えば、特許文献２参照）。このレベルシフト回路は、信号入力端子ＩＮに入力する信号の電圧をトランジスタＭＮ２１とカレントミラー接続のトランジスタＭＰ２１，ＭＰ２２により電流信号に変換し、さらに抵抗Ｒ１で電圧信号に変換して、駆動回路６に入力させるようにしたもので、低電圧側の電圧ＶＳＳ１をＶＳＳ２にレベルシフトするものである。７，８は電源である。   FIG. 4 is a circuit diagram of a level shift circuit of a third conventional example (see, for example, Patent Document 2). This level shift circuit converts the voltage of the signal input to the signal input terminal IN into a current signal by the transistor MN21 and the current mirror-connected transistors MP21 and MP22, and further converts it to a voltage signal by the resistor R1 to the drive circuit 6. The voltage VSS1 on the low voltage side is level shifted to VSS2. Reference numerals 7 and 8 denote power sources.

このレベルシフト回路では、トランジスタＭＰ２１，ＭＰ２２のサイズ比をトランジスタＭＰ２２側が小さくなるように設定して電流制限することで、損失の増大を抑えつつＶＳＳ２側の電圧変動を防止できる。
特開２００２−１９７８８１号 特開２００２−３０００１８号 In this level shift circuit, the size ratio of the transistors MP21 and MP22 is set so that the transistor MP22 side is small, and the current is limited, thereby preventing voltage fluctuation on the VSS2 side while suppressing an increase in loss.
JP 2002-197881 A JP 2002-300018 A

ところが、図２に示した第１の従来例のレベルシフト回路では、高電圧側のレベルはＶＤＤ１→ＶＤＤ２にレベルシフトできるが、低電圧側のレベルはＶＳＳ１からシフトさせることができない問題があった。   However, in the level shift circuit of the first conventional example shown in FIG. 2, the level on the high voltage side can be shifted from VDD1 to VDD2, but the level on the low voltage side cannot be shifted from VSS1. .

また、図３に示した第２の従来例のレベルシフト回路では、高電圧側および低電圧側もレベルシフトできるが、信号出力端子ＯＵＴの側の電圧ＶＤＤ２，ＶＳＳ２がノイズ等により変動する場合、この変動がキャパシタＣ１，Ｃ２を通してラッチ回路３に入力し、レベルシフト動作が誤動作する問題があった。   Further, in the level shift circuit of the second conventional example shown in FIG. 3, the high voltage side and the low voltage side can be level shifted, but when the voltages VDD2 and VSS2 on the signal output terminal OUT side fluctuate due to noise or the like, This variation is input to the latch circuit 3 through the capacitors C1 and C2, and the level shift operation malfunctions.

さらに、図４に示した第３の従来例のレベルシフト回路では、第１の従来例のレベルシフト回路と反対に高電圧側のレベルはＶＤＤ２からシフトさせることができない問題があり、また定常的に電流が消費され、さらに出力電流がカレントミラー回路により制限されるのでスイッチングスピードが低下するという問題があった。   Further, in the level shift circuit of the third conventional example shown in FIG. 4, there is a problem that the level on the high voltage side cannot be shifted from VDD2 as opposed to the level shift circuit of the first conventional example. Current is consumed, and the output current is limited by the current mirror circuit, so that the switching speed is reduced.

本発明の目的は、上記した問題を解決して、入力信号の高電圧側および低電圧側の両方でレベルシフトでき、ノイズによる誤動作が起こらず、かつスイッチングスピードを低下させることなく消費電流を削減でき、さらに回路をトランジスタのみで構成できるようにしたレベルシフト回路を提供することである。   The object of the present invention is to solve the above-mentioned problems, and level shift can be performed on both the high voltage side and the low voltage side of the input signal, so that malfunction due to noise does not occur and current consumption is reduced without reducing the switching speed. Further, the present invention provides a level shift circuit that can be configured by only transistors.

請求項１にかかる発明のレベルシフト回路は、第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備し、前記第１の反転駆動回路は、前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第１のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、前記第２の反転駆動回路は、前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第２のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第２のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなる、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１および第２のＰＭＯＳトランジスタ並びに前記第１および第２のＮＭＯＳトランジスタは、前記第３乃至第６のＰＭＯＳトランジスタの導通抵抗よりも低い導通抵抗に設定されていることを特徴とする。 According to a first aspect of the present invention, there is provided a level shift circuit comprising: a latch circuit comprising two inverters connected in antiparallel between a first node and a second node and operating at voltages VDD2 and VSS2; A first inverter connected to the input terminal and having the output side connected to the third node and operating at voltages VDD1 and VSS1, an input side connected to the third node, an output side connected to the fourth node, and voltage VDD1 And a second inverter operating at VSS1, a first inversion driving circuit connected to the first, second and third nodes and operating at voltages VDD2, VSS2 and VSS1, and the first, second and A second inversion driving circuit connected to a fourth node and operating at voltages VDD2, VSS2, and VSS1, the first inversion driving circuit including the third node When the voltage of the first node changes from VSS1 to VDD1, the voltage of the first node changes from VDD2 to VSS2, and when the voltage of the fourth node changes from VSS1 to VDD1, the voltage of the first node The impedance to the terminal of VDD2 is temporarily lowered, and the second inversion driving circuit changes the voltage of the second node from VDD2 to VSS2 when the voltage of the fourth node changes from VSS1 to VDD1. is allowed temporarily to reduce the impedance to terminals of the voltage VDD2 of the second node when and voltage of the third node changes to VDD1 from VSS1, the first inversion driving circuit, a source The voltage VSS1 is connected to the terminal, the gate is connected to the third node, and the drain is connected to the fifth node. One NMOS transistor, a first PMOS transistor having a gate connected to the terminal of the voltage VSS2, a drain connected to the fifth node, and a source connected to the first node, and a gate and drain connected to the first node. A fifth PMOS transistor having a source connected to the first node and a source connected to the seventh node; a drain connected to the seventh node; a gate connected to the second node; and a source connected to the terminal of the voltage VDD 2 The second inversion driving circuit has a source connected to the terminal of the voltage VSS1, a gate connected to the fourth node, and a drain connected to the sixth node. The second NMOS transistor, the gate connected to the terminal of the voltage VSS2, and the drain connected to the sixth node. A second PMOS transistor whose source is connected to the second node; a sixth PMOS transistor whose gate and drain are connected to the second node and whose source is connected to the eighth node; And a fourth PMOS transistor having a gate connected to the first node and a source connected to the terminal of the voltage VDD2 .
According to a second aspect of the present invention, in the level shift circuit according to the first aspect, the first and second PMOS transistors and the first and second NMOS transistors are the third to sixth PMOS transistors. It is characterized by being set to a conduction resistance lower than the conduction resistance .

本発明によれば、入力信号の高電圧側および低電圧側の両方でレベルシフトでき、ノイズによる誤動作が起こらず、かつスイッチングスピードを低下させることなく消費電流を削減でき、さらに回路をトランジスタのみで構成できる利点がある。   According to the present invention, the level can be shifted on both the high voltage side and the low voltage side of the input signal, no malfunction due to noise occurs, the current consumption can be reduced without reducing the switching speed, and the circuit can be configured with only transistors. There is an advantage that can be configured.

以下、本発明について説明する。図１はその１つの実施形態のレベルシフト回路の回路図であり、１はトランジスタＭＰ９，ＭＮ５からなる第１のインバータ、２はトランジスタＭＰ１０，ＭＮ６からなる第２のインバータである。３はラッチ回路であり、ノードＮ１とＮ２の間に、トランジスタＭＰ７，ＭＮ３からなるインバータとトランジスタＭＰ８，ＭＮ４からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。   The present invention will be described below. FIG. 1 is a circuit diagram of a level shift circuit according to one embodiment, wherein 1 is a first inverter composed of transistors MP9 and MN5, and 2 is a second inverter composed of transistors MP10 and MN6. Reference numeral 3 denotes a latch circuit, and an inverter composed of transistors MP7 and MN3 and an inverter composed of transistors MP8 and MN4 are connected in reverse parallel between nodes N1 and N2 so that one input side is connected to the other output side. It is configured.

４はノードＮ３の電圧がＶＳＳ１→ＶＤＤ１と反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＤＤ２→ＶＳＳ２に反転、ノードＮ２をＶＳＳ２→ＶＤＤ２に反転）させるための第１の反転駆動回路であり、トランジスタＭＮ１，ＭＰ１，ＭＰ３，ＭＰ５から構成されている。なお、トランジスタＭＮ１，ＭＰ１の導通抵抗はトランジスタＭＰ３，ＭＰ５の導通抵抗より小さく設定されている。   4 is a first inversion drive for inverting the voltages of the nodes N1 and N2 (the node N1 is inverted from VDD2 to VSS2 and the node N2 is inverted from VSS2 to VDD2) when the voltage of the node N3 is inverted from VSS1 to VDD1. The circuit is composed of transistors MN1, MP1, MP3, and MP5. The conduction resistances of the transistors MN1 and MP1 are set smaller than the conduction resistances of the transistors MP3 and MP5.

５はノードＮ４の電圧がＶＳＳ１→ＶＤＤ１と反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＳＳ２→ＶＤＤ２に反転、ノードＮ２をＶＤＤ２→ＶＳＳ２に反転）させるための第２の反転駆動回路であり、トランジスタＭＮ２，ＭＰ２，ＭＰ４，ＭＰ６から構成されている。なお、トランジスタＭＮ２，ＭＰ２の導通抵抗はトランジスタＭＰ４，ＭＰ６の導通抵抗より小さく設定されている。低電圧側の電圧はＶＳＳ１＜ＶＳＳ２である。高電圧側の電圧はＶＤＤ１とＶＤＤ２のいずれが高くても良い。   5 is a second inversion drive for inverting the voltages of the nodes N1 and N2 (the node N1 is inverted from VSS2 to VDD2 and the node N2 is inverted from VDD2 to VSS2) when the voltage of the node N4 is inverted from VSS1 to VDD1. This circuit is composed of transistors MN2, MP2, MP4, and MP6. Note that the conduction resistances of the transistors MN2 and MP2 are set smaller than the conduction resistances of the transistors MP4 and MP6. The voltage on the low voltage side is VSS1 <VSS2. Either VDD1 or VDD2 may be high as the voltage on the high voltage side.

さて、いま信号入力端子ＩＮの電圧がＶＤＤ１であるときは、ノードＮ３の電圧はＶＳＳ１、ノードＮ４の電圧はＶＤＤ１となっている。また、ノードＮ１の電圧はＶＤＤ２、ノードＮ２の電圧はＶＳＳ２になっている。   Now, when the voltage of the signal input terminal IN is VDD1, the voltage of the node N3 is VSS1 and the voltage of the node N4 is VDD1. The voltage at the node N1 is VDD2, and the voltage at the node N2 is VSS2.

この状態において、信号入力端子ＩＮの電圧がＶＤＤ１→ＶＳＳ１に変化したときは、次のように動作する。まず、ノードＮ３の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ１が導通し、ノードＮ４の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ２が遮断する。トランジスタＭＮ１が導通することで、ノードＮ５の電圧が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ１のソース、つまりノードＮ１の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ１」（Ｖｔｈ１はトランジスタＭＰ１のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ８，ＭＮ４からなるインバータが駆動され、ノードＮ２の電圧がＶＤＤ２に、ノードＮ１の電圧がＶＳＳ２になる方向に変化し、反転する。   In this state, when the voltage at the signal input terminal IN changes from VDD1 to VSS1, the operation is as follows. First, the transistor MN1 is turned on when the voltage at the node N3 changes from VSS1 to VDD1, and the transistor MN2 is cut off when the voltage at the node N4 changes from VDD1 to VSS1. Since the transistor MN1 becomes conductive, the voltage of the node N5 is reduced in impedance relative to the terminal of the voltage VSS1, so that the source of the transistor MP1, that is, the voltage of the node N1 is changed from VDD2 to “VSS2 + Vth1” Value voltage). As a result, the inverter composed of the transistors MP8 and MN4 of the latch circuit 3 is driven, and the voltage at the node N2 changes to VDD2 and the voltage at the node N1 changes to VSS2.

この遷移時に、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ４は遮断状態から導通状態に移行し、トランジスタＭＰ６は導通状態から遮断状態に移行するが、トランジスタＭＰ４の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ２を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ２の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。   At the time of this transition, for the transistors MP4 and MP6 on the second inverting drive circuit 5 side, the transistor MP4 shifts from the cut-off state to the conductive state, and the transistor MP6 shifts from the conductive state to the cut-off state. Since the timing of the transition from the state to the conductive state is slightly earlier, the impedance of the node N2 is temporarily lowered relative to the terminal of the voltage VDD2, and the time for the voltage of the node N2 to transition from VSS2 to VDD2 is shortened and inverted. Speed up the operation.

なお、このとき、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ５が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ３が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ１、ＭＰ１が先に導通しており、しかもその導通抵抗がトランジスタＭＰ３，ＭＰ５よりも小さく設定されているので、ノードＮ１の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ１を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。   At this time, for the transistors MP3 and MP5 on the first inversion driving circuit 4, the transistor MP5 first changes from the cut-off state to the conductive state, and then the transistor MP3 changes from the conductive state to the cut-off state. At this time, the transistors MN1 and MP1 are turned on first, and the conduction resistance is set to be smaller than those of the transistors MP3 and MP5. Therefore, the lift amount of the node N1 in the voltage VDD2 direction is small, The operation of inverting the node N1 to the voltage VSS2 is not affected.

次に、信号入力端子ＩＮの電圧がＶＳＳ１→ＶＤＤ１に変化したときは、ノードＮ３の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ１が遮断し、ノードＮ４の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ２が導通する。トランジスタＭＮ２が導通することで、ノードＮ６の電圧が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ２のソース、つまりノードＮ２の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ２」（Ｖｔｈ２はトランジスタＭＰ２のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ７，ＭＮ３からなるインバータが駆動され、ノードＮ２の電圧がＶＳＳ２に、ノードＮ１の電圧がＶＤＤ２になる方向に変化し、反転する。   Next, when the voltage at the signal input terminal IN changes from VSS1 to VDD1, the voltage at the node N3 changes from VDD1 to VSS1, so that the transistor MN1 is cut off, and the voltage at the node N4 changes from VSS1 to VDD1. As a result, the transistor MN2 becomes conductive. Since the transistor MN2 becomes conductive, the voltage of the node N6 is reduced in impedance relative to the terminal of the voltage VSS1, so that the source of the transistor MP2, that is, the voltage of the node N2, is changed from VDD2 to “VSS2 + Vth2” Value voltage). As a result, the inverter composed of the transistors MP7 and MN3 of the latch circuit 3 is driven, the voltage at the node N2 changes to VSS2 and the voltage at the node N1 changes to VDD2, and is inverted.

この遷移時に、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ３は遮断状態から導通状態に移行し、トランジスタＭＰ５は導通状態から遮断状態に移行するが、トランジスタＭＰ３の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ１の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。   At the time of this transition, for the transistors MP3 and MP5 on the first inversion driving circuit 4 side, the transistor MP3 shifts from the cut-off state to the conductive state, and the transistor MP5 shifts from the conductive state to the cut-off state. Since the timing of the transition from the state to the conductive state is slightly earlier, the impedance of the node N1 is temporarily lowered relative to the terminal of the voltage VDD2, the time for the voltage of the node N1 to transition from VSS2 to VDD2 is shortened, and inversion Speed up the operation.

なお、このとき、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ６が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ４が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ２、ＭＰ２が先に導通しており、しかもその導通抵抗がトランジスタＭＰ４，ＭＰ６よりも小さく設定されているので、ノードＮ２の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ２を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。   At this time, for the transistors MP4 and MP6 on the second inverting drive circuit 5 side, the transistor MP6 first changes from the cutoff state to the conduction state, and then the transistor MP4 changes from the conduction state to the cutoff state. At this time, the transistors MN2 and MP2 are turned on first, and the conduction resistance is set to be smaller than those of the transistors MP4 and MP6. Therefore, the lift amount of the node N2 in the direction of the voltage VDD2 is very small. The operation of inverting the node N2 to the voltage VSS2 is not affected.

以上のように、本実施形態のレベルシフト回路によれば、高電圧側ではＶＤＤ１→ＶＤＤ２に、低電圧側ではＶＳＳ１→ＶＳＳ２にそれぞれレベルシフトできることは勿論、キャパシタを使用しないのでノイズによる誤動作は起こらない。また、遷移時に、ＶＤＤ２方向に遷移するノードＮ１又はＮ２とＶＤＤ２側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できる。   As described above, according to the level shift circuit of the present embodiment, the level shift can be performed from VDD1 to VDD2 on the high voltage side and from VSS1 to VSS2 on the low voltage side, and of course, no malfunction due to noise occurs because no capacitor is used. Absent. Further, at the time of transition, the impedance between the node N1 or N2 transitioning in the VDD2 direction and the VDD2 side is temporarily reduced, so that the switching speed can be increased. Furthermore, the entire circuit can be composed of only PMOS and NMOS transistors.

本発明の１つの実施形態のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of one embodiment of the present invention. 第１の従来例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of the 1st prior art example. 第２の従来例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of the 2nd prior art example. 第３の従来例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of the 3rd prior art example.

符号の説明Explanation of symbols

１，２：第１，第２のインバータ
３，３Ａ：ラッチ回路
４，５：第１，第２の反転駆動回路
６：駆動回路
７，８：電源 1, 2: First and second inverters 3, 3A: Latch circuit 4, 5: First and second inversion drive circuits 6: Drive circuits 7, 8: Power supply

Claims (2)

第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、
入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、
前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、
前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備し、
前記第１の反転駆動回路は、前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第１のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、
前記第２の反転駆動回路は、前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第２のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第２のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、
前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、
前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなる、
ことを特徴とするレベルシフト回路。 A latch circuit composed of two inverters connected in antiparallel between the first node and the second node and operating at voltages VDD2 and VSS2,
A first inverter having an input side connected to a signal input terminal and an output side connected to a third node and operating at voltages VDD1 and VSS1,
A second inverter having an input side connected to the third node and an output side connected to a fourth node and operating at voltages VDD1 and VSS1,
A first inverting drive circuit connected to the first, second and third nodes and operating at voltages VDD2, VSS2 and VSS1;
A second inverting drive circuit connected to the first, second and fourth nodes and operating at voltages VDD2, VSS2 and VSS1,
The first inversion driving circuit changes the voltage of the first node from VDD2 to VSS2 when the voltage of the third node changes from VSS1 to VDD1, and the voltage of the fourth node becomes VSS1. Temporarily changing the impedance to the terminal of the voltage VDD2 of the first node when changing from VDD to VDD1,
The second inversion driving circuit changes the voltage of the second node from VDD2 to VSS2 when the voltage of the fourth node changes from VSS1 to VDD1, and the voltage of the third node becomes VSS1. Temporarily changing the impedance to the terminal of the voltage VDD2 of the second node when changing from VDD to VDD1 ,
The first inversion driving circuit includes a first NMOS transistor having a source connected to the terminal of the voltage VSS1, a gate connected to the third node, and a drain connected to a fifth node, and a gate connected to the voltage VSS. A first PMOS transistor having a drain connected to the VSS2 terminal, a drain connected to the fifth node, and a source connected to the first node, a gate and a drain connected to the first node, and a source connected to the seventh node A fifth PMOS transistor connected to the second node, a third PMOS transistor having a drain connected to the seventh node, a gate connected to the second node, and a source connected to the terminal of the voltage VDD2. Consists of
The second inversion driving circuit includes a second NMOS transistor having a source connected to the terminal of the voltage VSS1, a gate connected to the fourth node, and a drain connected to a sixth node, and a gate connected to the voltage VSS. A second PMOS transistor having a drain connected to the terminal of VSS2, a drain connected to the sixth node and a source connected to the second node, a gate and a drain connected to the second node, and a source connected to the eighth node. A sixth PMOS transistor connected to the first node, a fourth PMOS transistor having a drain connected to the eighth node, a gate connected to the first node, and a source connected to the terminal of the voltage VDD2. Consist of,
A level shift circuit characterized by that. 請求項１に記載のレベルシフト回路において、
前記第１および第２のＰＭＯＳトランジスタ並びに前記第１および第２のＮＭＯＳトランジスタは、前記第３乃至第６のＰＭＯＳトランジスタの導通抵抗よりも低い導通抵抗に設定されていることを特徴とするレベルシフト回路。 The level shift circuit according to claim 1, wherein
The level shift characterized in that the first and second PMOS transistors and the first and second NMOS transistors are set to conduction resistances lower than the conduction resistances of the third to sixth PMOS transistors. circuit.
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